KR20230098879A - 고성능 입력 버퍼 및 이를 구비하는 메모리 디바이스 - Google Patents

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KR20230098879A
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규완 권
상오 임
항 송
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

메모리 디바이스를 작동시키는 방법은 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 단계와, 커맨드 신호 또는 어드레스 신호를 저속 버퍼로 송신하는 단계와, 데이터 신호를 고속 버퍼로 송신하는 단계를 포함한다.

Description

고성능 입력 버퍼 및 이를 구비하는 메모리 디바이스
본 출원은 반도체 기술 분야에 관한 것으로, 특히 3차원(3D) 메모리 디바이스, 입력 버퍼 구조 및 입력 버퍼를 구성하는 방법에 관한 것이다.
NAND(Not-AND) 메모리는 저장된 데이터를 유지하기 위한 전력을 필요로 하지 않는 비휘발성 유형의 메모리이다. 소비자 전자 제품, 클라우드 컴퓨팅 및 빅 데이터에 대한 수요가 증가함에 따라 더 큰 용량과 더 나은 성능의 NAND 메모리가 지속적으로 필요하게 되었다. 기존의 2차원(2D) NAND 메모리가 물리적 한계에 다다르면서, 이제 3차원(3D) NAND 메모리가 중요한 역할을 하고 있다. 3D NAND 메모리는 단일 다이에서 복수의 스택 층을 사용하여 더 높은 밀도, 더 높은 용량, 더 빠른 성능, 더 낮은 전력 소비 및 더 나은 비용 효율성을 달성한다.
NAND 디바이스의 I/O(입출력) 속도가 증가함에 따라, 유휴 사이클 동안 더 많은 정적 전력이 소비된다. 예를 들어, 버스 유휴 전류는 I/O 속도가 높을 때 커질 수 있다. NAND 디바이스에서 전력 소비 요구사항을 충족하면서 I/O 성능을 가속화해야 하는 과제가 있다. 개시된 시스템 및 방법은 전술한 하나 이상의 문제 및 기타 문제를 해결하는 것에 관한 것이다.
본 개시의 일 양상에서, 메모리 디바이스를 작동시키는 방법은 입출력(I/O) 구성요소를 통해 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 단계와, 커맨드 신호 또는 어드레스 신호를 저속 버퍼로 송신하는 단계와, 데이터 신호를 고속 버퍼로 송신하는 단계를 포함한다.
본 개시의 다른 양상에서, 메모리 디바이스는 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 I/O 구성요소와, 커맨드 신호 또는 어드레스 신호를 버퍼링하는 저속 버퍼와, 데이터 신호를 버퍼링하는 고속 버퍼를 포함한다. I/O 구성요소는 커맨드 신호 또는 어드레스 신호를 저속 버퍼로 송신하고 데이터 신호를 고속 버퍼로 송신하도록 구성 가능하다.
본 개시의 다른 양상에서, 메모리 디바이스를 작동시키는 방법은 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 단계와, 저속 버퍼를 인에이블하는 단계와, 저속 버퍼를 사용하여 커맨드 신호를 버퍼링하기 위해 커맨드 사이클을 수행하거나 어드레스 신호를 버퍼링하기 위해 어드레스 사이클을 수행하는 단계와, 고속 버퍼를 인에이블하는 단계와, 고속 버퍼를 사용하여 데이터 신호를 버퍼링하기 위해 데이터 입력 사이클을 수행하는 단계를 포함한다.
본 개시의 다른 양상은 본 개시의 설명, 청구범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 예시적인 3차원(3D) 메모리 디바이스의 단면도를 도시한다.
도 2는 본 개시의 다양한 실시예에 따른 3차원 메모리 디바이스의 블록도를 도시한다.
도 3은 본 개시의 다양한 실시예에 따른 고속 경로 및 저속 경로의 블록도를 도시한다.
도 4는 본 개시의 다양한 실시예에 따른 커맨드 사이클의 타이밍도를 도시한다.
도 5는 본 개시의 다양한 실시예에 따른 어드레스 사이클의 타이밍도를 도시한다.
도 6은 본 개시의 다양한 실시예에 따른 데이터 입력 사이클의 타이밍도를 도시한다.
도 7은 본 개시의 다양한 실시예에 따른 버퍼 구성의 블록도를 도시한다.
도 8은 본 개시의 다양한 실시예에 따른 어드레스 사이클 및 데이터 입력 사이클의 타이밍도를 도시한다.
도 9는 본 개시의 다양한 실시예에 따른 커맨드/어드레스 사이클 및 데이터 입력 사이클의 타이밍도를 도시한다.
도 10 내지 도 14는 각각 본 개시의 다양한 실시예에 따른 커맨드, 어드레스 및 데이터 입력 사이클을 포함하는 타이밍도를 도시한다.
도 15 및 도 16은 본 개시의 다양한 실시예에 따른 입력 신호를 버퍼링하는 방법을 보여주는 개략적인 흐름도를 도시한다.
다음은 첨부 도면을 참조하여 본 개시의 실시예의 기술적 해결책을 설명한다. 가능한 한, 동일한 참조 번호는 도면 전체에서 동일하거나 유사한 부분을 나타내는 데 사용된다. 분명히, 설명된 실시예는 본 개시의 실시예의 전부가 아닌 일부에 불과하다. 다양한 실시예의 특징은 교환 및/또는 조합될 수 있다. 창의적인 노력 없이 본 개시의 실시예에 기초하여 당업자에 의해 획득된 다른 실시예는 본 개시의 범위에 속할 것이다.
도 1은 본 개시의 실시예에 따른 예시적인 3D 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 3D 메모리 디바이스(100)는 개별적으로 작동하는 별개의 메모리 디바이스일 수 있다. 3D 메모리 디바이스(100)는 또한 복수의 메모리 디바이스(100)를 가진 메모리 시스템의 일부일 수 있다. 몇몇 실시예에서, 3D 메모리 디바이스(100)는 호스트 디바이스(미도시)에 결합되거나 내장될 수 있다. 호스트 디바이스는 다른 호스트 디바이스 중에서도 모바일폰, 스마트폰, 스마트 워치, 태블릿 컴퓨터, 랩탑 컴퓨터, 개인용 컴퓨터, 데이터 서버 및 워크스테이션과 같은 컴퓨팅 디바이스를 포함할 수 있다.
선택적으로, 3D 메모리 디바이스(100)는 메모리 어레이 디바이스(110) 및 주변 디바이스(120)를 포함할 수 있다. 메모리 어레이 디바이스(110)는 하나 이상의 3D 어레이를 형성하는 메모리 셀을 포함할 수 있다. 주변 디바이스(120)는 3D 메모리 디바이스(100)의 동작을 제어하기 위한 제어 회로를 포함하는 회로부를 포함할 수 있다. 몇몇 실시예에서, 메모리 어레이 디바이스(110) 및 주변 디바이스(120)는 도 1에 도시된 바와 같이 별도로 제작된 후 함께 본딩되어 스택형 구조를 형성할 수 있다. 이와 달리, 메모리 어레이 디바이스(110)와 주변 디바이스(120)는 하나의 디바이스로 통합될 수 있다. 예를 들어, 주변 디바이스(120)가 먼저 제조된 후 주변 디바이스(120)를 기판으로서 사용하여 주변 디바이스(120) 위에 메모리 어레이 디바이스(110)가 만들어질 수 있다. 몇몇 다른 실시예에서, 메모리 어레이 디바이스(110)와 주변 디바이스(120)는 분리하여 제조된 다음 인쇄 회로 보드(PCB)에 나란히 장착될 수 있다.
도 2는 본 개시의 실시예에 따른 3D 메모리 디바이스(200)의 블록도를 도시한다. 3D 메모리 디바이스(200)는 메모리 어레이(210) 및 3D 메모리 디바이스(200)의 제어기로서 기능하는 제어 회로(212)를 포함할 수 있다. 메모리 어레이(210)는 3D 메모리 셀 어레이(미도시)를 포함할 수 있다. 메모리 셀은 NAND(Not-AND) 메모리 셀, NOR(Not-OR) 메모리 셀 및/또는 다른 유형의 메모리 셀을 포함할 수 있다. 선택적으로, 메모리 어레이(210)는 NAND 메모리 셀, NOR 메모리 셀 및/또는 다른 유형의 메모리 셀을 포함하는 2차원(2D) 메모리 셀 어레이(미도시)도 포함할 수 있다. 3D 메모리 디바이스(200)는 입출력(I/O) 인터페이스(214), 저속 버퍼(216), 고속 버퍼(218), 행 디코더(220) 및 열 디코더(222)를 더 포함할 수 있다. 몇몇 실시예에서, 본 명세서에서 사용되는 "저속"이라는 용어는 100 메가헤르츠(MHz) 미만의 속도를 나타낼 수 있고, 본 명세서에서 사용되는 "고속"이라는 용어는 1 기가헤르츠(GHz) 이상의 속도를 나타낼 수 있다. 선택적으로, 몇몇 다른 경우에는 "고속" 및 "저속"은 서로 상대적으로 정의될 수 있고, "고속"이 "저속"보다 적어도 10배 빠르다는 것을 나타낼 수 있다. 즉, 고속 버퍼는 저속 버퍼보다 적어도 10배 빠를 수 있다. 제어 회로(212)는 3D 메모리 디바이스(200)의 다양한 기능을 구현할 수 있다. 예를 들어, 제어 회로(212)는 판독 동작, 기록 동작 및 소거 동작을 구현할 수 있다. I/O 구성요소 또는 I/O 연결부라고도 할 수 있는 I/O 인터페이스(214)는 3D 메모리 디바이스(200)로의 커맨드 신호, 어드레스 신호 및 데이터 신호의 입력을 수신하고 3D 메모리 디바이스(200)로부터 다른 디바이스(예를 들어, 호스트 디바이스)로 데이터 및 상태 정보를 송신하기 위한 I/O 회로를 포함할 수 있다. 저속 버퍼(216)는 커맨드/어드레스 신호를 버퍼링하거나 일시적으로 저장하는 저속 페이지 버퍼로도 지칭될 수 있는 한편, 고속 버퍼(218)는 데이터 신호를 버퍼링하거나 일시적으로 저장하는 고속 페이지 버퍼로도 지칭될 수 있다. 행 디코더(220) 및 열 디코더(222)는 각각 메모리 어레이(210)에 액세스하기 위한 행 및 열 어드레스 신호를 디코딩할 수 있다. 행 디코더(220) 및 열 디코더(222)는 또한 전압 생성기 회로(미도시)로부터 상이한 전압을 수신하고 수신된 전압을 메모리 어레이(210)의 워드 라인 또는 비트 라인과 같은 선택된 객체로 이송할 수 있다.
I/O 인터페이스(214)는 입력으로부터 커맨드 신호, 어드레스 신호 및 데이터 신호를 검출할 수 있다. 몇몇 실시예에서, I/O 인터페이스(214)는 커맨드 및/또는 어드레스 신호를 저속 버퍼(216)로 송신하고, 데이터 신호를 고속 버퍼(218)로 송신할 수 있다. 선택적으로, I/O 인터페이스(214)는 커맨드 및/또는 어드레스 신호를 저속 버퍼(216)로만 송신하고, 데이터 신호를 고속 버퍼(218)로만 송신할 수 있다. 몇몇 경우에, 제어 회로(212)는 I/O 인터페이스(214)에 명령어를 보냄으로써 커맨드, 어드레스 및 데이터 신호를 버퍼(216 및 218)로 송신할 수 있다. 저속 버퍼(216)는 하나 이상의 저속 버퍼를 포함할 수 있고 커맨드 신호, 어드레스 신호 및/또는 고속 처리를 필요로 하지 않는 다른 신호를 수신하고 버퍼링하도록 구성될 수 있다. 저속 버퍼(216)가 복수의 저속 버퍼를 포함할 때, 저속 버퍼 중 하나는 커맨드 신호를 저장하는 데 사용될 수 있고 저속 버퍼 중 다른 저속 버퍼는 어드레스 신호를 저장하는 데 사용될 수 있다. 고속 버퍼(218)는 하나 이상의 고속 버퍼를 포함할 수 있으며, 데이터 신호 및/또는 고속 처리를 필요로 하는 다른 신호를 수신하고 버퍼링하도록 구성될 수 있다.
몇몇 메모리 디바이스에서, 모든 커맨드 신호, 어드레스 신호 및 데이터 신호는 I/O 인터페이스로부터 고속 버퍼로 전송되어 고속 동작을 가능하게 한다. 그 후, 고속 버퍼는 커맨드/어드레스 신호를 커맨드/어드레스 래치로 전달하고 데이터 신호를 역직렬화기(deserializer)로 전달한다. 커맨드/어드레스 신호는 기록 인에이블(WE_n) 사이클로 커맨드/어드레스 시퀀스를 수락하도록 래치된다. 데이터 신호는 데이터 스트로브(DQS) 신호(예: DQS_t 또는 DQS_c 신호)와 동기화된 고속 클록 사이클에서 캐시 데이터를 기록하기 위한 병렬 데이터를 만들기 위해 역직렬화된다. 그러나, 고속 버퍼는 높은 정적 전력을 소비하며 빠른 기준 바이어스 웨이크업 프로세스를 필요로 한다. 데이터 신호는 고속 동작을 위해 고속 버퍼를 필요로 한다. 예를 들어, 버퍼로 보내진 데이터 신호의 속도는 경우에 따라 적어도 1 GHz에 도달할 수 있다. 그러나 커맨드/어드레스 신호의 경우, 100 MHz 미만의 속도는 WE_n 사이클에서 동작을 지원하기에 충분히 빠를 수 있다. 따라서, 커맨드/어드레스 신호는 어떤 경우에는 고속 동작이 필요하지 않을 수 있다. 저속 버퍼는 그러한 경우 커맨드/어드레스 신호에 대해 적절한 효율성을 제공할 수 있다.
도 2에 도시된 바와 같이, 저속 버퍼(216)는 커맨드 및/또는 어드레스 신호를 수신하고 버퍼링하도록 구성되는 반면, 고속 버퍼(218)는 데이터 신호를 수신하고 버퍼링하도록 구성된다. 몇몇 실시예에서 커맨드/어드레스 신호는 저속 버퍼(216)로만 전달될 수 있고, 데이터 신호는 고속 버퍼(218)로만 전달될 수 있다. 커맨드/어드레스 신호는 저속 버퍼(216)에 의해 처리되기 때문에, 모든 입력 신호에 대해 고속 버퍼가 배치되는 시나리오에 비해 유휴 모드에서의 정적 전력이 감소될 수 있다. 또한 커맨드/어드레스 신호는 저속 버퍼(216)에 의해 처리되므로, 유효 전력도 감소될 수 있다. 또한, 정적 전력 소비가 제어되는 동안, 고속 버퍼(218)의 동작 주파수가 증가되어 3D 메모리 디바이스(200)의 고속 성능을 향상시킬 수 있다.
도 3은 본 개시의 실시예에 따른 메모리 디바이스에 대한 입력 신호를 처리하기 위해 배열된 고속 경로 및 저속 경로의 블록도(300)를 도시한다. 고속 경로는 데이터 신호를 전파하고 처리하도록 구성될 수 있고, 저속 경로는 커맨드/어드레스 신호를 전파하고 처리하도록 구성될 수 있다. 고속 경로는 CML(current-mode logic) 버퍼(310), 증폭기(312) 및 역직렬화기(314)와 같은 디바이스를 포함할 수 있다. CML 버퍼는 차동 회로를 기반으로 한다. 예를 들어, CML 버퍼(310)는 차동 입력 신호(Vinp 및 Vinn)를 수신하고 차동 출력 신호(Vop 및 Von)를 생성할 수 있다. CML 버퍼는 낮은 공급 전압에서 낮은 신호 전압 및 고속(예컨대, 1GHz)으로 작동할 수 있지만, 공통 모드를 유지하기 위해 높은 정적 전류를 인출하는 문제가 있다. 고속 경로는 복수의 CML 버퍼(미도시)를 포함할 수 있다. 증폭기(312)는 예를 들어, 차동 연산 증폭기일 수 있다. 차동 연산 증폭기는 2개의 입력 전압과 같은 2개의 입력 신호 간의 차이를 증폭시킨다. 고속 경로는 복수의 증폭기, 예를 들어, 복수의 증폭기(312)를 포함할 수 있다. 역직렬화기(314)는 직렬 데이터를 병렬 데이터로 변환하는 역직렬화 회로를 포함할 수 있다. 병렬 데이터는 기록 캐시로 전송되어 메모리 어레이에 기록되기 전에 일시적으로 저장될 수 있다.
저속 경로는 증폭기(316) 및 커맨드/어드레스 래치(318)를 포함할 수 있다. 증폭기(312)와 유사하게, 증폭기(316)는 예를 들어, 차동 연산 증폭기일 수 있다. 저속 경로는 복수의 증폭기, 예를 들어, 복수의 증폭기(316)를 포함할 수 있다. 커맨드/어드레스 래치(318)는 행 디코더와 열 디코더로 송신될 커맨드/어드레스 신호를 래치할 수 있다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) M1은 CML 버퍼(310)와 연결되어 CML 버퍼(310)에 HighSpeedEnable 신호를 제공할 수 있다. MOSFET M2는 증폭기(312)와 연결되어 HighSpeedEnable 신호를 제공할 수 있다. MOSFET M3은 CML 버퍼(310)와 연결되어 기준 신호를 제공할 수 있다. MOSFET M4는 증폭기(316)와 연결되어 LowSpeedEnable 신호를 제공할 수 있다. 본 명세서에서 사용된 "연결된"이라는 용어는 전기적으로 연결됨을 나타낸다.
따라서, 메모리 디바이스에서 수신된 입력 신호는 두 부분으로 분할될 수 있다. 한 부분은 데이터 신호를 포함하는 한편, 다른 부분은 커맨드/어드레스 신호를 포함한다. 데이터 신호는 고속 경로를 따라 송신되고 버퍼링될 수 있고, 커맨드/어드레스 신호는 저속 경로를 따라 송신되고 버퍼링될 수 있다. 몇몇 실시예에서, 데이터 신호는 고속 경로만을 따라 송신되고 버퍼링될 수 있고, 커맨드/어드레스 신호는 저속 경로만을 따라 송신되고 버퍼링될 수 있다. 커맨드/어드레스 신호는 고속 경로를 따라 전달되지 않으므로, 메모리 디바이스에서 고속 동작이 수행될 때 메모리 디바이스의 정적 전력 소비는 제어를 받을 수 있다.
도 4는 본 개시의 다양한 실시예에 따른 메모리 디바이스의 커맨드 사이클의 개략적인 타이밍도(400)를 도시한다. 커맨드 사이클은 칩 인에이블(CE_n) 신호, 커맨드 래치 인에이블(CLE) 신호, 어드레스 래치 인에이블(ALE) 신호, WE_n 신호, 판독 인에이블(RE_t) 신호, 판독 인에이블 상보(RE_c) 신호, DQS_t 신호, DQS_c 신호 및 DQ[7:0] 신호와 같은 커맨드 신호를 포함할 수 있다. CE_n 신호는 NAND 타깃을 선택하는 데 사용될 수 있다. NAND 타깃은 NAND 패키지 내에서 하나의 CE_n 신호를 공유하는 논리적 유닛(LUN) 세트를 포함할 수 있다. tCS는 CE_n 셋업 시간이고 tCH는 CE_n 홀드 시간이다. CLE 신호는 버스 사이클의 유형(예컨대, 커맨드 버스 사이클, 어드레스 버스 사이클 또는 데이터 버스 사이클)을 나타내는 데 사용될 수 있다. ALE 신호는 또한 버스 사이클의 유형(예를 들어, 커맨드 버스 사이클, 어드레스 버스 사이클 또는 데이터 버스 사이클)을 나타내는 데 사용될 수 있다. tCALS는 CLE 및 ALE 셋업 시간이고 tCALH는 CLE 및 ALE 홀드 시간이다. tCSD는 CE_n 하이로부터 ALE, CLE, WE_n 홀드 시간이다. WE_n 신호는 커맨드, 어드레스 및 입력 데이터의 래칭을 제어하는 데 사용될 수 있다. tWP는 WE_n 로우 펄스 폭이다. 직렬 데이터 출력을 인에이블하는 데 RE_t 신호가 사용될 수 있다. RE_c 신호는 RE_t 신호에 대한 상보 신호이다. DQS_t 신호는 데이터 스트로브 신호이고 DQS_c 신호는 DQS_t 신호에 대한 상보 신호이다. DQ[7:0] 신호는 데이터 I/O 신호이다. tCAS는 커맨드/어드레스 DQ 셋업 시간이고 tCAH는 커맨드/어드레스 DQ 홀드 시간이다.
도 4를 참조하면, LowSpeedEnable 신호는 커맨드 사이클 동안 저속 버퍼를 인에이블하는 데 사용된다. 예를 들어, 저속 버퍼는 tCS의 시작 시 인에이블될 수 있고 tCH의 종료 시 디스인에이블될 수 있다. 앞에서 설명한 대로, 커맨드 신호는 저속 버퍼로 전달되고 저속으로 버퍼링될 수 있다. 따라서, 커맨드 신호가 고속 버퍼를 이용하여 버퍼링되는 경우에 비해 메모리 디바이스의 정적 전력 소비가 감소할 수 있다.
도 5는 본 개시의 다양한 실시예에 따른 메모리 디바이스의 어드레스 사이클의 개략적인 타이밍도(500)를 도시한다. 어드레스 사이클은 도 4를 참조하여 커맨드 사이클의 커맨드 신호와 유사한 커맨드 신호, 예컨대, CE_n 신호, CLE 신호, ALE 신호, WE_n 신호, RE_t 신호, RE_c 신호, DQS_t 신호, DQS_c 신호 및 DQ[7:0] 신호를 가질 수 있다. LowSpeedEnable 신호는 어드레스 사이클 동안 저속 버퍼를 인에이블하는 데 사용될 수 있다. 예를 들어, 저속 버퍼는 tCS의 시작 시 인에이블되고 tCH의 종료 시 디스인에이블될 수 있다. 앞에서 설명한 대로, 어드레스 신호는 저속 버퍼로 전달되고 저속으로 버퍼링된다. 따라서, 어드레스 신호가 고속 버퍼를 사용하여 버퍼링되는 시나리오에 비해 메모리 디바이스의 정적 전력 소비가 감소할 수 있다.
선택적으로, 메모리 디바이스의 유휴 모드는 저속 버퍼가 인에이블되고 고속 버퍼가 대기 모드 또는 오프 모드에 있을 때에만 구현될 수 있다. 몇몇 실시예에서, 커맨드 사이클 또는 어드레스 사이클은 저속 버퍼만을 사용하여 수행된다. 즉, 커맨드/어드레스 신호는 저속 버퍼만 사용하여 버퍼링된다. 따라서, 커맨드/어드레스 신호를 버퍼링하는 데 고속 버퍼가 사용되는 경우에 비해 더 낮은 유효 전력 및 더 낮은 정적 전력이 달성될 수 있다.
도 6은 본 개시의 다양한 실시예에 따른 메모리 디바이스의 데이터 입력 사이클의 개략적인 타이밍도(600)를 도시한다. 데이터 입력 사이클은 CE_n 신호, CLE 신호, ALE 신호, WE_n 신호, RE_t 신호, RE_c 신호, DQS_t 신호, DQS_c 신호 및 DQ[7:0] 신호와 같은 커맨드 신호를 가질 수 있다. tCS1은 온다이 터미네이션(on-die termination: ODT)이 디스에이블된 데이터 버스트를 위한 CE_n 셋업 시간이고, tCS2는 DQS/DQ[7:0] ODT가 인에이블된 CE_n 셋업 시간이다. tCALS는 CLE 및 ALE 셋업 시간인 한편, tCALS2는 ODT가 인에이블된 경우 CLE 및 ALE 셋업 시간이다. tCD는 CE_n이 1마이크로초 넘게 하이인 이후 DQS(DQS_t) 로우까지의 CE_n 셋업 시간이다. tDBS는 데이터 버스트 동안 DQS(DQS_t) 하이 및 RE_n(RE_t) 하이에서 ALE, CLE 및 CE_n 로우까지의 셋업 시간이다. tCDQSS는 데이터 입력 시작을 위한 DQS 셋업 시간이다. tWPRE는 DQS 기록 프리앰블이고 tWPRE2는 ODT가 인에이블된 경우 DQS 기록 프리앰블이다. tDQSH는 DQS 하이 레벨 폭인 반면, tDQSL은 DQS 로우 레벨 폭이다. tDSC는 DQS 사이클 시간이다. tDS는 데이터 셋업 시간이다. tDH는 데이터 홀드 시간이다. tWPST는 DQS 기록 포스트앰블이다. tWPSTH는 DQS 기록 포스트앰블 홀드 시간이다. tCDQSH는 데이터 입력 버스트 종료를 위한 DQS 홀드 시간이다. D0-DN은 어드레싱된 페이지에 기록될 데이터 바이트/워드이다. 10h는 페이지 프로그램 커맨드의 제2 사이클이다.
도 6을 참조하면, HighSpeedEnable 신호는 데이터 입력 사이클 동안 고속 버퍼를 인에이블하는 데 사용될 수 있다. 예를 들어, ODT가 인에이블되면 고속 버퍼는 인에이블되고 ODT가 디스인에이블되면 고속 버퍼는 디스인에이블될 수 있다. 전술한 바와 같이, 데이터 입력 신호는 고속 버퍼로 전달되어 고속으로 버퍼링될 수 있다. 유휴 모드에서는 고속 버퍼가 디스인에이블될 수 있다. 따라서, 유휴 모드에서 고속 버퍼가 계속 인에이블되는 경우에 비해 유휴 모드에서 메모리 디바이스의 정적 전력 소비가 감소될 수 있다.
도 7은 본 개시의 실시예에 따른 메모리 디바이스의 버퍼 구성의 개략적인 블록도(700)를 도시한다. 버퍼 구성은 고속 버퍼(710), 저속 버퍼(712), 입력 버퍼 제어부(714), 기준 바이어스(716), 고속 역직렬화기(718) 및 커맨드/어드레스 래치(720)를 포함할 수 있다. 입력 버퍼 제어부(714)는 ChipEnable 신호를 사용하여 NAND 타깃을 선택하고, DDR_DINCYCLE 신호를 사용하여 입력 신호로부터 커맨드 신호, 어드레스 신호 및 데이터 신호를 각각 검출할 수 있다. 입력 신호가 데이터 신호인 경우, 입력 버퍼 제어부(714)는 HighSpeedEnable 신호를 생성하고 고속 버퍼(710)로 HighSpeedEnable 신호를 송신할 수 있다. HighSpeedEnable 신호는 고속 버퍼(710)를 인에이블한다. 입력 신호가 커맨드 신호이거나 어드레스 신호이면, 입력 버퍼 제어부(714)는 LowSpeedEnable 신호를 생성하고 LowSpeedEnable 신호를 저속 버퍼(712)로 송신할 수 있다. LowSpeedEnable 신호는 저속 버퍼(712)를 인에이블한다. ChipEnable 신호는 또한 고속 버퍼(710)가 인에이블될 때 고속 버퍼(710)에 기준 신호를 제공하는 기준 바이어스(716)를 인에이블할 수 있다. 입력 신호는 커맨드 신호, 어드레스 신호 및/또는 데이터 신호를 포함할 수 있으며 차동 데이터 또는 단일 종단 데이터를 포함할 수 있다. 커맨드/어드레스 신호는 저속 버퍼(712)로 송신된다. 데이터 신호는 고속 버퍼(710)로 송신된다. 또한, 고속 버퍼(710)는 고속 역직렬화기(718)로 데이터 신호를 전달할 수 있고, 저속 버퍼(712)는 커맨드/어드레스 래치(720)로 커맨드/어드레스 신호를 이송할 수 있다. 몇몇 실시예에서, 메모리 디바이스의 유효 전력 및 정적 전력을 감소시키기 위해, 커맨드/어드레스 신호는 저속 버퍼(712)로만 송신된다. 선택적으로, 메모리 디바이스의 정적 전력을 감소시키기 위해, 고속 버퍼(710)가 디스인에이블된 경우에만 메모리 디바이스의 유휴 모드가 인에이블될 수 있다. 따라서, 유휴 모드에서는 저속 버퍼만 인에이블될 수 있다.
도 8은 본 개시의 다양한 실시예에 따른 메모리 디바이스의 어드레스 사이클 및 후속 데이터 입력 사이클의 개략적인 타이밍도(800)를 도시한다. 선택적으로, 어드레스 사이클은 커맨드 사이클로 대체될 수 있다. 도 8에 도시된 바와 같이, 어드레스 사이클 및 데이터 입력 사이클은 CE_n 신호, CLE 신호, ALE 신호, WE_n 신호, RE_t 신호, RE_c 신호, DQS_t 신호, DQS_c 신호 및 DQ[7:0] 신호와 같은 커맨드 신호를 가질 수 있다. LowSpeedEnable 신호는 어드레스 사이클 동안 저속 버퍼를 인에이블하는 데 사용될 수 있다. HighSpeedEnable 신호는 데이터 입력 사이클 동안 고속 버퍼를 인에이블하는 데 사용될 수 있다. 전술한 바와 같이, 어드레스 신호는 저속 버퍼로 전달되어 저속 동작으로 버퍼링될 수 있고, 데이터 입력 신호는 고속 버퍼로 전달되어 고속 동작으로 버퍼링될 수 있다. 예를 들어, 저속 버퍼는 tCS의 시작 시 인에이블되고 tCH의 종료 시 디스인에이블될 수 있다. 반면에, 고속 버퍼는 ODT가 인에이블되면 인에이블되고 ODT가 디스인에이블되면 디스인에이블될 수 있다. 메모리 디바이스의 유휴 모드에서, 저속 버퍼는 인에이블되지만 고속 버퍼는 디스인에이블되어 정적 전력 소비를 감소시킬 수 있다.
도 8을 참조하면, 메모리 디바이스의 제어기는 예를 들어, 어드레스 신호를 먼저 검출할 수 있다. 또한, 저속 버퍼는 제어기에 의해 인에이블될 수 있다. 어드레스 신호는 저속 버퍼로 전송될 수 있고 어드레스 사이클은 저속 버퍼를 사용하여 구현될 수 있다. 어드레스 사이클이 완료되고 저속 버퍼가 디스인에이블된 후, 제어기는 데이터 신호를 검출할 수 있다. 그 후, ODT가 인에이블되면 제어기에 의해 고속 버퍼가 인에이블될 수 있고 데이터 신호가 고속 버퍼로 전송될 수 있다. 고속 버퍼를 이용하여 데이터 입력 사이클이 구현될 수 있다. ODT가 디스인에이블되면, 고속 버퍼는 디스인에이블되고 데이터 입력 사이클이 종료된다. 따라서, 어드레스 사이클 및/또는 커맨드 사이클이 수행되면, 고속 버퍼가 디스인에이블된다. 고속 버퍼는 데이터 입력 사이클이 수행될 때 또는 데이터 입력 사이클이 페이지 프로그램 동작에서 수행될 때만 인에이블된다. 따라서, 커맨드/어드레스 데이터를 저장하는 데 고속 버퍼를 사용하는 시나리오에 비해, 메모리 디바이스의 유효 전력 및 정적 전력이 감소될 수 있다.
도 9는 본 개시의 다양한 실시예에 따른 메모리 디바이스의 저속 커맨드/어드레스 사이클 및 고속 데이터 입력 사이클의 개략적인 타이밍도(900)를 도시한다. 메모리 디바이스는 소정의 동작을 제어하는 제어기를 포함한다. 도 9에 도시된 바와 같이, 동작은 CE_n 신호, CLE 신호, ALE 신호, DQS_t 신호, DQ[7:0] 신호, WE_n 신호, LowSpeedEnable 신호 및 HighSpeedEnable 신호와 같은 커맨드 신호를 포함할 수 있다. 단순함을 위해 다른 커맨드 신호는 도 9에서 생략된다. 앞에서 설명한 대로, LowSpeedEnable 신호는 저속 커맨드/어드레스 사이클 동안 저속 버퍼를 인에이블하는 데 사용되지만, HighSpeedEnable 신호는 고속 데이터 입력 사이클 동안 고속 버퍼를 인에이블하는 데 사용된다. 커맨드/어드레스 신호는 저속 버퍼로 송신되어 저속 동작으로 버퍼링될 수 있고, 데이터 입력 신호는 고속 버퍼로 송신되어 고속 동작으로 버퍼링될 수 있다.
도 9를 참조하면, 시간 t1 이전 및 t1과 t2 사이의 시구간 동안 LowSpeedEnable 신호는 하이일 수 있고 HighSpeedEnable 신호는 로우일 수 있다. 이와 같이, 그 시구간 동안 제어기에 의해 저속 버퍼는 인에이블될 수 있고 고속 버퍼는 디스에이블될 수 있다. 제어기는 DQ[7:0] 신호를 사용하여 커맨드/어드레스 신호를 획득하고, WE_n 신호를 사용하여 커맨드/어드레스 신호의 래칭을 제어할 수 있다. 커맨드/어드레스 신호는 저속 버퍼에서의 저속 커맨드/어드레스 사이클에서 래칭될 수 있다.
시간 t2에, 커맨드/어드레스 사이클이 완료되고 CE_n/CLE/ALE/DQS_t 신호(즉, CE_n 신호, CLE 신호, ALE 신호 및 DQS_t 신호)가 로우일 때, 제어기는 HighSpeedEnable 신호를 하이로 만들어서 고속 모드를 활성화하고, LowSpeedEnable 신호를 로우로 만들어서 저속 모드를 비활성화할 수 있다. 즉, 고속 버퍼는 인에이블될 수 있고 저속 버퍼는 디스인에이블될 수 있다. 그 후, 제어기에 의해 고속 버퍼에서 고속 데이터 입력 사이클이 수행될 수 있다. 시간 t3에, 제어기는 HighSpeedEnable 신호를 로우로 만들고 LowSpeedEnable 신호를 하이로 만들 수 있다. 그런 다음, 고속 버퍼가 디스인에이블될 수 있고 저속 버퍼가 인에이블될 수 있으며, 다른 커맨드/어드레스 사이클이 수행될 수 있다.
도 10은 본 개시의 다양한 실시예에 따른 메모리 디바이스에 대한 어드레스 사이클, 커맨드 사이클 및 데이터 입력 사이클을 포함하는 개략적인 타이밍도(1000)를 도시한다. 메모리 디바이스의 I/O 인터페이스가 입력을 수신한 후, 메모리 디바이스의 제어기는 I/O 인터페이스가 입력의 커맨드/어드레스 신호를 저속 버퍼로 전달하고 데이터 신호를 고속 버퍼로 전달하도록 할 수 있다. 커맨드 신호, 어드레스 신호 및 데이터 신호는 I/O 인터페이스로부터 직렬로 송신될 수 있다. 커맨드 사이클, 어드레스 사이클 및 데이터 입력 사이클은 직렬로 수행될 수 있다. 예를 들어, 시간 t1에, 제어기는 저속 버퍼를 인에이블하고 어드레스 사이클을 수행할 수 있다. 어드레스 사이클은 저속 버퍼가 디스인에이블되는 시간 t2에 종료될 수 있다. 그 다음에 제어기는 시간 t3에 고속 버퍼를 인에이블하고 데이터 입력 사이클을 수행할 수 있다. 몇몇 실시예에서, CE_n/CLE/ALE/DQS_t 신호가 로우일 때 고속 모드는 활성화되고 고속 버퍼는 인에이블된다. 제어기는 시간 t4에 고속 버퍼를 디스인에이블하고 데이터 입력 사이클을 종료할 수 있다. 시간 t5에, 제어기는 저속 버퍼를 다시 인에이블하고 커맨드 사이클을 구현할 수 있으며, 이는 저속 버퍼가 시간 t6에 디스인에이블될 때 종료될 수 있다. 이와 같이, 어드레스 및 커맨드 사이클은 저속 버퍼를 사용하여 수행될 수 있다. 또한, 어드레스 및 커맨드 사이클이 수행될 때, 고속 버퍼가 디스인에이블되어 활성 모드에서 전력 소비를 줄일 수 있다. 고속 버퍼는 데이터 입력 사이클이 수행된 경우에만 인에이블될 수 있다.
도 11은 본 개시의 다양한 실시예에 따른 메모리 디바이스에 대한 어드레스 사이클, 커맨드 사이클 및 데이터 입력 사이클을 수행하기 위한 개략적인 타이밍도(1100)를 도시한다. 메모리 디바이스는 I/O 연결부, 저속 버퍼, 고속 버퍼 및 메모리 디바이스의 동작을 제어하는 제어기를 포함할 수 있다. I/O 연결부가 입력을 수신한 후, 입력의 커맨드/어드레스 신호가 저속 버퍼로 전송될 수 있고 데이터 신호가 고속 버퍼로 전송될 수 있다. 커맨드 신호, 어드레스 신호 및 데이터 신호는 I/O 연결부로부터 직렬 또는 병렬로 송신될 수 있다. 커맨드 사이클, 어드레스 사이클 및 데이터 입력 사이클은 제어기에 의해 직렬 또는 병렬로 수행될 수 있다. 예를 들어, 시간 t1에, 제어기는 저속 버퍼를 인에이블하고 제1 어드레스 사이클을 수행할 수 있다. 제1 어드레스 사이클은 저속 버퍼가 디스인에이블되는 시간 t2에 종료될 수 있다. 그 다음에, 제어기는 시간 t3에 고속 버퍼를 인에이블하고 데이터 입력 사이클을 수행할 수 있다. 몇몇 실시예에서, 고속 버퍼는 CE_n/CLE/ALE/DQS_t 신호가 로우일 때 인에이블된다. 데이터 입력 사이클의 기간 동안, I/O 연결부는 추가 어드레스 신호를 수신할 수 있다. 제어기는 시간 t4에 저속 버퍼를 인에이블하고 제2 어드레스 사이클을 수행할 수 있다. 제2 어드레스 사이클과 데이터 입력 사이클은 두 사이클이 t4에서 t5까지 같은 시구간 내에 있기 때문에 병렬로 구현된다. t4에서 t5까지의 시구간 동안, I/O 연결부로부터 저속 버퍼와 고속 버퍼로 어드레스 신호와 데이터 신호가 동시에 송신될 수 있다. 즉, 일부 양상에서, 어드레스 신호(또는 커맨드 신호) 및 데이터 신호는 I/O 연결부로부터 병렬로 송신될 수 있다. 제2 어드레스 사이클은 저속 버퍼가 디스인에이블되는 시간 t5에 종료될 수 있다. 시간 t6에, 제어기는 고속 버퍼를 디스인에이블하고 데이터 입력 사이클을 중지할 수 있다. 시간 t7에, 제어기는 저속 버퍼를 다시 인에이블하고 커맨드 사이클을 구현할 수 있으며, 이는 저속 버퍼가 시간 t8에 디스인에이블될 때 종료될 수 있다. 따라서, 어드레스 및 커맨드 사이클은 저속 버퍼만 사용하여 수행될 수 있다. 또한, 고속 버퍼는 데이터 입력 사이클이 수행될 때만 인에이블될 수 있다.
도 12는 본 개시의 다양한 실시예에 따른 메모리 디바이스에 대한 어드레스 사이클, 커맨드 사이클 및 데이터 입력 사이클을 수행하기 위한 개략적인 타이밍도(1200)를 도시한다. 메모리 디바이스는 I/O 연결부, 저속 버퍼, 고속 버퍼 및 메모리 디바이스의 동작을 제어하는 제어기를 포함할 수 있다. I/O 연결부가 입력을 수신한 후, 입력의 커맨드/어드레스 신호가 저속 버퍼로 전송될 수 있고 데이터 신호가 고속 버퍼로 전송될 수 있다. 몇몇 실시예에서, I/O 연결부는 커맨드 신호, 어드레스 신호 및 데이터 신호를 동시에 수신하고 커맨드 신호, 어드레스 신호 및 데이터 신호를 상이한 목적지(예컨대, 상이한 버퍼)로 동시에 이송할 수 있는 I/O 인터페이스를 나타낸다. 제어기는 시간 t1에 저속 버퍼를 인에이블하고 제1 어드레스 사이클을 수행할 수 있다. 제1 어드레스 사이클은 저속 버퍼가 디스인에이블되는 시간 t2에 종료될 수 있다. 또한, 제어기는 시간 t3에 고속 버퍼를 인에이블하고 데이터 입력 사이클을 수행할 수 있다. 몇몇 실시예에서, 고속 버퍼는 CE_n/CLE/ALE/DQS_t 신호가 로우일 때 인에이블된다. 데이터 입력 사이클의 기간 동안, I/O 연결부는 어드레스 및/또는 커맨드 신호를 수신할 수 있다. 예를 들어, 제어기는 시간 t4에 저속 버퍼를 인에이블하고 저속 버퍼를 사용하여 제2 어드레스 사이클을 수행할 수 있다. 제2 어드레스 사이클은 저속 버퍼가 디스인에이블되는 시간 t5에 종료될 수 있다. 시간 t6에, 제어기는 저속 버퍼를 다시 인에이블하고 저속 버퍼를 사용하여 커맨드 사이클을 수행할 수 있다. 시간 t7에 저속 버퍼는 디스인에이블될 수 있으며 커맨드 사이클은 종료될 수 있다. 제어기는 시간 t8에 고속 버퍼를 디스인에이블하고 데이터 입력 사이클을 중지할 수 있다. 따라서, 어드레스 및 커맨드 사이클은 저속 버퍼만을 사용하여 수행될 수 있다. 고속 버퍼는 데이터 입력 사이클이 수행되는 경우에만 인에이블될 수 있다.
도 13은 본 개시의 다양한 실시예에 따른 메모리 디바이스에 대한 어드레스 사이클, 커맨드 사이클 및 데이터 입력 사이클을 수행하기 위한 개략적인 타이밍도(1300)를 도시한다. 메모리 디바이스는 I/O 연결부, 하나 이상의 저속 버퍼, 고속 버퍼 및 메모리 디바이스의 동작을 제어하는 제어기를 포함할 수 있다. 입력을 수신하는 것에 응답하여, I/O 연결부는 입력의 커맨드/어드레스 신호를 하나 이상의 저속 버퍼로 그리고 입력의 데이터 신호를 고속 버퍼로 각각 이송할 수 있다. 몇몇 실시예에서, I/O 연결부는 커맨드 신호, 어드레스 신호 및 데이터 신호를 동시에 수신할 수 있고, 커맨드, 어드레스 및 데이터 신호를 동시에 상이한 목적지(예컨대, 상이한 버퍼)로 송신할 수 있다. 제어기는 시간 t1에 하나 이상의 저속 버퍼를 인에이블하고 어드레스 사이클 및 커맨드 사이클을 수행할 수 있다. 어드레스 및 커맨드 사이클은 제어기에 의해 동시에 또는 병렬로 실행될 수 있다. t1에서 t2까지의 시구간 동안, 어드레스 신호 및 커맨드 신호는 I/O 연결부로부터 하나 이상의 저속 버퍼로 동시에 또는 병렬로 송신될 수 있다. 예를 들어, 어드레스 신호와 커맨드 신호는 t1에서 t2까지의 시구간 내에 I/O 연결부로부터 제1 저속 버퍼 및 제2 저속 버퍼로 병렬로 송신될 수 있다. 어드레스 및 커맨드 사이클은 하나 이상의 저속 버퍼가 디스인에이블되는 시간 t2에 종료될 수 있다. 시간 t3에, 제어기는 고속 버퍼를 인에이블하고 데이터 입력 사이클을 수행할 수 있다. 시간 t4에, 제어기는 고속 버퍼를 디스인에이블하고 데이터 입력 사이클을 종료할 수 있다. 따라서, 어드레스 및 커맨드 사이클은 저속 버퍼를 사용하여 수행될 수 있다. 또한, 고속 버퍼는 데이터 입력 사이클이 수행되는 경우에만 인에이블될 수 있다.
도 14는 본 개시의 다양한 실시예에 따른 메모리 디바이스에 대한 어드레스 사이클, 커맨드 사이클 및 데이터 입력 사이클을 수행하기 위한 개략적인 타이밍도(1400)를 도시한다. 메모리 디바이스는 I/O 연결부, 하나 이상의 저속 버퍼, 고속 버퍼 및 메모리 디바이스의 동작을 제어하는 제어기를 포함할 수 있다. 입력을 수신하는 것에 응답하여, I/O 연결부는 입력의 커맨드/어드레스 신호를 하나 이상의 저속 버퍼로 그리고 입력의 데이터 신호를 고속 버퍼로 각각 이송할 수 있다. 몇몇 실시예에서, I/O 연결부는 커맨드 신호, 어드레스 신호 및 데이터 신호를 동시에 수신하고, 커맨드, 어드레스 및 데이터 신호를 동시에 상이한 목적지로 송신할 수 있다. 제어기는 시간 t1에 하나 이상의 저속 버퍼를 인에이블하고 제1 어드레스 사이클 및 커맨드 사이클을 수행할 수 있다. 제1 어드레스 사이클 및 커맨드 사이클은 제어기에 의해 동시에 구현될 수 있다. 제1 어드레스 사이클 및 커맨드 사이클은 하나 이상의 저속 버퍼가 디스인에이블되는 시간 t2에 종료될 수 있다. 시간 t3에, 제어기는 고속 버퍼를 인에이블하고 데이터 입력 사이클을 수행할 수 있다. 데이터 입력 사이클의 기간 동안, I/O 연결부는 추가 어드레스 신호를 수신할 수 있다. 제어기는 시간 t4에 하나 이상의 저속 버퍼 중 하나를 인에이블하고 제2 어드레스 사이클을 수행할 수 있다. 마찬가지로, 추가 커맨드 신호가 I/O 연결부에 의해 수신되면, 추가 커맨드 사이클이 t3과 t6 사이에 제어기에 의해 수행될 수 있다. 제2 어드레스 사이클은 하나 이상의 저속 버퍼 중 하나가 디스인에이블되는 시간 t5에 종료될 수 있다. 시간 t6에, 제어기는 고속 버퍼를 디스인에이블하고 데이터 입력 사이클을 종료할 수 있다. 따라서, 어드레스 및 커맨드 사이클은 저속 버퍼를 사용하여 수행될 수 있다. 또한, 고속 버퍼는 데이터 입력 사이클이 수행되는 경우에만 인에이블될 수 있다.
도 15는 본 개시의 실시예에 따라 메모리 디바이스에서 입력 신호를 버퍼링하는 방법을 설명하기 위한 개략적인 흐름도(1500)를 도시한다. 메모리 디바이스는 제어기, I/O 인터페이스, 저속 버퍼 및 고속 버퍼를 포함할 수 있다. 제어기는 메모리 디바이스의 동작을 제어한다.
1510에서, I/O 인터페이스는 입력을 수신한다. 입력은 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함할 수 있다. I/O 인터페이스는 신호를 직렬 또는 병렬로 수신할 수 있다. 1520에서, I/O 인터페이스는 입력으로부터 커맨드 신호, 어드레스 신호 및 데이터 신호를 검출한다.
1530에서, I/O 인터페이스는 커맨드/어드레스 신호를 저속 버퍼로 송신한다. 이와 달리, 제어기는 커맨드/어드레스 신호를 저속 버퍼로 송신하도록 I/O 인터페이스를 프롬프트할 수 있다. 몇몇 실시예에서, I/O 인터페이스는 저속 버퍼에 커맨드 신호를 보낼 수 있고 제어기는 하나의 시구간에서 하나 이상의 커맨드 사이클을 수행할 수 있다. I/O 인터페이스는 어드레스 신호를 저속 버퍼로 보낼 수 있고 제어기는 다른 시구간에서 하나 이상의 어드레스 사이클을 수행할 수 있다. 커맨드 또는 어드레스 사이클이 수행되면, 저속 버퍼가 인에이블되고 커맨드 또는 어드레스 신호를 버퍼링하는 데 사용된다. 선택적으로, 커맨드 또는 어드레스 사이클이 수행될 때, 저속 버퍼만이 커맨드 또는 어드레스 신호를 버퍼링하는 데 사용된다.
1540에서, I/O 인터페이스는 고속 버퍼에 데이터 신호를 송신한다. 이와 달리, 제어기는 데이터 신호를 고속 버퍼로 송신하도록 I/O 인터페이스를 프롬프트할 수 있다. 몇몇 실시예에서, I/O 인터페이스는 고속 버퍼에 데이터 신호를 보낼 수 있고 제어기는 하나의 시구간에서 하나 이상의 데이터 입력 사이클을 수행할 수 있다. 데이터 입력 사이클이 수행되면, 고속 버퍼가 인에이블되어 데이터 신호를 버퍼링하는 데 사용된다. 몇몇 실시예에서, 데이터 입력 사이클이 수행되는 경우에만, 고속 버퍼가 인에이블될 수 있다.
도 16은 본 개시의 실시예에 따라 메모리 디바이스에서 입력 신호를 버퍼링하는 방법을 설명하기 위한 개략적인 흐름도(1600)를 도시한다. 메모리 디바이스는 제어기, I/O 인터페이스, 저속 버퍼 및 고속 버퍼를 포함할 수 있다. 제어기는 메모리 디바이스의 동작을 제어한다.
1610에서, I/O 인터페이스는 입력을 수신한다. 입력은 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함할 수 있다. I/O 인터페이스는 커맨드 신호와 어드레스 신호를 저속 버퍼로 전달하고 데이터 신호를 고속 버퍼로 전달한다.
1620에서, 제어기는 저속 버퍼를 인에이블하고 커맨드 사이클 및 어드레스 사이클을 수행하여 커맨드/어드레스 신호를 버퍼링한다. 예를 들어, 저속 버퍼가 인에이블된 후, 제어기는 커맨드 사이클을 수행한 다음 어드레스 사이클을 수행할 수 있다. 즉, 커맨드 및 어드레스 사이클이 직렬로 수행될 수 있다. 이와 달리, 커맨드 및 어드레스 사이클은 병렬로 수행될 수 있으며, 즉, 커맨드 및 어드레스 사이클은 동일한 시구간에서 구현될 수 있다. 몇몇 실시예에서, 커맨드 및/또는 어드레스 사이클은 저속 버퍼가 인에이블되는 경우에만 시작될 수 있다. 선택적으로, 커맨드 사이클 및/또는 어드레스 사이클은 저속 버퍼를 통해서만 실행될 수 있다.
1630에서, 제어기는 고속 버퍼를 인에이블하고 데이터 입력 사이클을 수행하여 데이터 신호를 버퍼링한다. 몇몇 실시예에서, 제어기는 CE_n/CLE/ALE/DQS_t 신호가 로우일 때 고속 모드를 활성화하고 고속 버퍼를 인에이블한다. 고속 버퍼가 인에이블된 후, 제어기는 하나 이상의 데이터 입력 사이클을 수행할 수 있다. 커맨드 또는 어드레스 사이클과 데이터 입력 사이클은 직렬로 수행될 수 있다. 예를 들어, 제1 시구간에서, 커맨드 사이클 또는 어드레스 사이클이 수행될 수 있다. 제1 시구간의 종료에 이어지는 제2 시구간에서, 데이터 입력 사이클이 수행될 수 있다. 이와 달리, 커맨드 또는 어드레스 사이클과 데이터 입력 사이클이 병렬로 수행될 수 있다. 예를 들어, 제1 시구간에서, 커맨드 사이클 또는 어드레스 사이클이 수행될 수 있다. 제1 시구간과 중첩되는 제2 시구간에서, 데이터 입력 사이클이 수행될 수 있다. 몇몇 실시예에서, 고속 버퍼는 데이터 입력 사이클이 수행되는 경우에만 인에이블될 수 있다.
따라서, 입력 신호를 버퍼링하는 데 저속 버퍼와 고속 버퍼가 사용될 수 있다. 커맨드/어드레스 신호는 저속 버퍼로 송신될 수 있다. 데이터 신호는 고속 버퍼로 송신될 수 있다. 커맨드, 어드레스 및 데이터 신호를 버퍼링하는 데 고속 버퍼가 사용되는 경우에 비해, 유효 전력과 정적 전력이 감소할 수 있다.
본 명세서에서 특정 실시예를 사용함으로써 본 개시의 원리 및 구현이 설명되지만, 전술한 실시예의 설명은 본 개시의 이해를 돕기 위한 것일 뿐이다. 또한, 전술한 서로 다른 실시예의 특징을 결합하여 추가적인 실시예를 형성할 수 있다. 당업자는 본 개시의 아이디어에 따라 특정 구현 및 응용 범위를 수정할 수 있다. 따라서, 명세서의 내용은 본 개시를 한정하는 것으로 해석되어서는 안 된다.

Claims (31)

  1. 메모리 디바이스를 작동시키는 방법으로서,
    입출력(I/O) 구성요소를 통해 커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 단계와,
    상기 커맨드 신호 또는 상기 어드레스 신호를 저속 버퍼로 송신하는 단계와,
    상기 데이터 신호를 고속 버퍼로 송신하는 단계를 포함하는,
    메모리 디바이스를 작동시키는 방법.
  2. 제1항에 있어서,
    상기 커맨드 신호 또는 상기 어드레스 신호를 상기 저속 버퍼로만 송신하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  3. 제1항에 있어서,
    상기 저속 버퍼를 인에이블하는 단계와,
    상기 저속 버퍼를 사용하여 상기 커맨드 신호를 버퍼링하기 위해 커맨드 사이클을 수행하거나 또는 상기 저속 버퍼를 사용하여 상기 어드레스 신호를 버퍼링하기 위해 어드레스 사이클을 수행하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  4. 제3항에 있어서,
    상기 저속 버퍼만 사용하여 상기 커맨드 사이클을 수행하거나 또는 상기 저속 버퍼만 사용하여 상기 어드레스 사이클을 수행하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  5. 제1항에 있어서,
    상기 고속 버퍼를 인에이블하는 단계와,
    상기 고속 버퍼를 사용하여 상기 데이터 신호를 버퍼링하기 위해 데이터 입력 사이클을 수행하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  6. 제5항에 있어서,
    상기 고속 버퍼는 상기 데이터 입력 사이클이 수행되는 경우에만 인에이블되는,
    메모리 디바이스를 작동시키는 방법.
  7. 제1항에 있어서,
    상기 커맨드 신호 또는 상기 어드레스 신호를 상기 저속 버퍼로 송신하는 단계와 상기 데이터 신호를 상기 고속 버퍼로 송신하는 단계는 직렬로 수행되는,
    메모리 디바이스를 작동시키는 방법.
  8. 제1항에 있어서,
    상기 커맨드 신호 또는 상기 어드레스 신호를 상기 저속 버퍼로 송신하는 단계와 상기 데이터 신호를 상기 고속 버퍼로 송신하는 단계는 병렬로 수행되는,
    메모리 디바이스를 작동시키는 방법.
  9. 제1항에 있어서,
    상기 고속 버퍼가 디스인에이블되는 경우에만 유휴 모드를 시작하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  10. 제1항에 있어서,
    상기 커맨드 신호, 상기 어드레스 신호 및/또는 상기 데이터 신호를 상기 입력으로부터 검출하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  11. 제1항에 있어서,
    상기 고속 버퍼는 상기 저속 버퍼보다 사전결정된 계수만큼 빠른,
    메모리 디바이스를 작동시키는 방법.
  12. 메모리 디바이스로서,
    커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 입출력(I/O) 구성요소와,
    상기 커맨드 신호 또는 상기 어드레스 신호를 버퍼링하는 저속 버퍼와,
    상기 데이터 신호를 버퍼링하는 고속 버퍼를 포함하되,
    상기 I/O 구성요소는 상기 커맨드 신호 또는 상기 어드레스 신호를 상기 저속 버퍼로 송신하고 상기 데이터 신호를 상기 고속 버퍼로 송신하도록 구성 가능한,
    메모리 디바이스.
  13. 제12항에 있어서,
    상기 메모리 디바이스를 제어하는 제어기를 더 포함하되,
    상기 제어기는,
    상기 I/O 구성요소와 결합되고,
    상기 커맨드 신호 또는 상기 어드레스 신호를 상기 저속 버퍼로만 송신하고,
    상기 데이터 신호를 상기 고속 버퍼로만 송신하도록 구성되는,
    메모리 디바이스.
  14. 제13항에 있어서,
    상기 제어기는 또한,
    상기 저속 버퍼를 인에이블하고,
    상기 저속 버퍼를 사용하여 상기 커맨드 신호를 버퍼링하기 위해 커맨드 사이클을 수행하거나 또는 상기 저속 버퍼를 사용하여 상기 어드레스 신호를 버퍼링하기 위해 어드레스 사이클을 수행하도록 구성되는,
    메모리 디바이스.
  15. 제14항에 있어서,
    상기 제어기는 또한,
    상기 저속 버퍼만 사용하여 상기 커맨드 사이클을 수행하거나 또는 상기 저속 버퍼만 사용하여 상기 어드레스 사이클을 수행하도록 구성되는,
    메모리 디바이스.
  16. 제13항에 있어서,
    상기 제어기는 또한,
    상기 고속 버퍼를 인에이블하고,
    상기 고속 버퍼를 사용하여 상기 데이터 신호를 버퍼링하기 위해 데이터 입력 사이클을 수행하도록 구성되는,
    메모리 디바이스.
  17. 제16항에 있어서,
    상기 고속 버퍼는 상기 데이터 입력 사이클이 수행되는 경우에만 인에이블되는,
    메모리 디바이스.
  18. 제13항에 있어서,
    상기 제어기는 또한,
    상기 고속 버퍼가 디스인에이블되는 경우에만 유휴 모드를 시작하도록 상기 메모리 디바이스를 제어하도록 구성되는,
    메모리 디바이스.
  19. 제12항에 있어서,
    상기 커맨드 신호, 상기 어드레스 신호 및/또는 상기 데이터 신호를 상기 입력으로부터 검출하는 입력 버퍼 제어부를 더 포함하는,
    메모리 디바이스.
  20. 제12항에 있어서,
    3차원(3D) NAND 메모리 디바이스를 더 포함하는,
    메모리 디바이스.
  21. 제12항에 있어서,
    상기 고속 버퍼는 상기 저속 버퍼보다 사전결정된 계수만큼 빠른,
    메모리 디바이스.
  22. 메모리 디바이스를 작동시키는 방법으로서,
    커맨드 신호, 어드레스 신호 및 데이터 신호를 포함하는 입력을 수신하는 단계와,
    저속 버퍼를 인에이블하고 상기 저속 버퍼를 사용하여 상기 커맨드 신호를 버퍼링하기 위해 커맨드 사이클을 수행하거나 또는 상기 어드레스 신호를 버퍼링하기 위해 어드레스 사이클을 수행하는 단계와,
    고속 버퍼를 인에이블하고 상기 고속 버퍼를 사용하여 상기 데이터 신호를 버퍼링하기 위해 데이터 입력 사이클을 수행하는 단계를 포함하는,
    메모리 디바이스를 작동시키는 방법.
  23. 제22항에 있어서,
    상기 저속 버퍼만을 사용하여 상기 커맨드 사이클 또는 상기 어드레스 사이클을 수행하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  24. 제22항에 있어서,
    상기 커맨드 신호 또는 상기 어드레스 신호를 상기 저속 버퍼로만 송신하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  25. 제22항에 있어서,
    상기 데이터 신호를 상기 고속 버퍼로 송신하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  26. 제22항에 있어서,
    상기 고속 버퍼는 상기 데이터 입력 사이클이 수행되는 경우에만 인에이블되는,
    메모리 디바이스를 작동시키는 방법.
  27. 제22항에 있어서,
    상기 커맨드 사이클 또는 상기 어드레스 사이클과 상기 데이터 입력 사이클은 직렬로 수행되는,
    메모리 디바이스를 작동시키는 방법.
  28. 제22항에 있어서,
    상기 커맨드 사이클 또는 상기 어드레스 사이클과 상기 데이터 입력 사이클은 병렬로 수행되는,
    메모리 디바이스를 작동시키는 방법.
  29. 제22항에 있어서,
    상기 고속 버퍼가 디스인에이블되는 경우에만 유휴 모드를 시작하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  30. 제22항에 있어서,
    상기 커맨드 신호, 상기 어드레스 신호 및/또는 상기 데이터 신호를 상기 입력으로부터 검출하는 단계를 더 포함하는,
    메모리 디바이스를 작동시키는 방법.
  31. 제22항에 있어서,
    상기 고속 버퍼는 상기 저속 버퍼보다 사전결정된 계수만큼 빠른,
    메모리 디바이스를 작동시키는 방법.
KR1020237019283A 2021-04-07 2021-04-07 고성능 입력 버퍼 및 이를 구비하는 메모리 디바이스 KR20230098879A (ko)

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