KR101215973B1 - 집적회로, 집적회로를 포함하는 시스템, 메모리 및 메모리시스템 - Google Patents

집적회로, 집적회로를 포함하는 시스템, 메모리 및 메모리시스템 Download PDF

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Abstract

집적회로 칩과 콘트롤러 칩을 포함하는 시스템은, 고속 타입 버퍼와 저속 타입 버퍼를 포함하는 집적회로 칩; 상기 집적회로 칩을 제어하는 콘트롤러 칩; 상기 콘트롤러 칩과 상기 집적회로 칩 사이에 형성되며 저속의 신호와 고속의 신호가 전달되는 I/O 채널; 및 상기 콘트롤러 칩과 상기 집적회로 칩 사이에 형성되며 하나 이상의 상황 신호가 전달되는 상황 채널을 포함하고, 상기 집적회로 칩은 상기 하나 이상의 상황 신호에 응답하여, 상기 고속 타입 버퍼와 상기 저속 타입 버퍼 중 하나의 버퍼를 활성화해 상기 I/O 채널로 전달되는 신호를 입력받는다.

Description

집적회로, 집적회로를 포함하는 시스템, 메모리 및 메모리시스템{INTEGRATED CIRCUIT, SYSTEM INCLUDING THE SAME, MEMORY AND MEMORY SYSTEM}
본 발명은 하나의 채널로 고속 신호와 저속 신호가 인가될 경우에, 채널의 데이터를 수신하기 위한 버퍼를 제어하는 기술에 관한 것이다.
버퍼는 집적회로 칩으로 입력되는 신호를 수신하는 회로이다. 버퍼 중 고속(고주파수)으로 입력되는 신호를 수신(인식)할 수 있는 버퍼는 일반적으로 많은 전류를 소모하며, 고속으로 입력되는 신호를 수신하지는 못하지만 저속(저주파수)으로 입력되는 신호를 수신할 수 있는 버퍼는 일반적으로 적은 전류를 소모한다.
플래쉬 메모리의 I/O 핀으로는 저속의 신호인 커맨드와 어드레스가 인가되기도 하며, 고속의 신호인 데이터가 인가되기도 한다. 만약, I/O 핀으로 인가되는 신호를 입력받기 위해 고속 타입 버퍼를 사용하면, 신호의 논리 레벨 인식은 정상적으로 이루어질 수 있지만 많은 전류를 소모하는 문제가 발생한다. 또한, I/O 핀으로 인가되는 신호를 입력받기 위해 저속 타입의 버퍼를 사용하면 전류소모는 줄어들지만 고속으로 입력되는 신호의 논리 레벨을 인식하는데 문제가 발생할 수 있다. 따라서 고속과 저속의 데이터를 정상적으로 인식하며 전류소모를 줄일 수 있는 기술이 요구된다. 이러한 요구는 단지 플래쉬 메모리 뿐만이 아니라, 하나의 핀으로 고속의 신호가 입력되기도 하고 저속의 신호가 입력되기도 하는 모든 종류의 집적회로에 공통적이다.
도 1a는 저속 타입 버퍼 중 하나인 인버터 타입 버퍼를 도시한 도면이며, 도 1b는 고속 타입 버퍼 중 하나인 증폭기 타입 버퍼를 도시한 도면이다.
도 1a를 참조하면, 인버터 타입의 버퍼는 PMOS 트랜지스터들(101, 102, 104, 105)과 NMOS 트랜지스터들(103, 106, 107)을 포함하여 구성된다.
온/오프 신호(ON/OFF)가 '로우' 레벨이면 PMOS 트랜지스터들(101, 104)이 턴온되어 인버터 타입 버퍼가 활성화된다.
인버터 타입 버퍼가 활성화된 상태에서, 입력신호(IN)가 높은 레벨을 가지면 NMOS 트랜지스터(103)와 PMOS 트랜지스터(105)가 턴온되어 버퍼의 출력신호(OUT)가 '하이'가 되고, 입력신호(IN)가 낮은 레벨을 가지면 PMOS 트랜지스터(102)와 NMOS 트랜지스터(106)가 턴온되어 버퍼의 출력신호(OUT)가 '로우'가 된다. 이러한 인버터 타입의 버퍼는 신호가 입력될 때에만 전류를 소모하기에 적은 전류를 소모하지만, 고속으로 입력되는 신호, 즉 스윙(swing) 폭이 작은 신호의 논리값을 제대로 인식하는 것이 불가능하다. 도 1a에는 가장 기본적인 인버터 타입의 버퍼를 도시하였으며, 인버터 타입의 버퍼는 도 1a와 다른 다양한 구조를 가질 수 있다.
도 1b를 참조하면, 증폭기 타입(amplifier-type)의 버퍼는 입력신호(IN)와 기준전압(VREF)의 전위차를 감지하는 차동 증폭기(differential amplifier) 구조로 이루어진다. 두 PMOS 트랜지스터(108, 109)가 커런트 미러(current mirror) 구조를 이루어 두 노드(A,B)에 동일한 전류가 공급되고, NMOS 트랜지스터(110, 111)로 각각 입력되는 기준전압(VREF)과 입력신호의 전위차에 의해 두 노드(A, B)가 차동증폭된다. 결국, 입력신호(IN)가 기준전압(VREF)보다 높은 레벨을 가지면 출력신호(OUT)는 '하이'레벨을 가지며, 입력신호(IN)가 기준전압(VREF)보다 낮은 레벨을 가지면 출력신호(OUT)는 '로우'레벨을 가진다. 온/오프 신호(ON/OFF)를 입력받는 NMOS 트랜지스터(112)는 온/오프 신호(ON/OFF)가 '하이'레벨일때 턴온된다. NMOS 트랜지스터(112)가 턴온되면 버퍼가 활성화되고 NMOS 트랜지스터(112)가 오프되면 버퍼가 비활성화된다. 결국, 증폭기 타입 버퍼는 온/오프 신호(ON/OFF)가 '하이'레벨일 때 활성화된다.
이러한 증폭기 타입의 버퍼는 입력신호(IN)의 스윙폭이 작을 경우(즉, 입력신호가 고속으로 인가될 경우)에도 신호의 논리값을 정확히 인식할 수 있지만, 버퍼가 활성화되어 있는 동안 항상 버퍼에 전류가 흐르므로 많은 전류를 소모하게 된다. 도 1b에는 가장 기본적인 증폭기 타입의 버퍼를 도시하였으며, 증폭기 타입의 버퍼는 도 1b와 다른 다양한 구조를 가질 수 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고속의 신호와 저속의 신호가 모두 전송되는 채널의 신호를 정확하게 입력받으면서도 전류소모를 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명의 일실시예에 따른 집적회로 칩과 콘트롤러 칩을 포함하는 시스템은, 고속 타입 버퍼와 저속 타입 버퍼를 포함하는 집적회로 칩; 상기 집적회로 칩을 제어하는 콘트롤러 칩; 상기 콘트롤러 칩과 상기 집적회로 칩 사이에 형성되며 저속의 신호와 고속의 신호가 전달되는 I/O 채널; 및 상기 콘트롤러 칩과 상기 집적회로 칩 사이에 형성되며 하나 이상의 상황 신호가 전달되는 상황 채널을 포함하고, 상기 집적회로 칩은 상기 하나 이상의 상황 신호에 응답하여, 상기 고속 타입 버퍼와 상기 저속 타입 버퍼 중 하나의 버퍼를 활성화해 상기 I/O 채널로 전달되는 신호를 입력받는다.
상기 상황 채널로는 상기 I/O 채널로 전달되는 신호가 고속의 신호인지 아닌지에 대한 정보를 포함하는 상기 하나 이상의 상황 신호가 전달될 수 있다.
또한, 본 발명의 일실시예에 따른 집적회로는, 저속의 신호와 고속의 신호가 입력되는 입력 패드; 상기 입력 패드에 연결되는 고속 타입 버퍼; 상기 입력 패드에 연결되는 저속 타입 버퍼; 상기 입력 패드로 입력되는 신호의 종류에 대한 정보를 포함하는 하나 이상의 상황 신호를 입력받는 상황 신호 입력부; 및 상기 상황 신호에 응답하여 상기 고속 타입 버퍼와 상기 저속 타입 버퍼 중 하나의 버퍼를 이용하여 상기 입력 패드로 입력되는 신호를 입력받도록 제어하는 버퍼 제어부를 포함한다.
상기 버퍼 제어부는 상기 입력 패드로 고속의 신호가 입력되는 구간에서는 상기 고속 타입 버퍼가 활성화되도록 제어하고, 상기 입력 패드로 저속의 신호가 입력되는 구간에서는 상기 저속 타입 버퍼가 활성화되도록 제어할 수 있다. 또한, 상기 버퍼 제어부는 상기 집적회로가 비활성화되면 상기 고속 타입 버퍼와 상기 저속 타입 버퍼가 모두 비활성화되도록 제어할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 시스템은, 고속 타입 버퍼와 저속 타입 버퍼를 포함하는 메모리; 상기 메모리를 제어하는 콘트롤러; 상기 메모리와 상기 콘트롤러 사이에 형성되며 커맨드, 어드레스 및 데이터가 전달되는 I/O 채널; 및 상기 콘트롤러와 상기 메모리 사이에 형성되며 상기 I/O 채널에 입력되는 신호의 종류를 나타내는 하나 이상의 상황 신호가 전달되는 상황 채널을 포함하고, 상기 메모리는 상기 하나 이상의 상황 신호에 응답하여, 상기 I/O 채널로 상기 커맨드가 입력되는 구간과 상기 어드레스가 입력되는 구간 동안에는 상기 저속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받고, 상기 I/O 채널로 상기 데이터가 입력되는 구간 동안에는 상기 고속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받는다.
상기 하나 이상의 상황 신호는 커맨드 래치 인에이블 신호와 어드레스 래치 인에이블 신호를 포함하고, 상기 메모리는 상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호가 모두 비활성화되면 상기 고속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받고, 그렇지 않으면 상기 저속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받을 수 있다. 또한, 상기 메모리 시스템은 상기 메모리와 상기 콘트롤러 사이에 형성되며 상기 메모리를 활성화하는 칩 인에이블 신호가 전달되는 칩 인에이블 채널을 더 포함하고, 상기 메모리는 상기 칩 인에이블 신호가 비활성화되면 상기 고속 타입 버퍼와 상기 저속 타입 버퍼를 모두 비활성화할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리와 메모리 콘트롤러를 포함하는 시스템의 동작방법은, 상기 메모리 콘트롤러로부터 칩 인에이블 신호가 활성화되어 상기 메모리로 인가되는 단계; 상기 활성화된 칩 인에이블 신호에 응답하여 상기 메모리의 I/O 채널에 연결된 저속 타입 버퍼가 활성화되는 단계; 상기 메모리 콘트롤러로부터 커맨드 래치 인에이블 신호와 어드레스 래치 인에이블 신호가 비활성화되어 상기 메모리로 인가되는 단계; 및 상기 비활성화된 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호에 응답하여 상기 메모리의 I/O 채널에 연결된 고속 타입 버퍼가 활성화되고 상기 저속 타입 버퍼가 비활성화되는 단계를 포함한다.
상기 고속 타입 버퍼가 활성화되고 상기 저속 타입 버퍼가 비활성화되는 단계 이후에, 상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호 중 하나 이상이 활성화되면, 상기 고속 타입 버퍼가 비활성화되고 상기 저속 타입 버퍼가 활성화되는 단계를 더 포함할 수 있다. 또한, 상기 고속 타입 버퍼가 비활성화되고 상기 저속 타입 버퍼가 활성화되는 단계 이후에, 상기 칩 인에이블 신호가 비활성화되면, 상기 저속 타입 버퍼가 비활성화되는 단계를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리는, 커맨드, 어드레스 및 데이터가 입력되는 입력 패드; 상기 입력 패드에 연결되는 저속 타입 버퍼; 상기 입력 패드에 연결되는 고속 타입 버퍼; 상기 입력 패드로 입력되는 신호가 커맨드, 어드레스 및 데이터 중 어느 신호인지를 나타내는 하나 이상의 상황 신호를 입력받는 상황 신호 입력부; 및 상기 하나 이상의 상황 신호에 응답해, 상기 고속 타입 버퍼와 상기 저속 타입 버퍼 중 하나의 버퍼를 이용하여 상기 입력 패드로 입력되는 신호를 입력받도록 제어하는 버퍼 제어부를 포함한다.
상기 버퍼 제어부는 상기 입력 패드로 상기 어드레스가 입력되는 구간과 상기 커맨드가 입력되는 구간에는 상기 저속 타입 버퍼를 이용해 상기 입력 패드로 입력되는 신호를 입력받도록 제어하고, 상기 입력 패드로 상기 데이터가 입력되는 구간에서는 상기 고속 타입 버퍼를 이용해 상기 입력 패드로 입력되는 신호를 입력받도록 제어할 수 있다. 또한, 상기 메모리를 활성화하는 칩 인에이블 신호를 입력받는 칩 인에이블 신호 입력부를 더 포함하고, 상기 버퍼 제어부는 상기 칩 인에이블 신호가 비활성화되면 상기 저속 타입 버퍼와 상기 고속 타입 버퍼를 모두 비활성화할 수 있다.
본 발명에 따르면, 집적회로 또는 메모리의 입력 패드로 고속 신호가 입력되는 구간에서는 고속 타입 버퍼가 활성화되며 저속 신호가 입력되는 구간에서는 저속 타입 버퍼가 활성화된다. 따라서 적은 전류를 소모하면서도 고속과 저속의 신호를 모두 안정적으로 수신하는 것을 가능하게 한다.
도 1a는 저속 타입의 버퍼 중 하나인 인버터 타입(inverter-type) 버퍼를 도시한 도면.
도 1b는 고속 타입 버퍼 중 하나인 증폭기 타입 버퍼를 도시한 도면.
도 2는 본 발명에 따른 집적회로 칩과 콘트롤러 칩을 포함하는 시스템의 일실시예 구성도.
도 3은 도 2의 집적회로 칩(220)의 일실시예 구성도.
도 4는 본 발명에 따른 메모리 시스템의 일실시예 구성도.
도 5는 도 4의 메모리(420)의 일실시예 구성도.
도 6 내지 도 8은 도 4의 시스템의 동작을 나타낸 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 집적회로 칩과 콘트롤러 칩을 포함하는 시스템의 일실시예 구성도이다.
도 2를 참조하면, 시스템은 집적회로 칩(220), 콘트롤러 칩(210), I/O 채널(I/O CHANNEL) 및 상황 채널(STATUS CHANNEL)을 포함한다.
집적회로 칩(220)은 콘트롤러 칩(210)의 제어를 받아 동작하는 칩을 말한다. 집적회로 칩(220)은 콘트롤러 칩(210)의 제어를 받으며 콘트롤러 칩(210)과 신호를 주고 받는 그 어떤 칩도 될 수 있다. 예를 들어, 콘트롤러 칩(210)은 메모리 콘트롤러일 수 있으며, 집적회로 칩(220)은 콘트로러 칩(210)의 제어를 받아 동작하는 메모리일 수 있다.
I/O 채널(I/O CHANNEL)은 콘트롤러 칩(210)으로부터 집적회로 칩(220)으로 신호가 전달되는 채널이다. I/O 채널(I/O CHANNEL)을 통해서는 저속(낮은 주파수)의 신호도 전달되며 고속(높은 주파수)의 신호도 전달된다.
상황 채널(STATUS CHANNEL)은 콘트롤러 칩(210)이 I/O 채널(I/O CHANNEL)을 통해 집적회로 칩(220)으로 전달하는 신호의 종류를 알려주는 칩이다. 즉, 상황 채널(STATUS CHANNEL)에는 I/O 채널(I/O CHANNEL)로 전달되는 신호가 고속의 신호인지 또는 저속의 신호인지에 대한 정보가 담겨 있다.
집적회로 칩(220)에는 I/O 채널(I/O CHANNEL)의 신호를 수신하기 위한 저속 타입 버퍼와 고속 타입 버퍼가 구비되는데(도면에 미도시), 집적회로 칩(220)은 상황 채널(STATUS CHANNEL)로 전달되는 신호에 응답하여 저속 타입 버퍼와 고속 타입 버퍼 중 한 종류의 버퍼를 이용하여 I/O 채널(I/O CHANNEL)의 신호를 수신한다. 상황 채널(STATUS CHANNEL)로 전달되는 신호가 I/O 채널(I/O CHANNEL)의 신호가 저속의 신호라는 것을 나타내는 경우에는 저속 타입 버퍼를 이용하여 I/O 채널(I/O CHANNEL)의 신호를 수신하고, 상황 채널(STATUS CHANNEL)로 전달되는 신호가 I/O 채널(I/O CHANNEL)의 신호가 고속의 신호라는 것을 나타내는 경우에는 고속 타입 버퍼를 이용하여 I/O 채널(I/O CHANNEL)의 신호를 수신한다.
즉, 집적회로 칩(220)은 상황 채널(STATUS CHANNEL)로 전달되는 신호에 응답하여 고속 타입 버퍼와 저속 타입 버퍼 중 알맞은 버퍼를 사용하여 I/O 채널(I/O CHANNEL)의 신호를 수신한다.
I/O 채널(I/O CHANNEL)과 상황 채널(STATUS CHANNEL)의 비트 수(라인 수)는 설계에 따라 달라질 수 있다.
도 3은 도 2의 집적회로 칩(220)의 일실시예 구성도이다.
도 3을 참조하면, 집적회로 칩(220)은 다수의 입력 패드(I/O PAD_0~7), 다수의 고속 타입 버퍼(310_0~7), 다수의 저속 타입 버퍼(320_0~7), 상황 신호 입력부(330), 버퍼 제어부(340) 및 선택부(350_0~7)를 포함한다.
다수의 입력 패드(I/O PAD_0~7)는 I/O 채널(I/O CHANNEL)의 신호를 입력받는 패드이다. 도 3에서는 입력 패드(I/O PAD)가 8개 구비되는 것, 즉 I/O 채널(I/O CHANNEL)이 8비트(bit)인 것,을 예시하였다.
다수의 고속 타입 버퍼(310_0~7)는 각각 자신에 대응되는 입력 패드(I/O PAD_0~7)로 입력되는 고속의 신호와 저속의 신호 모두를 인식할 수 있지만 전류를 많이 소모하는 버퍼이다. 다수의 저속 타입 버퍼(320_0~7)는 전류를 적게 소모하지만 고속의 신호는 인식하지 못하는 버퍼이다. 고속 타입 버퍼(310)와 저속 타입 버퍼(320)의 구분은 상대적인 것으로, 고속 타입 버퍼(310)는 상대적으로 성능은 뛰어나지만 많은 전류를 소모하는 버퍼, 저속 타입 버퍼(320)는 상대적으로 전류는 적게 소모하지만 성능은 떨어지는 버퍼라 할 수 있다. 고속 타입 버퍼(310)의 예로는 증폭기 타입 버퍼가 있으며 저속 타입 버퍼(320)의 예로는 인버터 타입 버퍼가 있다.
상황 신호 입력부(330)는 상황 채널(STATUS CHANNEL)로 입력되는 하나 이상의 상황 신호를 입력받는다. 상황 신호 입력부(330)는 하나 이상의 상황 신호 입력 패드(STATUS PAD)와 각각의 패드에 연결된 버퍼(331)를 포함하여 구성될 수 있다. 도면에서는 상황 신호 입력 패드(STATUS PAD)와 버퍼(331)가 N개인 것으로 예시하였다. 상황 신호(STATUS SIGNALS)는 입력 패드(I/O PAD_0~7)로 입력되는 신호의 종류를 알려주는 신호이기에 일반적으로 고속으로 입력되지 않는다. 따라서 상황 신호 입력부(330)의 버퍼(331)는 저속 타입 버퍼이어도 충분하다. 물론, 상황 신호(STATUS SIGNALS)가 고속으로 입력되는 시스템에서는 상황 신호 입력부(330)의 버퍼(331)가 고속 타입 버퍼일 필요가 있다.
버퍼 제어부(340)는 하나 이상의 상황 신호(STATUS SIGNALS)에 응답하여 저속 타입 버퍼(320_0~7)와 고속 타입 버퍼(310_0~7) 중 한 종류의 버퍼를 활성화한다. 상황 신호(STATUS SIGNALS)가 입력 패드(I/O PAD_0~7)로 입력되는 신호가 고속의 신호임을 나타내면 고속 타입 버퍼(310_0~7)를 활성화하고, 상황 신호(STATUS SIGNALS)가 입력 패드(I/O PAD_0~7)로 입력되는 신호가 저속의 신호임을 나타내면 저속 타입 버퍼(320_0~7)를 활성화한다. 버퍼 제어부(340)에서 출력되는 온/오프 신호(ON/OFF)가 '하이' 레벨이면 고속 타입 버퍼(310_0~7)가 활성화되며, 온/오프 신호(ON/OFF)가 '로우'레벨이면 저속 타입 버퍼(320_0~7)가 활성화된다.
선택부(350_0~7)는 저속 타입 버퍼(320_0~7)가 활성화되어 있는 동안에는 저속 타입 버퍼(320_0~7)의 출력을 선택하여 출력하고, 고속 타입 버퍼(310_0~7)가 활성화되어 있는 동안에는 고속 타입 버퍼(310_0~7)의 출력을 선택하여 출력한다. 즉, 선택부(350_0~7)는 온/오프 신호(ON/OFF)가 '로우'레벨이면 저속 타입 버퍼(320_0~7)의 출력을 선택하며, 온/오프 신호(ON/OFF)가 '하이'레벨이면 고속 타입 버퍼(310_0~7)의 출력을 선택한다. 선택부(350_0~7)의 출력은 입력 패드(I/O PAD_0~7)로 입력된 신호를 필요로 하는 집적회로 내부의 회로에 전달된다.
도 4는 본 발명에 따른 메모리 시스템의 일실시예 구성도이다.
도 4를 참조하면, 메모리 시스템은, 메모리(420), 메모리 콘트롤러(410), I/O 채널(I/O CHANNEL), 상황 채널(STATUS CHANNEL) 및 칩 인에이블 채널(CE CHANNEL)을 포함한다. 메모리 시스템에서의 메모리(420)는 도 2의 집적회로 칩(220)에 대응하며 메모리 콘트롤러(410)는 도 2의 콘트롤러 칩(210)에 대응한다.
메모리(420)는 메모리 콘트롤러(410)의 제어를 받아 데이터를 저장한다. 본 발명의 메모리 시스템은 I/O 채널(I/O CHANNEL)을 통해 고속의 신호(데이터)와 저속의 신호(커맨드, 어드레스)가 전달되는 모든 종류의 메모리 시스템에 적용 가능한데, 이하에서는 메모리(420)가 비휘발성 메모리인 플래쉬 메모리라 가정하고 설명하기로 한다.
I/O 채널(I/O CHANNEL)은 메모리 콘트롤러(410)로부터 메모리(420)로 데이터, 어드레스 및 커맨드가 전달되는 채널이다. I/O 채널(I/O CHANNEL) 상에서 데이터는 고속으로(고주파수로) 전달되지만 어드레스와 커맨드는 저속으로(저주파수로) 전달된다.
상황 채널(STATUS CHANNEL)로는 I/O 채널(I/O CHANNEL)로 전달되는 신호가 데이터, 어드레스 및 커맨드 중 어느 것인지를 나타내기 위한 상황 신호들이 전달된다. 상황 신호들에는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 있다. 어드레스 래치 인에이블 신호(ALE)가 '하이'로 활성화되면 I/O 채널(I/O CHANNEL)로 어드레스가 전달됨을 나타내며, 커맨드 래치 인에이블 신호(CLE)가 '하이'로 활성화되면 I/O 채널(I/O CHANNEL)로 커맨드가 전달됨을 나타낸다. 또한, 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 모두 비활성화되면, 이는 I/O 채널(I/O CHANNEL)로 데이터가 전달됨을 나타낸다. 따라서 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)를 이용하면 I/O 채널(I/O CHANNEL)로 전달되는 신호가 어드레스, 커맨드 및 데이터 중 어느 것인지를 알 수 있다.
칩 인에이블 채널(CE CHANNEL)은 칩 인에이블 신호(CE)가 전달되는 채널이다. 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 메모리(420)가 동작하도록 선택되지 않았음을 의미하며, 칩 인에이블 신호(CE)가 '로우'로 비활성화되면 메모리(420)가 동작하도록 선택되었음을 의미한다.
메모리(420)에는 I/O 채널(I/O CHANNEL)의 신호를 수신하기 위한 저속 타입 버퍼와 고속 타입 버퍼가 구비되는데(도면에 미도시), 메모리(420)는 상황 채널(STATUS CHANNEL)로 전달되는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)를 이용하여 저속 타입 버퍼와 고속 타입 버퍼 중 한 종류의 버퍼를 이용하여 I/O 채널(I/O CHANNEL)의 신호를 수신한다. 어드레스가 입력되는 구간과 커맨드가 입력되는 구간에서는 저속 타입 버퍼를 이용하여 I/O 채널(I/O CHANNEL)의 신호를 수신하며, 데이터가 입력되는 구간에서는 고속 타입 버퍼를 이용하여 I/O 채널(I/O CHANNEL)의 신호를 수신한다. 또한, 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 고속 타입 버퍼와 저속 타입 버퍼를 모두 비활성화한다. 칩 인에이블 신호(CE)가 '하이'로 비활성화된 상태에서는 I/O 채널(I/O CHANNEL)로 아무런 신호도 입력되지 않을 것이기 때문이다.
도 5는 도 4의 메모리(420)의 일실시예 구성도이다.
도 5를 참조하면, 메모리는 커맨드, 어드레스 및 데이터가 입력되는 다수의 입력 패드(I/O PAD_0~7), 다수의 고속 타입 버퍼(510_0~7), 다수의 저속 타입 버퍼(520_0~7), 상황 신호 입력부(530), 칩 인에이블 신호 입력부(540), 버퍼 제어부(550) 및 선택부(560_0~7)를 포함한다.
다수의 입력 패드(I/O PAD_0~7)는 I/O 채널(I/O CHANNEL)의 신호를 입력받는 패드이다. 다수의 입력 패드(I/O PAD)로는 커맨드, 어드레스 및 데이터가 입력된다.
다수의 고속 타입 버퍼(510_0~7)는 각각 자신에 대응되는 입력 패드(I/O PAD_0~7)로 입력되는 고속의 신호(데이터)와 저속의 신호(어드레스, 커맨드) 모두를 인식할 수 있지만 전류를 많이 소모하는 버퍼이다. 다수의 저속 타입 버퍼(520_0~7)는 전류를 적게 소모하지만 고속의 신호는 인식하지 못하는 버퍼이다.
상황 신호 입력부(530)는 상황 채널(STATUS CHANNEL)로 입력되는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)를 입력받는다. 상황 신호 입력부(530)는 어드레스 래치 인에이블 패드(ALE PAD), 커맨드 래치 인에이블 패드(CLE PAD) 및 버퍼(531_0, 531_1)를 포함하여 구성될 수 있다.
칩 인에이블 신호 입력부(540)는 칩 인에이블 채널(CE CHANNEL)로 입력되는 칩 인에이블 신호(CE)를 입력받는다. 칩 인에이블 신호 입력부(540)는 칩 인에이블 패드(CE PAD)와 버퍼(541)를 포함하여 구성될 수 있다.
버퍼 제어부(550)는 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE) 및 칩 인에이블 신호(CE)에 응답하여 고속 타입 버퍼(510_0~7)와 저속 타입 버퍼(520_0~7)의 활성화/비활성화를 제어한다. 버퍼 제어부(550)는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 모두 '로우'로 비활성화되면 고속 타입 버퍼(510_0~7)를 활성화하지만, 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE) 중 하나의 신호라도 '하이'로 활성화되면 저속 타입 버퍼(520_0~7)를 활성화한다. 그리고 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 고속 타입 버퍼(510_0~7)와 저속 타입 버퍼(520_0~7)를 모두 비활성화한다. 버퍼 제어부(550)는 노아게이트(551, 555), 인버터(552, 554, 556), 낸드게이트(553)를 포함하여 구성될 수 있다. 버퍼 제어부(550)에서 생성되는 제1온/오프 신호(ON/OFF1)는 고속 타입 버퍼(510_0~7)의 활성화/비활성화를 제어하는 신호로 제1온/오프 신호(ON/OFF1)가 '하이'이면 고속 타입 버퍼(510_0~7)가 활성화되고 '로우'이면 고속 타입 버퍼(510_0~7)가 비활성화된다. 또한, 제2온/오프 신호(ON/OFF2)는 저속 타입 버퍼(520_0~7)의 활성화/비활성화를 제어하는 신호로 제2온/오프 신호(ON/OFF2)가 '로우'이면 저속 타입 버퍼(520_0~7)가 활성화되고 '하이'이면 저속 타입 버퍼(520_0~7)가 비활성화된다.
버퍼 제어부(550)의 동작을 하기의 표 1에 나타내었다.
CE ALE CLE ON/OFF1 ON/OFF2 활성화되는 버퍼
L H L L L 저속 타입 버퍼 활성화
L L H L L 저속 타입 버퍼 활성화
L H H L L 저속 타입 버퍼 활성화
L L L H H 고속 타입 버퍼 활성화
H don't care don't care L H 모든 버퍼 비활성화
선택부(560_0~7)는 저속 타입 버퍼(520_0~7)가 활성화되어 있는 동안에는 저속 타입 버퍼(520_0~7)의 출력을 선택하여 출력하고, 고속 타입 버퍼(510_0~7)가 활성화되어 있는 동안에는 고속 타입 버퍼(510_0~7)의 출력을 선택하여 출력한다. 즉, 선택부(560_0~7)는 제1온/오프 신호(ON/OFF1)가 '로우'레벨이면 저속 타입 버퍼(520_0~7)의 출력을 선택하며, 제1온/오프 신호(ON/OFF1)가 '하이'레벨이면 고속 타입 버퍼(510_0~7)의 출력을 선택한다. 선택부(560_0~7)의 출력은 입력 패드(I/O PAD_0~7)로 입력된 데이터, 어드레스, 커맨드를 필요로 하는 메모리(420) 내부의 회로들에 전달된다.
도 6 내지 도 8은 도 4의 시스템의 동작을 나타낸다.
도 6은 메모리 콘트롤러(410)로부터 메모리(420)로 커맨드(Command)가 전달되는 것을 도시한 타이밍도이다. 도 6을 참조하면, 칩 인에이블 신호(CE)가 '로우'로 활성화되면, 저속 타입 버퍼(520_0~7)가 활성화된다. 그리고 커맨드 래치 인에이블 신호(CLE)가 '하이'로 활성화된 구간에서 I/O 패드(I/O PAD_0~7)를 통해 커맨드(Command)가 입력된다. 그리고 커맨드(Command)가 인가되는 시점에 라이트 인에이블 신호(WE)가 '로우'로 활성화된다. 여기서 라이트 인에이블 신호(WE)는 I/O 패드(I/O PAD)로 입력되는 커맨드(Command)와 어드레스(Address)를 스트로브하기 위해 사용되는 신호이다. 커맨드(Command)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 활성화되어 있던 저속 타입 버퍼(520_0~7)가 다시 비활성화된다.
도 7은 메모리 콘트롤러(410)로부터 메모리(420)로 어드레스(Address)가 전달되는 것을 도시한 타이밍도이다. 도 7을 참조하면, 칩 인에이블 신호(CE)가 '로우'로 활성화되면, 저속 타입 버퍼(520_0~7)가 활성화된다. 그리고 어드레스 래치 인에이블 신호(ALE)가 '하이'로 활성화된 구간에서 I/O 패드(I/O PAD_0~7)를 통해 어드레스(Address)가 입력된다. 그리고 어드레스(Address)가 인가되는 시점에 라이트 인에이블 신호(WE)가 '로우'로 활성화된다. 어드레스(Address)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 활성화되어 있던 저속 타입 버퍼(520_0~7)가 다시 비활성화된다.
도 6과 도 7을 참조하면, 메모리(420)로 커맨드(Command)가 입력되는 구간과 어드레스(Address)가 입력되는 구간에서는, 저속 타입 버퍼(520_0~7)를 통해 I/O 패드(I/O PAD_0~7)의 신호가 입력됨을 확인할 수 있다.
도 8은 메모리 콘트롤러(410)로부터 메모리(420)로 데이터(D0~DN)가 전달되는 것을 도시한 타이밍도이다. 도 8을 참조하면, 칩 인에이블 신호(CE)가 '로우'로 활성화되면 저속 타입 버퍼(520_0~7)가 활성화된다. 그리고 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 모두 '로우'로 비활성화되면 고속 타입 버퍼(510_0~7)가 활성화된다. 고속 타입 버퍼(510_0~7)가 활성화된 상태에서 데이터 스트로브 신호(DQS)가 토글하고, 데이터 스트로브 신호(DQS)에 동기되어 I/O 패드(I/O PAD_0~7)를 통해 데이터(D0~DN)가 입력된다. 그리고 데이터(D0~DN)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 '하이'로 비활성화되면, 고속 타입 버퍼(510_0~7)가 비활성화된다.
도 8에서는 데이터(D0~DN)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 비활성화되는 것을 도시하였지만, 칩 인에이블 신호(CE)의 비활성화 이전에 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)의 논리값이 변하면, 즉 두 신호(ALE, CLE) 중 하나 이상의 신호가 활성화되면, 저속 타입 버퍼(520_0~7)가 활성화된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
210: 콘트롤러 칩 220: 집적회로 칩
310_0~7: 고속 타입 버퍼 320_0~7: 저속 타입 버퍼
330: 상황 신호 입력부 340: 버퍼 제어부
350_0~7: 선택부
410: 메모리 콘트롤러 420: 메모리
510_0~7: 고속 타입 버퍼 520_0~7: 저속 타입 버퍼
530: 상황 신호 입력부 540: 칩 인에이블 신호 입력부
550: 버퍼 제어부 560_0~7: 선택부

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  9. 고속 타입 버퍼와 저속 타입 버퍼를 포함하는 메모리;
    상기 메모리를 제어하는 콘트롤러;
    상기 메모리와 상기 콘트롤러 사이에 형성되며 커맨드, 어드레스 및 데이터가 전달되는 I/O 채널; 및
    상기 콘트롤러와 상기 메모리 사이에 형성되며 상기 I/O 채널에 입력되는 신호의 종류를 나타내는 하나 이상의 상황 신호가 전달되는 상황 채널을 포함하고,
    상기 메모리는 상기 하나 이상의 상황 신호에 응답하여, 상기 I/O 채널로 상기 커맨드가 입력되는 구간과 상기 어드레스가 입력되는 구간 동안에는 상기 저속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받고, 상기 I/O 채널로 상기 데이터가 입력되는 구간 동안에는 상기 고속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받는
    메모리 시스템.
  10. 제 9항에 있어서,
    상기 하나 이상의 상황 신호는 커맨드 래치 인에이블 신호와 어드레스 래치 인에이블 신호를 포함하고,
    상기 메모리는 상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호가 모두 비활성화되면 상기 고속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받고, 그렇지 않으면 상기 저속 타입 버퍼를 이용해 상기 I/O 채널의 신호를 입력받는
    메모리 시스템.
  11. 제 10항에 있어서,
    상기 메모리 시스템은
    상기 메모리와 상기 콘트롤러 사이에 형성되며 상기 메모리를 활성화하는 칩 인에이블 신호가 전달되는 칩 인에이블 채널을 더 포함하고,
    상기 메모리는 상기 칩 인에이블 신호가 비활성화되면 상기 고속 타입 버퍼와 상기 저속 타입 버퍼를 모두 비활성화하는
    메모리 시스템.
  12. 제 9항에 있어서,
    상기 메모리는 비휘발성 메모리인
    메모리 시스템.
  13. 메모리와 메모리 콘트롤러를 포함하는 시스템의 동작방법에 있어서,
    상기 메모리 콘트롤러로부터 칩 인에이블 신호가 활성화되어 상기 메모리로 인가되는 단계;
    상기 활성화된 칩 인에이블 신호에 응답하여 상기 메모리의 I/O 채널에 연결된 저속 타입 버퍼가 활성화되는 단계;
    상기 메모리 콘트롤러로부터 커맨드 래치 인에이블 신호와 어드레스 래치 인에이블 신호가 비활성화되어 상기 메모리로 인가되는 단계; 및
    상기 비활성화된 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호에 응답하여 상기 메모리의 I/O 채널에 연결된 고속 타입 버퍼가 활성화되고 상기 저속 타입 버퍼가 비활성화되는 단계
    를 포함하는 메모리 시스템의 동작방법.
  14. 제 13항에 있어서,
    상기 고속 타입 버퍼가 활성화되고 상기 저속 타입 버퍼가 비활성화되는 단계 이후에,
    상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호 중 하나 이상이 활성화되면, 상기 고속 타입 버퍼가 비활성화되고 상기 저속 타입 버퍼가 활성화되는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  15. 제 14항에 있어서,
    상기 고속 타입 버퍼가 비활성화되고 상기 저속 타입 버퍼가 활성화되는 단계 이후에,
    상기 칩 인에이블 신호가 비활성화되면, 상기 저속 타입 버퍼가 비활성화되는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  16. 커맨드, 어드레스 및 데이터가 입력되는 입력 패드;
    상기 입력 패드에 연결되는 저속 타입 버퍼;
    상기 입력 패드에 연결되는 고속 타입 버퍼;
    상기 입력 패드로 입력되는 신호가 커맨드, 어드레스 및 데이터 중 어느 신호인지를 나타내는 하나 이상의 상황 신호를 입력받는 상황 신호 입력부; 및
    상기 하나 이상의 상황 신호에 응답해, 상기 고속 타입 버퍼와 상기 저속 타입 버퍼 중 하나의 버퍼를 이용하여 상기 입력 패드로 입력되는 신호를 입력받도록 제어하는 버퍼 제어부
    를 포함하는 메모리.
  17. 제 16항에 있어서,
    상기 버퍼 제어부는
    상기 입력 패드로 상기 어드레스가 입력되는 구간과 상기 커맨드가 입력되는 구간에는 상기 저속 타입 버퍼를 이용해 상기 입력 패드로 입력되는 신호를 입력받도록 제어하고, 상기 입력 패드로 상기 데이터가 입력되는 구간에서는 상기 고속 타입 버퍼를 이용해 상기 입력 패드로 입력되는 신호를 입력받도록 제어하는
    메모리.
  18. 제 17항에 있어서,
    상기 메모리를 활성화하는 칩 인에이블 신호를 입력받는 칩 인에이블 신호 입력부를 더 포함하고,
    상기 버퍼 제어부는 상기 칩 인에이블 신호가 비활성화되면 상기 저속 타입 버퍼와 상기 고속 타입 버퍼를 모두 비활성화하는
    메모리.
  19. 제 17항에 있어서,
    상기 하나 이상의 상황 신호는 래치 인에이블 신호와 어드레스 래치 인에이블 신호를 포함하고,
    상기 커맨드 래치 인에이블 신호가 활성화된 구간은 상기 입력 패드로 상기 커맨드가 입력되는 구간이며, 상기 어드레스 래치 인에이블 신호가 활성화된 구간은 상기 입력 패드로 어드레스가 입력되는 구간이며, 상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호가 모두 비활성화된 구간은 상기 입력 패드로 데이터가 입력되는 구간인
    메모리.
  20. 제 16항에 있어서,
    상기 메모리는 비휘발성 메모리인
    메모리.
  21. 제 16항에 있어서,
    상기 입력 패드, 상기 저속 타입 버퍼 및 상기 고속 타입 버퍼를 각각 다수개 포함하는
    메모리.
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