KR100958807B1 - 정전기 보호 기능을 갖는 반도체 메모리 장치 - Google Patents

정전기 보호 기능을 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR100958807B1
KR100958807B1 KR1020080110115A KR20080110115A KR100958807B1 KR 100958807 B1 KR100958807 B1 KR 100958807B1 KR 1020080110115 A KR1020080110115 A KR 1020080110115A KR 20080110115 A KR20080110115 A KR 20080110115A KR 100958807 B1 KR100958807 B1 KR 100958807B1
Authority
KR
South Korea
Prior art keywords
control signal
signal
pull
input
driving
Prior art date
Application number
KR1020080110115A
Other languages
English (en)
Other versions
KR20100050969A (ko
Inventor
문상만
고복림
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080110115A priority Critical patent/KR100958807B1/ko
Publication of KR20100050969A publication Critical patent/KR20100050969A/ko
Application granted granted Critical
Publication of KR100958807B1 publication Critical patent/KR100958807B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 내부 회로를 정전기로부터 보호할 수 있는 정전기 보호 기능을 갖는 반도체 메모리 장치에 관한 것으로서, 제어 신호에 응답하여 구동 세기 조절 신호를 출력하며, 내부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 경유하여 외부로 방전시키는 정전기 보호형 구동 제어 회로; 및 입력 신호를 풀 업 또는 풀 다운 구동하며, 상기 구동 세기 조절 신호에 의해 상기 입력 신호를 구동하는 세기가 조절되는 드라이버;를 포함함을 특징으로 한다.

Description

정전기 보호 기능을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ELECTROSTATIC PROTECTION FUNCTION}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 내부 회로를 정전기로부터 보호할 수 있는 정전기 보호 기능을 갖는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 외부 장치와 신호를 인터페이스하는 부분은 외부 전원과 내부 전원을 함께 사용하므로, 정전기에 특히 취약하다. 따라서, 일반적인 반도체 메모리 장치는 이러한 정전기에 특히 취약한 부분인 패드마다 정전기 방전 보호 회로를 구비하고 있다.
하지만, 최근 반도체 메모리 칩이 소형화됨에 따라 기존에 문제가 되지 않았던 부분에 정전기가 발생할 수 있으며, 특히, 외부에서 입력되는 신호를 구동하는 드라이버의 구동 세기를 조절하는 회로에 정전기가 유입될 확률이 높아지고 있다. 이러한 드라이버의 구동 세기를 조절하는 부분에 정전기가 유입되면, 설계자가 원하는 방향으로 구동 세기를 조절하기 어려울 수 있는 문제점이 있다.
따라서, 드라이버의 구동 세기를 조절하는 부분에 정전기 방전 보호 회로를 추가 배치하는 것이 필요하나, 이에 따른 반도체 메모리 칩의 사이즈 증가도 함께 고려되어야 하므로, 최소한의 면적으로 정전기로부터 드라이버의 구동 세기를 조절하는 부분을 보호할 수 있는 기술이 필요한 실정이다.
본 발명은 반도체 메모리 칩의 면적 증가를 최소화하면서 정전기에 의한 소정 드라이버의 구동 세기 조절에 관한 불량을 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명에 따른 반도체 메모리 장치는, 일 실시 예로, 제어 신호에 응답하여 구동 세기 조절 신호를 출력하며, 내부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 경유하여 외부로 방전시키는 정전기 보호형 구동 제어 회로; 및 입력 신호를 풀 업 또는 풀 다운 구동하며, 상기 구동 세기 조절 신호에 의해 상기 입력 신호를 구동하는 세기가 조절되는 드라이버;를 포함함을 특징으로 한다.
상기 정전기 보호형 구동 제어 회로는, 상기 제어 신호에 응답하여 상기 구동 세기 조절 신호를 출력하는 제어부; 및 상기 제어 신호가 입력되는 노드에 연결되며, 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시키는 정전기 보호 회로;를 포함함이 바람직하다.
상기 제어 신호는 상기 드라이버의 구동 세기를 조절하기 위한 하나 이상의 신호들로 구성되며, 상기 구동 세기 조절 신호는 상기 제어 신호와 최소한 동일한 수의 상기 드라이버의 풀 업 구동의 세기를 조절하기 위한 풀 업 조절 신호와, 상기 제어 신호와 최소한 동일한 수의 상기 드라이버의 풀 다운 구동의 세기를 조절하기 위한 풀 다운 조절 신호로 구성됨이 바람직하다.
상기 정전기 방전 보호 회로는 상기 제어 신호가 입력되는 노드에 일대일 대응되게 연결되는 정전기 방전 보호부를 포함하며, 상기 정전기 방전 보호부는 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시킴이 바람직하다.
상기 입력 신호는 데이터와 데이터 스트로브 신호 중 어느 하나에 대응됨이 바람직하다.
상기 제어 신호는 확장 모드 레지스터 셋의 세팅에 대응하여 발생하는 신호임이 바람직하다.
본 발명에 따른 반도체 메모리 장치는, 다른 실시 예로, 입력 신호를 전달하는 패드; 최소한 하나의 제어 신호를 공급하는 제어 신호 공급부; 상기 제어 신호에 응답하여서, 상기 제어 신호와 최소한 동일한 수의 풀 업 조절 신호와, 상기 제어 신호와 최소한 동일한 수의 풀 다운 조절 신호를 출력하는 제어부; 상기 제어 신호가 상기 제어부로 공급되는 노드에 일대일 대응되게 연결되어 정전기로부터 상기 제어부를 보호하는 최소한 하나의 정전기 방전 보호부; 및 상기 입력 신호를 풀 업 또는 풀 다운 구동하며, 상기 풀 업 조절 신호에 의해 상기 풀 업 구동 세기가 조절되고, 상기 풀 다운 조절 신호에 의해 상기 풀 다운 구동 세기가 조절되는 드라이버;를 포함함을 특징으로 한다.
상기 패드는 상기 입력 신호로서 데이터와 데이터 스트로브 신호 중 어느 하나를 전달함이 바람직하다.
상기 제어 신호 공급부는 확장 모드 레지스터 셋을 포함하며, 상기 확장 모 드 레지스터 셋의 세팅에 따라 상기 제어 신호를 발생하여 상기 제어부로 공급함이 바람직하다.
상기 정전기 방전 보호부는 상기 제어부로 유입되는 정전기를 상기 제어 신호가 공급되는 노드를 통해 입력받아 외부로 방전시킴이 바람직하다.
본 발명에 따른 반도체 메모리 장치는, 또 다른 실시 예로, 제어 신호에 응답하여 구동 세기 조절 신호를 출력하며, 내부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 경유하여 외부로 방전시키는 정전기 보호형 구동 제어 회로; 및 복수의 입력 신호를 각각 풀 업 또는 풀 다운 구동하며, 상기 구동 세기 조절 신호에 의해 상기 각 입력 신호를 구동하는 세기가 공통으로 조절되는 복수의 드라이버;를 포함함을 특징으로 한다.
상기 정전기 보호형 구동 제어 회로는, 상기 제어 신호에 응답하여 상기 구동 세기 조절 신호를 출력하는 제어부; 및 상기 제어 신호가 입력되는 노드에 연결되며, 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시키는 정전기 보호 회로;를 포함함이 바람직하다.
상기 제어 신호는 상기 드라이버의 구동 세기를 조절하기 위한 하나 이상의 신호들로 구성되며, 상기 구동 세기 조절 신호는 상기 제어 신호와 최소한 동일한 수의 상기 드라이버들의 풀 업 구동의 세기를 공통으로 조절하기 위한 풀 업 조절 신호와, 상기 제어 신호와 최소한 동일한 수의 상기 드라이버들의 풀 다운 구동의 세기를 공통으로 조절하기 위한 풀 다운 조절 신호로 구성됨이 바람직하다.
상기 정전기 방전 보호 회로는 상기 제어 신호가 입력되는 노드에 일대일 대 응되게 연결되는 정전기 방전 보호부를 포함하며, 상기 정전기 방전 보호부는 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시킴이 바람직하다.
상기 입력 신호는 데이터에 대응됨이 바람직하다.
상기 제어 신호는 확장 모드 레지스터 셋의 세팅에 대응하여 발생하는 신호임이 바람직하다.
본 발명은 소정 드라이버의 구동 세기를 조절하기 위한 회로로 유입되는 정전기를 상기 회로의 입력단에 연결되는 정전기 방전 보호 회로를 통해 외부로 방전시키는 반도체 메모리 장치를 제공함으로써, 정전기 방전 보호 회로가 차지하는 면적을 최소한으로 함과 동시에 정전기에 의한 구동 세기 조절의 불량을 효과적으로 방지할 수 있다.
본 발명은 하나의 구동 세기 조절을 위한 회로가 복수의 드라이버에 공유되고, 상기 회로로 유입되는 정전기를 상기 회로에 연결되는 정전기 방전 보호 회로를 통해 외부로 방전시키는 구조를 갖는 반도체 메모리 장치를 제공함으로써, 정전기 방전 보호 회로가 차지하는 면적을 최소한으로 함과 동시에 정전기에 의한 구동 세기 조절의 불량을 효과적으로 방지할 수 있다.
본 발명은 일 실시 예로, 소정 드라이버의 구동 세기를 조절하기 위한 회로에 정전기 방전 보호 기능이 포함된 반도체 메모리 장치를 개시한다.
구체적으로, 도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 패드(10), 제어 신호 공급부(20), 정전기 보호형 구동 제어 회로(30), 및 드라이버(40)를 포함한다.
패드(10)는 외부의 입력 신호 IN을 내부로 전달한다. 여기서, 입력 신호 IN은 데이터 신호 DQ 또는 데이터 스트로브 신호 DQS에 대응될 수 있으며, 그 외 커맨드 신호 CMD 또는 어드레스 신호 ADDR 등에 대응될 수도 있다.
제어 신호 공급부(20)는 'n'개의 제어 신호 CTRL을 생성하여 정전기 보호형 구동 제어 회로(30)로 공급한다. 여기서, 제어 신호 공급부(20)는 확장 모드 레지스터 셋(Extended Mode Register Set)을 포함한 구성에 대응될 수 있으며, 'n'개의 제어 신호 CTRL은 일 예로, 하프 제어 신호 HF, 쿼터 제어 신호 QT, 및 쓰리 쿼터 제어 신호 3QT로 구성될 수 있다.
여기서, 드라이버(40)가 풀 구동할 때의 구동 세기를 '1'로 정의하는 경우, 하프 제어 신호 HF는 드라이버(40)의 구동 세기를 '1/2'로 제어하기 위한 신호로 정의될 수 있고, 쿼터 제어 신호 QT는 드라이버(40)의 구동 세기를 '1/4'로 제어하기 위한 신호로 정의될 수 있으며, 쓰리 쿼터 제어 신호 3QT는 드라이버(40)의 구동 세기를 '3/4'으로 제어하기 위한 신호로 정의될 수 있다.
정전기 보호형 구동 제어 회로(30)는 'n'개의 제어 신호 CTRL에 응답하여 'm'개의 구동 세기 조절 신호 DS_CTRL을 출력하며, 정전기 유입시 'n'개의 제어 신호 CTRL가 전달되는 노드를 통해 상기 정전기를 외부로 방전시키는 정전기 보호 기능을 갖는다.
이러한 정전기 보호형 구동 제어 회로(30)는 제어부(32)와 정전기 방전 보호 회로(34)를 포함하여 구성될 수 있다.
제어부(32)는 'n'개의 제어 신호 CTRL에 응답하여 'm'개의 구동 세기 조절 신호 DS_CTRL을 출력한다. 여기서, 'm'개의 구동 세기 조절 신호 DS_CTRL은 드라이버(40)의 풀 업 구동 세기를 조절하기 위한 'm/2'개의 풀 업 조절 신호 UP와 드라이버(40)의 풀 다운 구동 세기를 조절하기 위한 'm/2'개의 풀 다운 조절 신호 DOWN으로 구성될 수 있다.
특히, 제어부(32)는 n개의 제어 신호 CTRL를 입력받아서 'n+1'개의 풀 업 조절 신호 UP와 'n+1'개의 풀 다운 조절 신호 DOWN를 출력함이 바람직하다. 예를 들어, 제어부(32)가 하프 제어 신호 HF, 쿼터 제어 신호 QT, 및 쓰리 쿼터 제어 신호 3QT를 입력받는 경우, 제어부(32)는 4개의 풀 업 조절 신호 UP와 4개의 풀 다운 조절 신호 DOWN을 출력함이 바람직하다.
정전기 방전 보호 회로(34)는 제어 신호 공급부(20)와 제어부(32) 사이에 연결되어 정전기로부터 제어부(32)를 보호하며, 'n'개의 제어 신호 CTRL에 일대일 대응하여 'n'개의 정전기 방전 보호부(ESD)로 구성됨이 바람직하다. 예를 들어, 제어부(32)로 세 개의 제어 신호 HF, QT, 3QT가 입력되는 경우, 정전기 방전 보호 회로(34)는 각 제어 신호 HF, QT, 3QT에 대응하여 3개의 정전기 방전 보호부(ESD)를 구비함이 바람직하다.
이러한 정전기 방전 보호 회로(34)에 구비되는 각 정전기 방전 보호부(ESD)는 제어부(32)로 유입되는 정전기를 각 제어 신호 CTRL가 전달되는 노드를 통해 전 달받고, 상기 정전기를 정전기 방전 경로(예컨대, 전원 전압 패드 또는 접지 전압 패드)를 통해 외부로 방전시킨다.
드라이버(40)는 입력 신호 IN을 구동하여 내부 입력 신호 INN으로 출력하며, 'm'개의 구동 세기 조절 신호 DS_CTRL에 의해 구동 세기가 조절된다.
예를 들어, 드라이버(40)가 4개의 풀 업 조절 신호 UP에 의해 구동이 각각 제어되는 4개의 풀 업 트랜지스터(도시되지 않음)와 4개의 풀 다운 조절 신호 DOWN에 의해 구동이 각각 제어되는 4개의 풀 다운 트랜지스터(도시되지 않음)를 포함하고, 제어 신호 공급부(10)를 통해 하프 제어 신호 HF, 쿼터 제어 신호 QT, 및 쓰리 쿼터 제어 신호 3QT가 발생한다고 가정하자.
이때, 하프 제어 신호 HF, 쿼터 제어 신호 QT, 및 쓰리 쿼터 제어 신호 3QT가 모두 디스에이블되는 경우, 제어부(32)에 의해 4개의 풀 업 조절 신호 UP 또는 4개의 풀 다운 조절 신호 DOWN이 인에이블되고, 이에 따라 드라이버(40)에 구비되는 4개의 풀 업 트랜지스터 또는 4개의 풀 다운 트랜지스터가 모두 턴 온되어 드라이버(40)의 풀 업 또는 풀 다운 구동 세기가 '1'로 된다.
그리고, 하프 제어 신호 HF만이 인에이블되는 경우, 제어부(32)에 의해 2개의 풀 업 조절 신호 UP 또는 2개의 풀 다운 조절 신호 DOWN이 인에이블되고, 이에 따라 드라이버(40)에 구비되는 2개의 풀 업 트랜지스터 또는 2개의 풀 다운 트랜지스터가 턴 온되어 드라이버(40)의 풀 업 또는 풀 다운 구동 세기가 '1/2'로 된다.
또한, 쿼터 제어 신호 QT만이 인에이블되는 경우, 제어부(32)에 의해 1개의 풀 업 조절 신호 UP 또는 1개의 풀 다운 조절 신호 DOWN이 인에이블되고, 이에 따 라 드라이버(40)에 구비되는 1개의 풀 업 트랜지스터 또는 1개의 풀 다운 트랜지스터가 턴 온되어 드라이버(40)의 풀 업 또는 풀 다운 구동 세기가 '1/4'로 된다.
아울러, 쓰리 쿼터 제어 신호 3QT만이 인에이블되는 경우, 제어부(32)에 의해 3개의 풀 업 조절 신호 UP 또는 3개의 풀 다운 조절 신호 DOWN이 인에이블되고, 이에 따라 드라이버(40)에 구비되는 3개의 풀 업 트랜지스터 또는 3개의 풀 다운 트랜지스터가 턴 온되어 드라이버(40)의 풀 업 또는 풀 다운 구동 세기가 '3/4'으로 된다.
이와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 자체 정전기 방전 기능을 갖는 정전기 보호형 구동 제어 회로(30)를 포함함으로써 정전기에 의해 드라이버(40)의 구동 세기가 정상적으로 조절되지 않는 것을 방지할 수 있는 효과가 있다.
특히, 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 구비되는 정전기 보호형 구동 제어 회로(30)는 제어부(32)를 정전기로부터 보호하기 위한 정전기 방전 보호 회로(34)가 제어부(32)와 제어 신호 공급부(20) 사이에 연결된 구조를 갖는다.
여기서, 정전기 방전 보호 회로(34)가 제어부(32)와 제어 신호 공급부(20) 사이에 배치되는 이유는 정전기 방전 보호 회로(34)가 차지하는 면적을 최소로 하기 위함이다.
정전기 방전 보호 회로(34)가 제어부(32)의 입력단에 연결된 구조와 정전기 방전 보호 회로(34)가 제어부(32)의 출력단에 연결된 구조는 입력단 또는 출력단을 구성하는 노드마다 정전기 방전 보호부(ESD)가 배치된다는 전제하에 거의 동일한 정전기 보호 효과를 가질 수 있다.
즉, 'n'개의 제어 신호 CTRL이 전달되는 노드에 'n'개의 정전기 방전 보호부(ESD)가 연결된 구조와 'm'개의 구동 세기 조절 신호 DS_CTRL이 전달되는 노드에 'm'개의 정전기 방전 보호부(ESD)가 연결된 구조 간에는 정전기 보호 효과 측면에서 거의 차이점이 없다.
하지만, 정전기 방전 보호 회로(34)가 제어부(32)와 제어 신호 공급부(20) 사이에 배치되면 'm'보다 반 이상이 적은 'n'개의 정전기 방전 보호부(ESD)만이 필요로 하므로, 정전기 방전 보호 회로(34)가 드라이버(40)와 제어부(32) 사이에 배치된 구조에 비해 정전기 방전 보호 회로(34)가 차지하는 면적이 현저히 줄어들 수 있는 효과가 있다.
본 발명은 다른 실시 예로, 드라이버의 구동 세기를 조절하기 위한 회로가 정전기 보호 기능을 포함하며, 상기 회로가 복수의 드라이버에 공유된 구조를 갖는 반도체 메모리 장치를 개시한다.
구체적으로, 도 2를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 패드(100), 제어 신호 공급부(200), 정전기 보호형 구동 제어 회로(300), 및 복수의 드라이버(400)를 포함한다.
복수의 패드(100)는 외부의 입력 신호들 IN<0:k>를 각각 내부로 전달한다. 여기서, 각 패드(100)는 도 1의 패드(10)에 대응될 수 있다.
제어 신호 공급부(200)는 'n'개의 제어 신호 CTRL을 생성하여 정전기 보호형 구동 제어 회로(300)로 공급한다. 여기서, 제어 신호 공급부(200)는 도 1의 제어 신호 공급부(20)의 구성과 동일할 수 있다.
정전기 보호형 구동 제어 회로(300)는 복수의 드라이버(400)에 공유되고, 'n'개의 제어 신호 CTRL에 응답하여 'm'개의 구동 세기 조절 신호 DS_CTRL을 출력하며, 정전기 유입시 'n'개의 제어 신호 CTRL이 전달되는 노드를 통해 상기 정전기를 외부로 방전시키는 정전기 보호 기능을 갖는다.
이러한 정전기 보호형 구동 제어 회로(300)는 제어부(320)와 정전기 방전 보호 회로(340)를 포함하여 구성될 수 있으며, 제어부(320)는 도 1의 제어부(32)의 구성과 동일할 수 있고, 정전기 방전 보호 회로(340)는 도 1의 정전기 방전 보호 회로(34)의 구성과 동일할 수 있다. 특히, 정전기 방전 보호 회로(340)는 도 1과 동일하게 제어부(320)와 제어 신호 공급부(220) 사이에 배치됨이 바람직하다.
복수의 드라이버(400)는 입력 신호들 IN<0:k>를 각각 구동하여 내부 입력 신호 INN<0:k>로 출력하며, 'm'개의 구동 세기 조절 신호 DS_CTRL에 의해 구동 세기가 공통으로 조절된다. 각 드라이버(400)는 도 1의 드라이버(40)의 구성과 동일할 수 있다.
이와 같이, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 하나의 정전기 보호형 구동 제어 회로(300)가 복수의 드라이버(400)에 공유되고, 정전기 보호형 제어 회로(300) 내의 정전기 방전 보호 회로(340)가 'n'개의 제어 신호 CTRL이 전달되는 노드에 연결된 구조를 갖는다.
이러한 구조를 갖는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 정전기 보호형 구동 제어 회로(300)의 개수가 줄어듦에 따른 면적 이득과 정전기 방전 보호 회로(340)가 'n'개의 제어 신호 CTRL이 전달되는 노드에 연결됨에 따른 면적 이득을 동시에 볼 수 있는 효과가 있다.
일반적으로, 반도체 메모리 장치 내에 동일 타입의 패드(예컨대, 데이터 패드)에서 전달되는 신호를 구동하는 복수의 드라이버의 구성이 동일하므로, 상기 복수의 드라이버의 구동 세기를 공통으로 조절하는 것이 가능하다.
따라서, 본 발명의 다른 실시 예와 같이, 하나의 정전기 보호형 제어 회로(300)가 복수의 드라이버(400)에 공유될 수 있으며, 이 경우 드라이버 하나당 하나의 정전기 보호형 제어 회로(300)가 배치되는 것에 비해 면적이 현저하게 줄어들 수 있는 효과가 있다.
단, 반도체 메모리 장치 내에 구비되는 동일 타입의 드라이버들(400)을 모두 하나의 정전기 보호형 제어 회로(300)만으로 제어하는 경우 드라이버들(400)의 배치에 따라 구동 세기 조절 신호 DS_CTRL이 전달되는 라인의 길이가 길어질 수 있으며, 그에 따라 지연, 크로스 토크(cross talk), 및 커플링(coupling) 등의 영향이 발생할 수 있다.
이를 방지하기 위하여, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 정전기 보호형 제어 회로(300)가 반도체 메모리 장치 내에 서로 인접하게 배치되는 드라이버(400) 그룹마다 하나씩 배치된 구조를 갖는 것이 바람직하다.
도 1은 본 발명에 따른 반도체 메모리 장치의 일 실시 예를 나타내는 블럭도.
도 2는 본 발명에 따른 반도체 메모리 장치의 다른 실시 예를 나타내는 블럭도.

Claims (16)

  1. 제어 신호에 응답하여 구동 세기 조절 신호를 출력하며, 내부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 경유하여 외부로 방전시키는 정전기 보호형 구동 제어 회로; 및
    입력 신호를 풀 업 또는 풀 다운 구동하며, 상기 구동 세기 조절 신호에 의해 상기 입력 신호를 구동하는 세기가 조절되는 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 정전기 보호형 구동 제어 회로는,
    상기 제어 신호에 응답하여 상기 구동 세기 조절 신호를 출력하는 제어부; 및
    상기 제어 신호가 입력되는 노드에 연결되며, 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시키는 정전기 보호 회로;를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 신호는 상기 드라이버의 구동 세기를 조절하기 위한 하나 이상의 신호들로 구성되며, 상기 구동 세기 조절 신호는 상기 제어 신호와 최소한 동일한 수의 상기 드라이버의 풀 업 구동의 세기를 조절하기 위한 풀 업 조절 신호와, 상기 제어 신호와 최소한 동일한 수의 상기 드라이버의 풀 다운 구동의 세기를 조절하기 위한 풀 다운 조절 신호로 구성되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 정전기 방전 보호 회로는 상기 제어 신호가 입력되는 노드에 일대일 대응되게 연결되는 정전기 방전 보호부를 포함하며, 상기 정전기 방전 보호부는 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시키는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 입력 신호는 데이터와 데이터 스트로브 신호 중 어느 하나에 대응되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 신호는 확장 모드 레지스터 셋의 세팅에 대응하여 발생하는 신호인 반도체 메모리 장치.
  7. 입력 신호를 전달하는 패드;
    제어 신호를 공급하는 제어 신호 공급부;
    상기 제어 신호에 응답하여서, 상기 제어 신호와 최소한 동일한 수의 풀 업 조절 신호와, 상기 제어 신호와 최소한 동일한 수의 풀 다운 조절 신호를 출력하는 제어부;
    상기 제어 신호가 상기 제어부로 공급되는 노드에 일대일 대응되게 연결되어 정전기로부터 상기 제어부를 보호하는 최소한 하나의 정전기 방전 보호부; 및
    상기 입력 신호를 풀 업 또는 풀 다운 구동하며, 상기 풀 업 조절 신호에 의해 상기 풀 업 구동 세기가 조절되고, 상기 풀 다운 조절 신호에 의해 상기 풀 다운 구동 세기가 조절되는 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 패드는 상기 입력 신호로서 데이터와 데이터 스트로브 신호 중 어느 하나를 전달하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제어 신호 공급부는 확장 모드 레지스터 셋을 포함하며, 상기 확장 모드 레지스터 셋의 세팅에 대응하여 상기 제어 신호를 발생하여 상기 제어부로 공급하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 정전기 방전 보호부는 상기 제어부로 유입되는 정전기를 상기 제어 신호가 공급되는 노드를 통해 입력받아 외부로 방전시키는 반도체 메모리 장치.
  11. 제어 신호에 응답하여 구동 세기 조절 신호를 출력하며, 내부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 경유하여 외부로 방전시키는 정전기 보호형 구동 제어 회로; 및
    복수의 입력 신호를 각각 풀 업 또는 풀 다운 구동하며, 상기 구동 세기 조절 신호에 의해 상기 각 입력 신호를 구동하는 세기가 공통으로 조절되는 복수의 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 정전기 보호형 구동 제어 회로는,
    상기 제어 신호에 응답하여 상기 구동 세기 조절 신호를 출력하는 제어부; 및
    상기 제어 신호가 입력되는 노드에 연결되며, 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시키는 정전기 보호 회로;를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 신호는 상기 드라이버의 구동 세기를 조절하기 위한 하나 이상의 신호들로 구성되며, 상기 구동 세기 조절 신호는 상기 제어 신호와 최소한 동일한 수의 상기 드라이버들의 풀 업 구동의 세기를 공통으로 조절하기 위한 풀 업 조절 신호와, 상기 제어 신호와 최소한 동일한 수의 상기 드라이버들의 풀 다운 구동의 세기를 공통으로 조절하기 위한 풀 다운 조절 신호로 구성되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 정전기 방전 보호 회로는 상기 제어 신호가 입력되는 노드에 일대일 대응되게 연결되는 정전기 방전 보호부를 포함하며, 상기 정전기 방전 보호부는 상기 제어부로 유입되는 정전기를 상기 제어 신호가 입력되는 노드를 통해 입력받아 외부로 방전시키는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 입력 신호는 데이터에 대응되는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제어 신호는 확장 모드 레지스터 셋의 세팅에 대응하여 발생하는 신호인 반도체 메모리 장치.
KR1020080110115A 2008-11-06 2008-11-06 정전기 보호 기능을 갖는 반도체 메모리 장치 KR100958807B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080110115A KR100958807B1 (ko) 2008-11-06 2008-11-06 정전기 보호 기능을 갖는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080110115A KR100958807B1 (ko) 2008-11-06 2008-11-06 정전기 보호 기능을 갖는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100050969A KR20100050969A (ko) 2010-05-14
KR100958807B1 true KR100958807B1 (ko) 2010-05-24

Family

ID=42276892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080110115A KR100958807B1 (ko) 2008-11-06 2008-11-06 정전기 보호 기능을 갖는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100958807B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010094529A (ko) * 2000-03-31 2001-11-01 윤종용 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR100845804B1 (ko) 2007-02-27 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 제어 회로 및 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010094529A (ko) * 2000-03-31 2001-11-01 윤종용 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR100845804B1 (ko) 2007-02-27 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 제어 회로 및 방법

Also Published As

Publication number Publication date
KR20100050969A (ko) 2010-05-14

Similar Documents

Publication Publication Date Title
US6577157B1 (en) Fully programmable I/O pin with memory
US7515487B2 (en) Internal reference voltage generating circuit for reducing standby current and semiconductor memory device including the same
KR20100105537A (ko) 이중 기능 호환가능한 비휘발성 메모리 장치
US20190155763A1 (en) Apparatuses and methods for transferring data from memory on a data path
KR20100107006A (ko) 저전압 애플리케이션들에서 멀티모드 출력 구성을 가지는 셀프-바이어싱 차동 시그널링 회로를 위한 장치 및 방법
US7532538B2 (en) Tri-state output driver arranging method and memory device using the same
US9467145B2 (en) Data output circuit
JPH0714386A (ja) 半導体集積回路のデータ出力バッファ
KR100327345B1 (ko) 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치
US20100329042A1 (en) Memory chip package with efficient data i/o control
US5663664A (en) Programmable drive strength output buffer with slew rate control
KR100958807B1 (ko) 정전기 보호 기능을 갖는 반도체 메모리 장치
US7560968B2 (en) Output driver capable of controlling a short circuit current
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
US20170186479A1 (en) Semiconductor memory device including output buffer
US6801446B2 (en) Read only memory devices with independently precharged virtual ground and bit lines and methods for operating the same
US7843759B2 (en) Semiconductor memory device having reduced current consumption during data mask function
KR100543907B1 (ko) 반도체 메모리 소자의 양방향 버스 리피터
US20210295897A1 (en) Memory device including data input/output circuit
US20090206918A1 (en) Semiconductor device and cell plate voltage generating apparatus thereof
US7924634B2 (en) Repeater of global input/output line
KR100798796B1 (ko) 글로벌 라인의 수를 감소시킨 메모리 장치
US10713191B2 (en) Semiconductor apparatus
US10498385B2 (en) Tranceiver circuit and receiver circuit
KR20080053547A (ko) 패드 수를 감소시킨 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee