KR100857427B1 - 입력 버퍼 회로 - Google Patents

Abstract

본 발명은 제어 신호가 비활성화 함에 따라 입력 신호를 버퍼링하는 제1 버퍼와 제어 신호가 활성화 함에 따라 입력 신호를 버퍼링하는 제2 버퍼를 포함하고, 제어 신호에 응답하여 제1 버퍼 또는 제2 버퍼의 출력이 선택적으로 이루어지는 입력 버퍼 회로이다.

버퍼, 클럭 인에이블(CKE),디램

Description

입력 버퍼 회로{Input Buffer Circuit}

도 1은 본 발명에 따른 입력 버퍼 회로의 블록도,

도 2는 도 1의 출력부의 상세 회로도,

도 3은 본 발명에 따른 입력 버퍼 회로의 상세 회로도,

도 4는 본 발명에 따른 입력 버퍼 회로의 동작 파형 도면이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 입력부 200 : 제1 버퍼

300 : 제2 버퍼 400: 출력부

ND1,ND2 : 제1 낸드게이트, 제2 낸드게이트

IV1 : 인버터

본 발명은 입력 버퍼 회로에 관한 것으로, 구체적으로는 전류 소모를 줄이도록 구현한 입력 버퍼 회로에 관한 것이다.

JEDEC 규격에서는 디램과 같은 반도체 메모리 소자의 셀프 리프레시 진 입(entry)과 해제(exit)에 대하여 규정하고 있다. 이러한 셀프 리프레시 진입과 관련하여 중요한 것은 디램에서 사용할 수 있는 최소한의 전류만을 소모할 수 있는 회로를 사용하는 것이다. 셀프 리프레시 모드에서는 속도보다 전류 소모량이 적은 것이 더 중요하지만 셀프 리프레시 모드 이외에서는 전류 소모보다 속도가 빠른 것이 더 중요시된다.

종래의 회로에서는 셀프 리프레시 모드와 그외의 동작모드에 관계없이 한 가지 버퍼를 사용하므로, 이는 속도가 빠르나 전류 소모량이 많은 경우이거나, 전류 소모량은 적으나 속도가 느린 경우로 전류 소모량과 속도 측면에서 둘 다 만족시키지 못한다.

본 발명은 동작 모드에 따라 제1 버퍼와 제2 버퍼를 선택적으로 사용하여 전류 소모량 감소와 노이즈 민감도 차이 및 동작 속도 증가에 효율적인 입력 버퍼 회로를 제공하는데 목적이 있다.

본 발명의 다른 목적은 셀프 리프레시 모드 이외에서는 속도가 빠른 버퍼를 사용하고 셀프 리프레시 모드에서는 전류 소모량이 적은 버퍼를 사용하는 입력 버퍼 회로를 제공하는데 목적이 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 입력 버퍼 회로는 제어 신호가 비활성화 함에 따라 입력 신호를 버퍼링하는 제1 버퍼와 상기 제어 신호가 활성화 함에 따라 상기 입력 신호를 버퍼링하는 제2 버퍼를 포함하고, 상기 제어 신호 에 응답하여 상기 제1 버퍼 또는 상기 제2 버퍼의 출력이 선택적으로 이루어지는 입력 버퍼 회로이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.

도 1은 본 발명에 따른 입력 버퍼 회로의 블럭도이다.

도시한 것과 같이, 본 발명의 입력 버퍼 장치는 입력부(100), 제1 버퍼(200), 제2 버퍼(300) 및 출력부(400)로 구성된다.

상기 입력부(100)는 상기 제어 신호(Ctrl)와 상기 제어 신호를 반전 시킨 반전 제어 신호(Ctrlb)를 생성한다. 상기 제어 신호(Ctrl)는 셀프 리프레시 모드와 그 이외의 모드를 구분하는 신호이며 셀프 리프레시 모드시 활성화 된다.

상기 제1 버퍼(200)는 상기 반전 제어 신호(Ctrlb)가 활성화 됨에 따라 동작하여 입력 신호를 버퍼링한다. 동작 모드가 셀프 리프레시 모드 이외인 경우이다. 상기 제1 버퍼(200)는 전류 소모량이 많으나 속도가 빠르고 노이즈에 민감한 버퍼를 사용한다. VREF(기준전압)는 '하이'와 '로우'의 중간 레벨 전압이다. 상기 제1 버퍼(200)의 동작 원리는 상기 반전 제어 신호(Ctrlb)가 '하이'일 때, 입력 신호(IN)가 VREF(기준전압)보다 높으면 '하이'를 출력하고, 입력 신호(IN)가 VREF(기준전압)보다 낮으면 '로우'를 출력한다(out1). 또한, 상기 반전 제어 신호(Ctrlb)가 '로우'일 때 상기 제1 버퍼(200)는 디스에이블(disable)되고, 상기 제1 버퍼(200)의 출력(out1)은 '하이'로 고정된다.

상기 제2 버퍼(300)는 상기 제어 신호(Ctrl)가 활성화 됨에 따라 동작하여 상기 입력 신호를 버퍼링한다. 동작 모드가 셀프 리프레시 모드인 경우이다. 상기 제2 버퍼(300)는 전류 소모량이 적으나 속도는 느리고 노이즈에 덜 민감한 버퍼를 사용한다. 상기 제2 버퍼(300)는 상기 제어 신호(Ctrl)가 '하이'일 때, 상기 입력 신호(IN)가 VREF(기준전압)보다 높으면 '로우'를 출력하고, 상기 입력 신호(IN)가 VREF(기준전압)보다 낮으면 '하이'를 출력한다(out2). 또한, 상기 제어 신호(Ctrl)가 '로우'일 때, 상기 제2 버퍼(300)는 디스에이블(disable) 되고 상기 제2 버퍼(300)의 출력(out2)은 '하이'로 고정된다.

상기 제1 버퍼(200)는 상기 제2 버퍼(300)에 비해 속도가 빠르나 전류 소모량이 많고 노이즈에 민감한 버퍼이다. 예를 들면, 상기 제1 버퍼(200)는 디퍼런셜 버퍼를 사용하고, 상기 제2 버퍼(300)는 전류 소모량이 적은 스태틱 버퍼를 사용하여 구현한다.

상기 출력부(400)는 상기 제어 신호(Ctrl)가 '하이'일 때 상기 제 2 버퍼(300)의 출력(out2)을 내보내고, 상기 반전 제어 신호(Ctrlb)가 '하이' 일 때 상기 제1 버퍼(200)의 출력(out1)을 내보낸다.

또한, 상기 제1 입력버퍼(200)는 상기 제어 신호(Ctrl)가 활성화 됨에 따라 동작하여 상기 입력 신호를 버퍼링하고, 상기 제2 입력버퍼(300)는 상기 제어 신호(Ctrl)가 비활성화 됨에 따라 동작하여 상기 입력 신호를 버퍼링하는 경우로도 구성이 가능함을 알 수 있을 것이다.

도 2는 도 1의 출력부의 상세 회로 도면이다.

상기 출력부(400)는 제1 낸드게이트(ND1)와 제2 낸드게이트(ND2)로 구성된 다. 상기 제1 버퍼(200)의 출력(out1)과 상기 반전 제어 신호(Ctrlb)가 제1 낸드게이트(ND1)로 입력되고, 상기 제2 버퍼(300)의 출력(out2)과 상기 제1 낸드게이트(ND1)의 출력이 상기 제2 낸드게이트(ND2)로 입력된다. 상기 제1 낸드게이트(ND1)는 상기 제1 버퍼(200)의 출력(out1)의 위상을 반대로 만들어 주기 위한 것 이다. 상기 반전 제어 신호(Ctrlb)가 '하이'일 때, 상기 제1 낸드게이트(ND1)는 제1 버퍼(200)의 출력을 반전시켜 노드A로 출력하고, 상기 반전 제어 신호(Ctrlb)가 '로우'일 때, 상기 제2 버퍼(300)가 인에이블되고, 출력신호(OUT)는 상기 제2 버퍼(300)의 출력이 반전된 신호이다.

도 3은 본 발명에 따른 입력 버퍼 회로의 상세 회로도이다.

상기 입력 신호로서 클럭 인에이블 신호(CKE)를 예를 들어 설명한다. 도시한 것과 같이, 상기 입력부(100)는 상기 제어 신호(Ctrl)를 반전시키는 인버터(IV1)로 구성된다.

상기 제1 버퍼(200), 상기 제2 버퍼(300)는 도 1의 입력 버퍼 회로에 따른 상기 제1 버퍼(200), 상기 제2 버퍼(300)와 구성이 같다.

상기 출력부(400)는 도 2의 출력부의 구성과 같다. 즉, 상기 제1 낸드게이트(ND1) 및 상기 제2 낸드게이트(ND2)로 구성된다. 상기 제1 낸드게이트(ND1)는 상기 제1 버퍼(200)의 출력(out1)과 상기 반전 제어 신호(Ctrlb)를 입력받아 노드A로 출력한다. 상기 제2 낸드게이트(ND2)는 상기 노드A 신호와 상기 제2 버퍼(300)의 출력(out2)을 입력받아 출력신호(OUT)을 내보낸다.

도 4는 도 3의 동작 파형도이다.

상기 제어 신호(Ctrl)는 셀프 리프레시 외의 모드에서 '로우'이고, 셀프 리프레시 모드에서 '하이'이다.

상기 셀프 리프레시 모드 외의 모드(A,B,C,D 구간)에서 상기 제어 신호(Ctrl)는 '로우'이며, 본 구간에서 상기 제1 버퍼(200)를 인에이블(enable) 시키고, 상기 제2 버퍼(300)를 디스에이블(disable) 시킨다. 따라서 상기 제1 버퍼(200)의 출력(out1)은 클럭 인에이블 신호(CKE)가 버퍼링된 신호임을 알 수 있다(A,B,C,D구간). 이때 상기 제2 버퍼(300)의 출력(out2)은'하이'로 고정된다. 상기 노드A 신호는 (셀프 리프레시 모드 외에서는 상기 반전 제어 신호(Ctrlb)가 '하이'이므로) 상기 제1 버퍼(200)의 반전된 신호가 된다. 상기 출력신호(OUT)는 상기 노드A 신호의 반전된 신호를 얻는다.

상기 셀프 리프레시 모드(E,F 구간)인 경우 상기 제어 신호(Ctrl)가 '하이'가 되며, 본 구간에서 상기 제1 버퍼는 디스에이블(disable)이 되고, 상기 제2 버퍼(300)는 인에이블(enable)이 된다. 따라서 상기 제1 버퍼(200)의 출력(out1)은 '하이'로 고정되고, 상기 제2 버퍼(300)의 출력(out2)은 클럭 인에이블 신호(CKE)의 위상의 반대로 버퍼링된 신호이다(E,F 구간). 상기 노드A 신호는 (상기 반전 제어 신호(Ctrlb)가 '로우'이므로) '하이'로 고정된다. 상기 출력 신호(OUT)는 상기 제2 버퍼(300)의 출력(out2)이 반전된 신호, 즉, 상기 클럭 인에이블 신호(CKE)가 버퍼링되고 위상이 동상인 신호이다.

따라서 상기 셀프 리프레시 모드 외에서 속도가 빠른 상기 제1 버퍼(200)가 동작하고, 상기 셀프 리프레시 모드에서 전류 소모량이 적은 상기 제2 버퍼(300)가 동작하여 클럭 인에이블 신호를 버퍼링하는 회로가 된다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명인 입력 버퍼 회로는 동작 모드별 다른 버퍼를 사용함으로써 셀프 리프레시 모드 이외에서는 빠른 속도로 동작하고, 셀프 리프레시 모드에서는 전류 소모량을 감소시키는 효과가 있다.

Claims (8)

1. 셀프 리프레쉬 모드 이외의 동작모드에서 입력 신호를 버퍼링하는 제 1 버퍼;

   상기 셀프 리프레쉬 모드에서 상기 입력 신호를 버퍼링하는 제 2 버퍼; 및

   상기 제 1 및 제 2 버퍼의 출력 신호 중 하나를 선택하여 출력하는 출력부를 포함하고,

   상기 제 1 버퍼는 상기 제 2 버퍼보다 동작 속도가 상대적으로 빠르고,

   상기 제 2 버퍼는 상기 제 1 버퍼보다 전류 소모량이 상대적으로 작으며, 상기 제 2 버퍼는 상기 셀프 리프레쉬 모드를 결정하는 제어 신호에 의해 구동되는 입력 버퍼 회로.
2. 제 1항에 있어서,

   상기 제 1 버퍼를 구동시키기 위해 반전된 제어 신호를 생성하는 입력부를 추가로 포함하는 입력 버퍼 회로.
3. 제 2항에 있어서,

   상기 입력부는 인버터를 포함하는 입력 버퍼 회로.
4. 제 1항에 있어서, 상기 출력부는,

   상기 제1 버퍼의 출력과 상기 제어 신호가 반전된 반전 제어 신호가 입력되는 제1 낸드게이트; 및

   상기 제2 버퍼의 출력과 상기 제1 낸드게이트의 출력이 입력되는 제2 낸드게이트로 구성된 입력 버퍼 회로.
5. 제 1항 또는 제 4항에 있어서,

   상기 입력 신호는 클럭 인에이블 신호인 입력 버퍼 회로.
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