KR102127979B1 - 반도체 장치 - Google Patents
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Abstract
보정 구간을 갖는 반도체 장치에 관한 것으로, 검출대상신호의 갭리스 패턴(gapless pattern) 구간을 검출하기 위한 검출회로; 및 노말 구간 동안 노말 동작을 수행하며, 상기 검출회로로부터 출력되는 검출결과신호에 응답하여 상기 갭리스 패턴 구간에 대응하는 보정 구간 동안 상기 노말 동작을 추가로 수행하는 내부회로를 포함하는 반도체 장치가 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 수요자의 요구에 따라 점차 고속화되고 있다. 반도체 장치가 고속화될수록 반도체 장치는 점차 과도한 전류를 소모하게 되고, 신호 전달 시 풀 스윙(full swing)을 하지 못해 성능이 저하되는 문제점이 발생한다.
예컨대, 디램(DRAM)과 같은 반도체 메모리 장치는 고주파수(high frequency) 환경에서 갭리스 패턴(gapless pattern)의 리드 커맨드가 입력되는 경우 연속된 리드 동작에 의하여 비트 라인(Bit Line)의 전압 레벨이 드랍(drop)되는 문제점이 있다. 여기서, 갭리스 패턴은 리드 커맨드가 공백없이 연속적으로 토글링되는 패턴을 말한다.
본 발명은 예정된 동작을 지시하기 위한 신호의 갭리스 패턴(gapless pattern) 구간을 검출할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 검출대상신호의 갭리스 패턴(gapless pattern) 구간을 검출하기 위한 검출회로; 및 노말 구간 동안 노말 동작을 수행하며, 상기 검출회로로부터 출력되는 검출결과신호에 응답하여 상기 갭리스 패턴 구간에 대응하는 보정 구간 동안 상기 노말 동작을 추가로 수행하는 내부회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 검출대상신호의 갭리스 패턴(gapless pattern) 구간을 검출하기 위한 검출회로; 및 제1 노말 구간 동안 제1 노말 동작을 수행하고, 제2 노말 구간 동안 상기 제1 노말 동작의 후속동작인 제2 노말 동작을 수행하며, 상기 검출회로로부터 출력되는 검출결과신호에 응답하여 상기 갭리스 패턴 구간에 대응하는 보정 구간 동안 상기 제1 노말 동작을 추가로 수행하는 내부회로를 포함할 수 있다.
본 발명의 실시예는 고주파수(high frequency) 환경하에서 동일한 동작이 연속으로 수행되는 워스트(worst) 조건일 때, 상기 동일한 동작을 지시하는 신호의 갭리스 패턴(gapless pattern) 구간을 검출함으로써 성능 개선을 위한 보정 동작을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 요지를 개념적으로 설명하기 위한 반도체 장치의 블록 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 3은 도 2에 도시된 토글링 횟수 검출부의 일예를 보인 블록 구성도이다.
도 4A는 도 3에 도시된 갭리스 패턴 검출부의 일예를 보인 내부 회로도이다.
도 4B는 도 3에 도시된 쇳수검출신호 생성부의 일예를 보인 내부 회로도이다.
도 5는 도 2에 도시된 검출결과신호 생성부의 일예를 보인 블록 구성도이다.
도 6A는 도 5에 도시된 구간 변경부의 일예를 보인 내부 회로도이다.
도 6B는 도 5에 도시된 검출결과신호 생성부의 일예를 보인 내부 회로도이다.
도 7은 도 2에 도시된 인에이블부의 일예를 보인 내부 회로도이다.
도 8은 도 2에 도시된 드라이빙부의 일예를 보인 내부 회로도와, 도 2에 도시된 비트라인 센스앰프를 부연 설명하기 위한 구성도가 함께 도시된 도면이다.
도 9 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 3은 도 2에 도시된 토글링 횟수 검출부의 일예를 보인 블록 구성도이다.
도 4A는 도 3에 도시된 갭리스 패턴 검출부의 일예를 보인 내부 회로도이다.
도 4B는 도 3에 도시된 쇳수검출신호 생성부의 일예를 보인 내부 회로도이다.
도 5는 도 2에 도시된 검출결과신호 생성부의 일예를 보인 블록 구성도이다.
도 6A는 도 5에 도시된 구간 변경부의 일예를 보인 내부 회로도이다.
도 6B는 도 5에 도시된 검출결과신호 생성부의 일예를 보인 내부 회로도이다.
도 7은 도 2에 도시된 인에이블부의 일예를 보인 내부 회로도이다.
도 8은 도 2에 도시된 드라이빙부의 일예를 보인 내부 회로도와, 도 2에 도시된 비트라인 센스앰프를 부연 설명하기 위한 구성도가 함께 도시된 도면이다.
도 9 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 요지를 개념적으로 설명하기 위한 반도체 장치의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 검출대상신호(IO_STROBE)의 갭리스 패턴(gapless pattern) 구간을 검출하기 위한 검출회로(110)와, 제어신호(ACT)와 검출회로(110)로부터 출력되는 검출결과신호(HFGL_OUT)에 응답하여 예정된 동작을 수행하는 내부회로(120)를 포함할 수 있다. 여기서, 갭리스 패턴 구간은 상기 검출대상신호가 연속적으로 토글링하는 구간을 포함할 수 있다.
검출회로(110)는 검출대상신호(100)가 예정된 횟수 이상으로 연속적으로 토글링할 경우 검출대상신호(IO_STROBE)의 토글링 횟수에 따라 결정되는 보정 구간 동안 검출결과신호(HFGL_OUT)를 활성화할 수 있다.
내부회로(120)는 제어신호(ACT)에 응답하여 노말 구간 동안 노말 동작을 수행할 수 있으며, 검출결과신호(HFGL_OUT)에 응답하여 갭리스 패턴 구간에 대응하는 보정 구간 동안 상기 노말 동작을 추가로 수행할 수 있다.
도 2에는 도 1에 도시된 반도체 장치(100)가 메모리 장치에 적용된 일예를 보인 블록 구성도가 도시되어 있다. 도 2에는 도 1에 표시된 도면 부호가 그대로 이용되었음에 유의한다.
도 2를 참조하면, 반도체 장치(100)는 전술한 바와 같이, 검출회로(110)와 내부회로(120)를 포함할 수 있다.
검출회로(110)는 검출대상신호(IO_STROBE)가 연속적으로 토글링하는 경우, 갭리스 패턴 구간 동안 활성화되는 구간검출신호(HFGL_EN)와 검출대상신호(IO_STROBE)의 토글링 횟수에 대응하는 횟수검출신호(GL_NUMBER)를 생성하기 위한 토글링 횟수 검출부(111)와, 횟수검출신호(GL_NUMBER)에 응답하여 보정 구간 동안 활성화되는 검출결과신호(HFGL_OUT)를 생성하기 위한 검출결과신호 생성부(113)를 포함할 수 있다.
여기서, 검출대상신호(IO_STROBE)는 리드 커맨드 또는 라이트 커맨드를 포함할 수 있다. 이하에서는 검출대상신호(IO_STROBE)를 리드 커맨드(IO_STROBE)라고 칭한다.
도 3에는 도 2에 도시된 토글링 횟수 검출부(111)의 내부 구성이 블럭 구성도로 도시되어 있다.
도 3을 참조하면, 토글링 횟수 검출부(111)는 리드 커맨드(IO_STROBE)에 응답하여 갭리스 패턴 구간 동안 활성화되는 구간검출신호(HFGL_EN)를 생성하기 위한 갭리스 패턴 검출부(111A)와, 리드 커맨드(IO_STROBE)와 구간검출신호(HFGL_EN)에 응답하여, 리드 커맨드(IO_STROBE)가 예정된 횟수 이상으로 토글링할 경우 횟수검출신호(GL_NUMBER)를 활성화하는 횟수검출신호 생성부(111B)를 포함할 수 있다.
특히, 갭리스 패턴 검출부(111A)는 리드 커맨드(IO_STROBE)의 토글링 주기에 따라 반도체 장치(100)의 고속 동작 여부를 판별하고, 그 판별결과에 따라 구간검출신호(HFGL_EN)의 활성화 여부를 결정한다. 예컨대, 갭리스 패턴 검출부(111A)는 리드 커맨드(IO_STROBE)의 토글링 주기가 고주파수(High Frequency)에 대응하는 경우 고속 동작으로 판별하고, 그 판별결과에 따라 갭리스 패턴 구간 동안 구간검출신호(HFGL_EN)를 활성화한다. 반면, 갭리스 패턴 검출부(111A)는 리드 커맨드(IO_STROBE)의 토글링 주기가 저주파수(Low Frequency)에 대응하는 경우 저속 동작으로 판별하고, 그 판별결과에 따라 갭리스 패턴 구간 동안 구간검출신호(HFGL_EN)를 토글링한다.
도 4A에는 도 3에 도시된 갭리스 패턴 검출부(111A)의 내부 회로도가 도시되어 있고, 도 4B에는 도 3에 도시된 횟수검출신호 생성부(111B)의 내부 회로도가 도시되어 있다.
먼저, 도 4A를 참조하면, 갭리스 패턴 검출부(111A)는 리드 커맨드(IO_STROBE)를 입력받는 입력부(111A_1)와, 입력부(111A_1)를 통해 입력되는 입력 리드 커맨드(IN_STROBE)를 예정된 지연시간만큼 지연하기 위한 지연부(111A_3)와, 입력 리드 커맨드(IN_STROBE)와 지연부(111A_3)를 통해 지연된 지연 리드 커맨드(DLY_STROBE)에 응답하여 구간검출신호(HFGL_EN)을 생성하기 위한 출력부(111A_5)를 포함할 수 있다.
입력부(111A_1)는 직렬로 연결된 2개의 인버터를 포함할 수 있다.
지연부(111A_3)는 RC 지연 회로(delay circuit)를 포함할 수 있다. RC 지연 회로는 공지공용의 기술이므로, 그에 대한 자세한 설명은 생략하도록 한다.
출력부(111A_5)는 입력 리드 커맨드(IN_STROBE)와 지연 리드 커맨드(DLY_STROBE)를 부정 논리 합 연산하기 위한 노어 게이트(NOR gate)와, 노어 게이트의 출력신호를 반전하여 구간검출신호(HFGL_EN)로써 출력하기 위한 인버터를 포함할 수 있다.
다음, 도 4B를 참조하면, 횟수검출신호 생성부(111B)는 리드 커맨드(IO_STROBE)를 반전하여 반전 리드 커맨드(INV_STROBE)를 생성하기 위한 반전부(111B_1)와, 파워업신호(PWUP)와 구간검출신호(HFGL_EN)에 응답하여 초기화신호(RESET_CTRL)를 생성하기 위한 리셋 제어부(111B_3)와, 초기화신호(RESET_CTRL)가 비활성화되는 경우 리드 커맨드(IO_STROBE)의 토글링 횟수를 카운팅하고 그카운팅 결과에 대응하는 횟수검출신호(GL_NUMBER)를 생성하기 위한 카운팅부(111B_5)를 포함할 수 있다.
반전부(111B_1)는 리드 커맨드(IO_STROBE)를 입력으로 하고 반전 리드 커맨드(INV_STROBE)를 출력으로 하는 1개의 인버터를 포함할 수 있다.
리셋 제어부(111B_3)는 구간검출신호(HFGL_EN)를 반전하기 위한 인버터와, 인버터의 출력신호와 파워업신호(PWRUP)를 부정 논리 합 연산하기 위한 노어 게이트와, 노어 게이트의 출력을 반전하여 초기화신호(RESET_CTRL)로써 출력하기 위한 인버터를 포함할 수 있다. 한편, 이와 같이 구성되는 리셋 제어부(111B_3)는 상기 저속 동작인 경우 구간검출신호(HFGL_EN)에 대응하여 초기화신호(RESET_CTRL)를 토글링한다.
카운팅부(111B_5)는 리드 커맨드(IO_STROBE)와 반전 리드 커맨드(INV_STROBE)에 응답하여 전원전압(VDD)에 대응하는 논리 하이신호를 리드 커맨드(IO_STROBE)의 토글링 횟수만큼 순차적으로 쉬프팅하여 횟수검출신호(GL_NUMBER)를 생성하기 위한 3개의 D 플립플롭(111B_51, 111B_53, 111B_55)과, 초기화신호(RESET_CTRL)에 응답하여 3개의 D 플립플롭(111B_51, 111B_53, 111B_55)의 입력노드 및 출력노드를 예정된 논리 레벨로 초기화하기 위한 리셋부(111B_57)을 포함할 수 있다. 본 발명의 실시예에서는 3번 이상 토글링하는 경우를 워스트(worst) 조건으로써 설정함에 따라 3개의 D 플립플롭(111B_51, 111B_53, 111B_55)이 구성되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 워스트 조건으로 설정되는 기준에 따라 D 플립플롭의 개수를 변경할 수 있다. 한편, 이와 같이 구성되는 카운팅부(111B_5)는 상기 저속 동작인 경우 토글링하는 초기화신호(RESET_CTRL)에 응답하여 횟수검출신호(GL_NUMBER)를 지속적으로 비활성화한다.
도 5에는 도 2에 도시된 검출결과신호 생성부(113)의 내부 구성이 블록 구성도로 도시되어 있다.
도 5를 참조하면, 검출결과신호 생성부(113)는 구간검출신호(HFGL_EN)의 활성화 구간을 변경하여 구간변경신호(HFGL_EN_DLY)를 생성하기 위한 활성화 구간 변경부(113A)와, 횟수검출신호(GL_NUMBER)에 응답하여 검출결과신호(HFGL_OUT)를 활성화하고 구간변경신호(HFGL_EN_DLY)에 응답하여 검출결과신호(HFGL_OUT)를 비활성화하기 위한 검출결과신호 출력부(113B)를 포함할 수 있다.
도 6A에는 도 5에 도시된 구간 변경부(113A)의 내부 회로도가 도시되어 있고, 도 6B에는 도 5에 도시된 검출결과신호 출력부(113B)의 내부 회로도가 도시되어 있다.
먼저, 도 6A를 참조하면, 구간 변경부(113A)는 구간검출신호(HFGL_EN)를 예정된 지연시간만큼 지연하기 위한 지연부(113A_1)와, 구간검출신호(HFGL_EN)와 지연부(113A_1)에 의해 지연된 구간검출신호(HFGL_DLY)에 응답하여 구간변경신호(HFGL_EN_DLY)를 출력하기 위한 출력부(113A_3)을 포함할 수 있다.
지연부(113A_1)는 RC 지연 회로(delay circuit)를 포함할 수 있다. RC 지연 회로는 공지공용의 기술이므로, 그에 대한 자세한 설명은 생략하도록 한다.
출력부(113A_3)는 구간검출신호(HFGL_EN)와 지연된 구간검출신호(HFGL_DLY)를 부정 논리 합 연산하기 위한 노어 게이트와, 노어 게이트의 출력신호를 반전하여 구간변경신호(HFGL_EN_DLY)로써 출력하기 위한 인버터를 포함할 수 있다.
다음, 도 6B를 참조하면, 검출결과신호 출력부(113B)는 횟수검출신호(GL_NUMBER)를 반전하기 위한 반전부(113B_1)와, 반전부(113B_1)의 출력신호와 구간변경신호(HFGL_EN_DLY)를 입력으로 하는 RS 래치부(113B_3)와, RS 래치부(113B_3)의 출력신호를 검출결과신호(HFGL_OUT)로써 출력하기 위한 출력부(113B_5)를 포함할 수 있다.
다시 도 2를 참조하면, 내부회로(120)는 오버 드라이빙 구간 동안 오버 드라이빙 동작을 수행할 수 있고, 노말 드라이빙 구간 동안 상기 오버 드라이빙 동작의 후속동작인 노말 드라이빙 동작을 수행할 수 있으며, 검출결과신호(HFGL_OUT)에 응답하여 갭리스 패턴 구간에 대응하는 보정 구간 동안 오버 드라이빙 동작을 추가로 수행할 수 있다. 여기서, 오버 드라이빙 동작은 비트라인 센스앰프(Bit Line Sense Amplifier)(127)의 소오스 전압단(RTO)으로 오버 드라이빙 전압(VDD)이 공급되는 일련의 동작을 포함할 수 있고, 노말 드라이빙 동작은 비트라인 센스앰프(127)의 소오스 전압단(RTO)으로 노말 드라이빙 전압(VCORE)이 공급되는 일련의 동작을 포함할 수 있다.
이와 같은 내부회로(120)는 액티브신호(ACT)에 응답하여, 오버 드라이빙 구간 동안 활성화되는 제1 제어신호(SAP1_I)와 노말 드라이빙 구간 동안 활성화되는 제2 제어신호(SAP2_I)를 생성하기 위한 노말 제어부(121)와, 제1 및 제2 제어신호(SAP1_I, SAP2_I)와 검출결과신호(HFGL_OUT)에 응답하여, 오버 드라이빙 구간과 갭리스 패턴 구간 동안 활성화되는 제1 인에이블신호(SAP1)와 노말 드라이빙 구간 동안 활성화되는 제2 인에이블신호(SAP2)를 생성하기 위한 인에이블부(123)와, 제1 인에이블신호(SAP1)에 응답하여 소오스 전압단(RTO)으로 오버 드라이빙 전압(VDD)을 공급하고 제2 인에이블신호(SAP2)에 응답하여 소오스 전압단(RTO)으로 노말 드라이빙 전압(VCORE)을 공급하기 위한 드라이빙부(125)와, 소오스 전압단(RTO)에 접속된 비트라인 센스앰프(127)를 포함할 수 있다.
노말 제어부(121)는 액티브신호(ACT)에 응답하여 순차적으로 활성화되는 제1 및 제2 제어신호(SAP1_I, SAP2_I)를 생성한다.
도 7에는 도 2에 도시된 인에이블부(123)의 내부 회로도가 도시되어 있다.
도 7을 참조하면, 인에이블부(123)은 리드 커맨드(IO_STROBE)와 검출결과신호(HFGL_OUT)와 제1 및 제2 제어신호(SAP1_I, SAP2_I)를 논리 조합하여 인에이블 소오스신호(SAP1_RDB)를 생성하기 위한 제1 논리 연산부(123A)와, 인에이블 소오스신호(SAP1_RDB)를 반전하여 제1 인에이블신호(SAP1)를 생성하기 위한 제2 논리 연산부(123B)와, 인에이블 소오스신호(SAP1_RDB)와 검출결과신호(HFGL_OUT)와 제2 제어신호(SAP2_I)를 논리 조합하여 제2 인에이블신호(SAP2)를 생성하기 위한 제3 논리 연산부(123C)를 포함할 수 있다.
제1 논리 연산부(123A)는 리드 커맨드(IO_STROBE)와 검출결과신호(HFGL_OUT)를 부정 논리 곱 연산하기 위한 제1 낸드 게이트(NAND gate)와, 낸드 게이트의 출력신호를 반전하기 위한 제1 인버터와, 인버터의 출력신호와 제2 제어신호(SAP2_I)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 제2 낸드 게이트의 출력신호를 반전하기 위한 제2 인버터와, 제2 인버터의 출력신호와 제1 제어신호(SAP1_I)를 부정 논리 합 연산하여 인에이블 소오스신호(SAP1_RDB)를 출력하기 위한 노어 게이트를 포함할 수 있다.
제2 논리 연산부(123B)는 직렬로 연결된 제1 내지 제5 인버터를 포함할 수 있다.
제3 논리 연산부(123C)는 검출결과신호(HFGL_OUT)를 반전하기 위한 제1 인버터와, 제1 인버터의 출력신호와 인에이블 소오스신호(SAP1_RDB)를 부정 논리 합 연산하기 위한 노어 게이트와, 노어 게이트의 출력신호를 반전하기 위한 제2 인버터와, 제2 인버터의 출력신호와 제2 제어신호(SAP2_I)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제2 인에이블신호(SAP2)를 출력하기 위한 제3 인버터를 포함할 수 있다.
도 8에는 도 2에 도시된 드라이빙부(125)의 내부 구성과 비트라인 센스앰프(127)를 부연 설명하기 위한 내부 구성들이 도시되어 있다.
도 8을 참조하면, 드라이빙부(125)는 제1 인에이블신호(SAP1)에 응답하여 소오스 전압단(RTO)을 전원전압(VDD)으로 구동하기 위한 제1 풀업 구동부(125A)와, 제2 인에이블신호(SAP2)에 응답하여 소오스 전압단(RTO)을 코어전압(VCORE)으로 구동하기 위한 제2 풀업 구동부(125B)를 포함할 수 있다. 예컨대, 제1 및 제2 풀업 구동부(125A, 125B)는 각각 PMOS 트랜지스터를 포함할 수 있다.
비트라인 센스앰프(127)는 오버 드라이빙 구간 동안 전원전압(VSS)과 접지전압(VSS)을 이용하여 비트라인 쌍(BL, BLB)에 실린 데이터를 증폭하고, 노말 드라이빙 구간 동안 코어전압(VCORE)과 접지전압(VSS)을 이용하여 비트라인 쌍(BL, BLB)에 실린 데이터를 증폭한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 도 9 내지 도 12를 참조하여 설명한다.
먼저, 반도체 장치(100)가 고속으로 동작하는 경우를 도 9 및 도 10을 참조하여 설명한다.
도 9에는 반도체 장치(100)가 고속으로 동작하는 경우에 따른 내부회로(120)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 9를 참조하면, 내부회로(120)는 액티브신호(ACT)에 응답하여 오버 드라이빙 동작과 노말 드라이빙 동작을 수행할 수 있다. 이를 더욱 자세하게 설명하면, 노말 제어부(121)는 액티브신호(ACT)에 응답하여 순차적으로 활성화되는 제1 및 제2 제어신호(SAP1_I, SAP2_I)를 생성한다. 그리고, 인에이블부(123)는 제1 및 제2 제어신호(SAP1_I, SAP2_I)에 응답하여 오버 드라이빙 구간 동안 활성화되는 제1 인에이블신호(SAP1)와 노말 드라이빙 구간 동안 활성화되는 제2 인에이블신호(SAP2)를 생성한다. 그리고, 드라이빙부(125)는 제1 인에이블신호(SAP1)에 응답하여 소오스 전압단(RTO)을 전원전압(VDD)으로 구동하고, 제2 인에이블신호(SAP2)에 응답하여 소오스 전압단(RTO)을 코어전압(VCORE)으로 구동한다. 그리고, 비트라인 센스앰프(127)는 비트라인 쌍(BL, BLB)에 실린 데이터를 오버 드라이빙 구간 동안 전원전압(VDD)과 접지전압(VSS)을 이용하여 증폭하고, 노말 드라이빙 구간 동안 코어전압(VCORE)과 접지전압(VSS)을 이용하여 증폭한다.
한편, 노말 드라이빙 구간에서 리드 커맨드(IO_STROBE)가 입력될 수 있다. 이러한 경우, 인에이블부(123)는 리드 커맨드(IO_STROBE)와 검출결과신호(HFGL_OUT)가 반영된 제1 및 제2 인에이블신호(SAP1, SAP2)를 생성한다. 다시 말해, 인에이블부(123)는 검출결과신호(HFGL_OUT)가 활성화되는 보정 구간 동안 리드 커맨드(IO_STROBE)에 대응하여 제1 및 제2 인에이블신호(SAP1, SAP2)를 토글링한다. 이에 따라, 드라이빙부(125)가 상기 보정 구간 동안 코어전압(VCORE)과 전원전압(VDD)을 교대로 소오스 전압단(RTO)으로 공급하면, 소오스 전압단(RTO)의 전압 레벨이 순간적으로 상승되며, 그로 인해 비트라인 쌍(BL. BLB)의 전압 레벨 또한 상승하게 된다. 이로써, 리드 커맨드(IO_STROBE)가 연속적으로 토글링하는 갭리스 패턴 구간이 발생하더라도 소오스 전압단(RTO)의 전압 레벨을 순간적으로 상승시킴으로써 비트라인 쌍(BL. BLB)의 전압 레벨이 드랍(drop)되는 현상을 방지할 수 있다.
한편, 도 10에는 반도체 장치(100)가 고속으로 동작하는 경우에 따른 검출회로(110)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 10을 참조하면, 리드 커맨드(IO_STROBE)가 2번 이하로 토글링하는 경우, 검출회로(110)는 검출결과신호(HFGL_OUT)를 지속적으로 비활성화한다(A). 반면, 리드 커맨드(IO_STROBE)가 3번 이상 토글링하는 경우, 검출회로(110)는 갭리스 패턴 구간에 대응하는 보정 구간 동안 검출결과신호(HFGL_OUT)를 활성화한다(B). 검출결과신호(HFGL_OUT)가 활성화되는 조건은 리드 커맨드(IO_STROBE)가 연속적으로 토글링하는 횟수와 관련이 있음을 알 수 있고, 이는 횟수검출신호 생성부(111B)에 포함된 D 플립플롭(111B_51, 111B_53, 111B_55)의 개수에 따라 설정 가능하다(도 4B 참조). 한편, 1 클럭에 대응하는 갭(gap)을 사이에 두고 갭리스 패턴 구간이 연속적으로 발생하는 경우, 검출회로(110)는 상기 갭을 무시하고 검출결과신호(HFGL_OUT)를 활성화한다(C).
다음, 반도체 장치(100)가 저속으로 동작하는 경우를 도 11 및 도 12를 참조하여 설명한다.
도 11에는 반도체 장치(100)가 저속으로 동작하는 경우에 따른 내부회로(120)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 11을 참조하면, 내부회로(120)의 동작은 도 9와 동일하므로 그에 대한 자세한 설명은 생략한다. 다만, 내부회로(120)는 리드 커맨드(IO_STROBE)가 3번 이상 토글링하는 갭리스 패턴 구간이 발생하더라도 비활성화된 검출결과신호(HFGL_OUT)에 따라 노말 드라이빙 구간 동안 제1 및 제2 인에이블신호(SAP1, SAP2)를 일정하게 유지한다.
한편, 도 12에는 반도체 장치(100)가 저속으로 동작하는 경우에 따른 검출회로(110)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 12를 참조하면, 검출회로(110)는 리드 커맨드(IO_STROBE)가 저속 동작에 대응하는 주기를 가질 경우 갭리스 패턴 구간에 상관없이 검출결과신호(HFGL_OUT)를 지속적으로 비활성화한다. 이를 더욱 자세하게 설명하면, 갭리스 패턴 검출부(111A)는 리드 커맨드(IO_STROBE)가 저속 동작에 대응하는 주기로 토글링하는 경우 리드 커맨드(IO_STROBE)에 대응하여 토글링하는 구간검출신호(HFGL_EN)를 생성한다. 여기서, 구간검출신호(HFGL_EN)가 토글링하는 이유는 갭리스 패턴 검출부(111A)에 포함된 지연부(111A_3)의 지연시간과 관련이 있다. 계속해서, 횟수검출신호 생성부(111B)는 구간검출신호(HFGL_EN)가 토글링함에 따라 횟수검출신호(GL_NUMBER)를 지속적으로 비활성화한다. 이는 횟수검출신호 생성부(111B)에 포함된 카운팅부(111B_5)가 구간검출신호(HFGL_EN)가 토글링할 때마다 초기화되기 때문이다. 따라서, 구간변경신호(HFGL_EN_DLY)가 활성화되더라도 횟수검출신호(GL_NUMBER)가 비활성화되기 때문에, 검출결과신호(HFGL_OUT)는 지속적으로 비활성화된다.
이와 같은 본 발명의 실시예에 따르면, 반도체 장치가 고속으로 동작하는 환경에서 갭리스 패턴 구간이 발생하는 경우 비트라인의 전압 레벨을 보상해 줄 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 110 : 검출회로
111 : 토글링 횟수 검출부 111A : 갭리스 패턴 검출부
111A_1 : 입력부 111A_3 : 지연부
111A_5 : 출력부 111B : 횟수검출신호 생성부
111B_1 : 반전부 111B_3 : 리셋 제어부
111B_5 : 카운팅부 111B_51 ~ 111B_55 : D 플립플롭
111B_57 : 리셋부 113 : 검출결과신호 생성부
113A : 구간 변경부 1113A_1 : 지연부
113A_3 : 출력부 113B : 검출결과신호 출력부
113B_1 : 반전부 113B_3 : RS 래치부
113B_5 : 출력부 120 : 내부회로
121 : 노말 제어부 123 : 인에이블부
123A : 제1 논리 연산부 123B : 제2 논리 연산부
123C : 제3 논리 연산부 125 : 드라이빙부
125A : 제1 풀업 구동부 125B : 제2 풀업 구동부
127 : 비트라인 센스앰프(BLSA)
111 : 토글링 횟수 검출부 111A : 갭리스 패턴 검출부
111A_1 : 입력부 111A_3 : 지연부
111A_5 : 출력부 111B : 횟수검출신호 생성부
111B_1 : 반전부 111B_3 : 리셋 제어부
111B_5 : 카운팅부 111B_51 ~ 111B_55 : D 플립플롭
111B_57 : 리셋부 113 : 검출결과신호 생성부
113A : 구간 변경부 1113A_1 : 지연부
113A_3 : 출력부 113B : 검출결과신호 출력부
113B_1 : 반전부 113B_3 : RS 래치부
113B_5 : 출력부 120 : 내부회로
121 : 노말 제어부 123 : 인에이블부
123A : 제1 논리 연산부 123B : 제2 논리 연산부
123C : 제3 논리 연산부 125 : 드라이빙부
125A : 제1 풀업 구동부 125B : 제2 풀업 구동부
127 : 비트라인 센스앰프(BLSA)
Claims (19)
- 검출대상신호의 갭리스 패턴(gapless pattern) 구간을 검출하기 위한 검출회로; 및
노말 구간 동안 노말 동작을 수행하며, 상기 검출회로로부터 출력되는 검출결과신호에 응답하여 상기 갭리스 패턴 구간에 대응하는 보정 구간 동안 상기 노말 동작을 추가로 수행하는 내부회로
를 포함하는 반도체 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 검출회로는,
상기 검출대상신호가 연속적으로 토글링하는 경우 상기 검출대상신호의 토글링 횟수에 대응하는 횟수검출신호를 생성하기 위한 토글링 횟수 검출부; 및
상기 횟수검출신호에 응답하여 상기 보정 구간 동안 활성화되는 상기 검출결과신호를 생성하기 위한 검출결과신호 생성부
를 포함하는 반도체 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 토글링 횟수 검출부는,
상기 검출대상신호에 응답하여, 상기 갭리스 패턴 구간 동안 활성화되는 구간검출신호를 생성하기 위한 갭리스 패턴 검출부; 및
상기 검출대상신호와 상기 구간검출신호에 응답하여, 상기 검출대상신호가 예정된 횟수 이상으로 토글링할 경우 상기 횟수검출신호를 활성화하는 횟수검출신호 생성부를 포함하는 반도체 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 갭리스 패턴 검출부는 상기 검출대상신호의 토글링 주기에 따라 상기 반도체 장치의 고속 동작 여부를 판별하고, 그 판별결과 고속 동작인 경우 상기 갭리스 패턴 구간 동안 상기 구간검출신호를 활성화하고 또는 그 판별결과 저속 동작인 경우 상기 갭리스 패턴 구간 동안 상기 구간검출신호를 토글링하는 반도체 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 횟수검출신호 생성부는 상기 저속 동작인 경우 상기 검출대상신호의 토글링 횟수에 상관없이 상기 횟수검출신호를 무조건 비활성화하는 반도체 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 검출결과신호 생성부는,
상기 구간검출신호의 활성화 구간을 변경하여 구간변경신호를 생성하기 위한 활성화 구간 변경부; 및
상기 횟수검출신호에 응답하여 상기 검출결과신호를 활성화하고 상기 구간변경신호에 응답하여 상기 검출결과신호를 비활성화하기 위한 래치부를 포함하는 반도체 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 검출대상신호는 리드 커맨드 또는 라이트 커맨드를 포함하는 반도체 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 노말 동작은 비트라인 센스앰프(Bit Line Sense Amplifier)의 소오스 전압단으로 오버 드라이빙 전압이 공급되는 오버 드라이빙 동작을 포함하는 반도체 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 내부회로는,
액티브신호에 응답하여 상기 오버 드라이빙 동작에 대응하는 오버 드라이빙 구간 동안 활성화되는 제어신호를 생성하기 위한 노말 제어부;
상기 제어신호와 상기 검출결과신호에 응답하여 상기 오버 드라이빙 구간과 상기 갭리스 패턴 구간 동안 활성화되는 인에이블신호를 생성하기 위한 인에이블부; 및
상기 인에이블신호에 응답하여 상기 소오스 전압단으로 상기 오버 드라이빙 전압을 공급하기 위한 드라이빙부를 포함하는 반도체 장치.
- 검출대상신호의 갭리스 패턴(gapless pattern) 구간을 검출하기 위한 검출회로; 및
제1 노말 구간 동안 제1 노말 동작을 수행하고, 제2 노말 구간 동안 상기 제1 노말 동작의 후속동작인 제2 노말 동작을 수행하며, 상기 검출회로로부터 출력되는 검출결과신호에 응답하여 상기 갭리스 패턴 구간에 대응하는 보정 구간 동안 상기 제1 노말 동작을 추가로 수행하는 내부회로
를 포함하는 반도체 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 검출회로는,
상기 검출대상신호가 연속적으로 토글링하는 경우 상기 검출대상신호의 토글링 횟수에 대응하는 횟수검출신호를 생성하기 위한 토글링 횟수 검출부; 및
상기 횟수검출신호에 응답하여 상기 보정 구간 동안 활성화되는 상기 검출결과신호를 생성하기 위한 검출결과신호 생성부
를 포함하는 반도체 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 토글링 횟수 검출부는,
상기 검출대상신호에 응답하여, 상기 갭리스 패턴 구간 동안 활성화되는 구간검출신호를 생성하기 위한 갭리스 패턴 검출부; 및
상기 검출대상신호와 상기 구간검출신호에 응답하여, 상기 검출대상신호가 예정된 횟수 이상으로 토글링할 경우 상기 횟수검출신호를 활성화하는 횟수검출신호 생성부를 포함하는 반도체 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 갭리스 패턴 검출부는 상기 검출대상신호의 토글링 주기에 따라 상기 반도체 장치의 고속 동작 여부를 판별하고, 그 판별결과 고속 동작인 경우 상기 갭리스 패턴 구간 동안 상기 구간검출신호를 활성화하고 또는 그 판별결과 저속 동작인 경우 상기 갭리스 패턴 구간 동안 상기 구간검출신호를 토글링하는 반도체 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 횟수검출신호 생성부는 상기 저속 동작인 경우 상기 검출대상신호의 토글링 횟수에 상관없이 상기 횟수검출신호를 무조건 비활성화하는 반도체 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 검출결과신호 생성부는,
상기 구간검출신호의 활성화 구간을 변경하여 구간변경신호를 생성하기 위한 활성화 구간 변경부; 및
상기 횟수검출신호에 응답하여 상기 검출결과신호를 활성화하고 상기 구간변경신호에 응답하여 상기 검출결과신호를 비활성화하기 위한 래치부를 포함하는 반도체 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 검출대상신호는 리드 커맨드 또는 라이트 커맨드를 포함하는 반도체 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1 노말 동작은 비트라인 센스앰프(Bit Line Sense Amplifier)의 소오스 전압단으로 오버 드라이빙 전압이 공급되는 오버 드라이빙 동작을 포함하고,
상기 제2 노말 동작은 상기 소오스 전압단으로 노말 드라이빙 전압이 공급되는 노말 드라이빙 동작을 포함하는 반도체 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 내부회로는,
액티브신호에 응답하여, 상기 오버 드라이빙 동작에 대응하는 오버 드라이빙 구간 동안 활성화되는 제1 제어신호와 상기 노말 드라이빙 동작에 대응하는 노말 드라이빙 구간 동안 활성화되는 제2 제어신호를 생성하기 위한 노말 제어부;
상기 제1 및 제2 제어신호와 상기 검출결과신호에 응답하여, 상기 오버 드라이빙 구간과 상기 갭리스 패턴 구간 동안 활성화되는 제1 인에이블신호와 상기 노말 드라이빙 구간 동안 활성화되는 제2 인에이블신호를 생성하기 위한 인에이블부; 및
상기 제1 인에이블신호에 응답하여 상기 소오스 전압단으로 상기 오버 드라이빙 전압을 공급하고, 상기 제2 인에이블신호에 응답하여 상기 소오스 전압단으로 상기 노말 드라이빙 전압을 공급하기 위한 드라이빙부를 포함하는 반도체 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 인에이블부는,
상기 검출대상신호와 상기 검출결과신호와 상기 제1 및 제2 제어신호를 논리 조합하여 인에이블 소오스신호를 생성하기 위한 제1 논리 연산부;
상기 인에이블 소오스신호를 반전하여 상기 제1 인에이블신호를 생성하기 위한 제2 논리 연산부; 및
상기 인에이블 소오스신호와 상기 검출결과신호와 상기 제2 제어신호를 논리 조합하여 상기 제2 인에이블신호를 생성하기 위한 제3 논리 연산부를 포함하는 반도체 장치.
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |