KR100313603B1 - 반도체 메모리의 센스앰프 제어회로 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000003111 delayed effect Effects 0.000 claims abstract description 3
- 101001092930 Homo sapiens Prosaposin Proteins 0.000 abstract description 42
- 102100023792 ETS domain-containing protein Elk-4 Human genes 0.000 abstract description 22
- 101000884714 Homo sapiens Beta-defensin 4A Proteins 0.000 abstract description 22
- 101001048716 Homo sapiens ETS domain-containing protein Elk-4 Proteins 0.000 abstract description 22
- 102100023794 ETS domain-containing protein Elk-3 Human genes 0.000 abstract description 20
- 101001048720 Homo sapiens ETS domain-containing protein Elk-3 Proteins 0.000 abstract description 20
- 230000008054 signal transmission Effects 0.000 abstract description 3
- 230000007704 transition Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
본 발명은 반도체 메모리의 센스앰프 제어회로에 관한 것으로, 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B만을 이용하여 센스앰프의 제어에 필요한 NMOS 센스앰프 제어신호 SAN과 제 1 PMOS 센스앰프 제어신호 SAP1 및 제 2 PMOS 센스앰프 제어신호 SAP2를 발생시킴으로써 회로 구성에 필요한 게이트 수와 신호 전달 경로를 감소시키는데 그 목적이 있다.
제 1 논리 게이트는 센스앰프 인에이블바 신호를 직접 및 지연 입력받아, 두 입력 가운데 적어도 하나의 논리값이 1일 때 논리 0의 신호를 출력한다. 제 2 논리 게이트는 제 1 논리 게이트의 출력이 논리 0이고 센스앰프 인에이블바 신호가 논리 1일 때 하이레벨 상태의 제 1 NMOS 센스앰프 인에이블바 신호를 출력한다. 제 3 논리 게이트는 제 1 논리 게이트의 출력과 센스앰프 인에이블바 신호 가운데 적어도 하나의 논리값이 1일 때 하이레벨 상태의 제 1 PMOS 센스앰프 인에이블바 신호를 출력한다. 제 4 논리 게이트는 복수개의 매트 선택바 신호 가운데 적어도 하나의 신호의 논리값이 0일 때 논리 1의 신호를 출력한다. 제 5 논리 게이트는 제 1 NMOS 센스앰프 인에이블바 신호가 논리 0이고 제 4 논리 게이트의 출력이 논리 1일 때 논리 1의 신호를 출력한다. 제 6 논리 게이트는 제 1 PMOS 센스앰프 인에이블바 신호가 논리 0이고 제 4 논리 게이트의 출력이 논리 1일 때 논리 0의 신호를 출력한다. 제 7 논리 게이트는 제 5 논리 게이트의 출력과 제 6 논리 게이트의 출력이 모두 논리 1일 때 논리 1의 제 2 PMOS 센스앰프 제어신호를 출력한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 센스앰프에 서로 다른 레벨의 두 개의 전원전압을 순차적으로 공급하기 위한 센스앰프 제어회로에 관한 것이다.
반도체 메모리의 센스앰프는 기본적으로 비트 라인 쌍의 전압차를 증폭하기 위한 것이다. 센스앰프는 비트 라인의 전압차를 증폭함으로써 메모리 셀의 데이타 리드/라이트 동작과 데이타 리프레쉬 동작을 수행한다. 이와 같은 센스앰프의 여러 가지 동작은 별도로 마련된 센스앰프 제어회로에 의해 제어된다.
도 1과 도 2는 종래의 반도체 메모리의 센스앰프 제어회로를 나타낸 도면이다. 먼저 도 1은 센스앰프 인에이블바 신호 SAEB를 이용하여 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B, 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B를 발생시키는 회로이다. 도 2는 도 1에서 발생한 신호들을 이용하여 NMOS 센스앰프 제어신호 SAN와 제 1 PMOS 센스앰프 제어신호 SAP1, 제 2 PMOS 센스앰프 제어신호 SAP2를 발생시키는 회로이다.
도 1에서, 지연부 102는 센스앰프 인에이블바 신호 SAEB를 입력받아 일정 시간동안지연시킨다. 노어 게이트 104에는 센스앰프 인에이블바 신호 SAEB와 지연부 102의 출력이 입력된다. 낸드 게이트 108에는 노어 게이트 104의 출력의 반전된 신호와 센스앰프 인에이블바 신호 SAEB가 입력된다. 인버터 110은 낸드 게이트 108의 출력을 반전시켜서 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B를 출력한다. 노어 게이트 112에는 노어 게이트 104의 출력과 센스앰프 인에이블바 신호 SAEB가 입력된다. 인버터 114는 노어 게이트 112의 출력을 반전시켜서 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B를 출력한다. 직렬 연결된 세 개의 인버터 116, 118, 120은 노어 게이트 104의 출력을 지연 및 반전시켜서 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B를 출력한다.
도 2에서, 인버터 202는 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B를 반전시킨다. 낸드 게이트 204에는 복수개의 매트 선택바 신호 MSBm, MSBn이 입력된다. 인버터 206은 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B를 반전시킨다. 인버터 208은 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B를 반전시킨다. 낸드 게이트 210에는 인버터 202의 출력과 낸드 게이트 204의 출력이 입력된다. 인버터 212는 낸드 게이트 210의 출력을 반전시킨다. 낸드 게이트 214에는 낸드 게이트 204의 출력과 인버터 206의 출력이 입력된다. 인버터 216은 낸드 게이트 214의 출력을 반전시킨다.
낸드 게이트 218에는 인버터 216과 208의 각각의 출력이 입력된다. 낸드 게이트 220에는 인버터 212의 출력과 낸드 게이트 218의 출력이 입력된다. 인버터 224는 낸드 게이트 220의 출력을 반전시켜서 제 2 PMOS 센스앰프 제어신호 SAP2를 출력한다. 직렬 연결된 두 개의 인버터 226, 228은 인버터 216의 출력을 지연시켜서 NMOS센스앰프 제어신호 SAN을 출력한다. 인버터 230은 낸드 게이트 218의 출력을 반전시켜서 제 1 PMOS 센스앰프 제어신호 SAP1을 출력한다.
도 3은 종래의 반도체 메모리의 센스앰프 제어회로의 동작특성을 나타낸 타이밍 다이어그램이다.
도 3에서, 매트 선택바 신호 MSB가 하이 레벨에서 로우 레벨로 천이하면, 이에 따라 센스앰프 인에이블바 신호 SAEB도 로우 레벨로 천이한다. 센스앰프 인에이블바 신호 SAEB가 로우 레벨로 천이하면 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B와 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B가 모두 로우 레벨로 천이한다. 이때 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B는 계속 하이 레벨을 유지한다.
지연부 102의 지연시간 td가 경과하면 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B는 다시 하이 레벨로 천이하고, 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B는 이때 비로소 로우 레벨로 천이한다. 그러나 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B는 계속 로우 레벨을 유지한다.
제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B가 로우 레벨로 천이함에 따라 NMOS 센스앰프 제어신호 SAN는 하이 레벨로 천이한다. 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B가 로우 레벨인 동안에는 제 1 PMOS 센스앰프 제어신호 SAP1이 하이 레벨이다. 또 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B가 로우 레벨인 동안에는 제 2 PMOS 센스앰프 제어신호 SAP2가 하이 레벨이다. 도 3에서 알 수 있듯이, 제 1 PMOS 센스앰프 제어신호 SAP1과 제 2 PMOS 센스앰프 제어신호 SAP2는 순차적으로 하이 레벨로 활성화된다. 또 제 1 PMOS 센스앰프 제어신호 SAP1의 활성화 구간이비교적 짧고 제 2 PMOS 센스앰프 제어신호 SAP2의 활성화 구간이 상대적으로 긴 것을 알 수 있다. 그 이유는 제 1 PMOS 센스앰프 제어신호 SAP1에 의해 센스앰프에 오버드라이브 전압이 먼저 가해져서 센스앰프의 구동능력을 크게 향상시킨 다음 제 2 PMOS 센스앰프 제어신호 SAP2를 통해 센스앰프에 정상적인 공급전압을 제공하기 위함이다.
도 4는 반도체 메모리의 센스앰프 구동회로를 나타낸 도면이다. 도 4에서, 두 개의 엔모스 트랜지스터 402는 제 1 PMOS 센스앰프 제어신호 SAP1과 제 2 PMOS 센스앰프 제어신호 SAP2에 의해 제어된다. 또 다른 엔모스 트랜지스터 406은 NMOS 센스앰프 제어신호 SAN에 의해 제어된다.
먼저 제 1 PMOS 센스앰프 제어신호 SAP1이 하이 레벨로 활성화되어 전원전압 VDD가 PMOS 센스앰프 구동전압 CSP로서 센스앰프에 전달된다. 이어서 제 2 PMOS 센스앰프 제어신호 SAP2가 하이 레벨로 활성화되어 VDD보다 상대적으로 낮은 내부 전원전압 VDL이 PMOS 센스앰프 구동전압 CSP로서 센스앰프에 전달된다. 즉, 상대적으로 높은 전압레벨의 전원전압 VDD를 통해 센스앰프를 오버 드라이브시킨 다음 내부 전원전압 VDL이 공급되도록 하여 정상적인 센스앰프의 구동이 이루어지도록 하는 것이다. 이 동안에 NMOS 센스앰프 제어신호 SAN은 계속 하이 레벨을 유지하기 때문에 접지전압 VSS가 NMOS 센스앰프 구동전압 CSN으로서 센스앰프에 전달된다.
이와 같은 종래의 반도체 메모리의 센스앰프 제어회로는 센스앰프 인에이블바 신호 SAEB를 이용하여 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B 및 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B를 발생시켜서 NMOS 센스앰프 제어신호 SAN과 제 1 PMOS 센스앰프 제어신호 SAP1 및 제 2 PMOS 센스앰프 제어신호 SAP2를 만들어야 한다. 이 때문에 회로 구성에 많은 논리 게이트가 필요하고 또 각 회로 사이의 신호 전달 경로가 많아져서 칩 크기를 증가시키는 원인이 된다.
따라서 본 발명은 기존의 센스앰프 제어회로와는 달리 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B만을 이용하여 센스앰프의 제어에 필요한 NMOS 센스앰프 제어신호 SAN과 제 1 PMOS 센스앰프 제어신호 SAP1 및 제 2 PMOS 센스앰프 제어신호 SAP2를 발생시킴으로써 회로 구성에 필요한 게이트 수와 신호 전달 경로를 감소시키는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 내지 제 7 논리 게이트가 상호 유기적으로 연결되어 적은 수의 게이트만으로도 기존의 센스앰프 제어회로의 동작을 충실히 구현한다.
제 1 논리 게이트는 센스앰프 인에이블바 신호를 직접 및 지연 입력받아, 두 입력 가운데 적어도 하나의 논리값이 1일 때 논리 0의 신호를 출력한다. 제 2 논리 게이트는 제 1 논리 게이트의 출력이 논리 0이고 센스앰프 인에이블바 신호가 논리 1일 때 하이레벨 상태의 제 1 NMOS 센스앰프 인에이블바 신호를 출력한다. 제 3 논리 게이트는 제 1 논리 게이트의 출력과 센스앰프 인에이블바 신호 가운데 적어도 하나의 논리값이 1일 때 하이레벨 상태의 제 1 PMOS 센스앰프 인에이블바 신호를 출력한다. 제 4 논리 게이트는 복수개의 매트 선택바 신호 가운데 적어도 하나의 신호의 논리값이 0일 때 논리 1의 신호를 출력한다. 제 5 논리 게이트는 제 1 NMOS 센스앰프 인에이블바 신호가 논리 0이고 제 4 논리 게이트의 출력이 논리 1일 때 논리 1의 신호를 출력한다. 제 6 논리 게이트는 제 1 PMOS 센스앰프 인에이블바 신호가 논리 0이고 제 4 논리 게이트의 출력이 논리 1일 때 논리 0의 신호를 출력한다. 제 7 논리 게이트는 제 5 논리 게이트의 출력 SAN이 1이고 제 6 논리 게이트의 출력 SAP가 논리 0일 때 논리 1의 제 2 PMOS 센스앰프 제어신호를 출력한다.
도 1과 도 2는 종래의 반도체 메모리의 센스앰프 제어회로를 나타낸 도면.
도 3은 종래의 반도체 메모리의 센스앰프 제어회로의 동작특성을 나타낸 타이밍 다이어그램.
도 4는 반도체 메모리의 센스앰프 구동회로를 나타낸 도면.
도 5와 도 6은 본 발명에 따른 반도체 메모리의 센스앰프 제어회로를 나타낸 도면.
도 7은 본 발명에 따른 반도체 메모리의 센스앰프 제어회로의 동작특성을 나타낸 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
502 : 지연부 VDD : 전원전압
VDL : 내부 전원전압 SAEB : 센스앰프 인에이블바 신호
SAEN1B : 제 1 NMOS 센스앰프 인에이블바 신호
SAEP1B : 제 1 PMOS 센스앰프 인에이블바 신호
SAEP2B : 제 2 PMOS 센스앰프 인에이블바 신호
MSB : 매트 선택바 신호
SAN : NMOS 센스앰프 제어신호
SAP1 : 제 1 PMOS 센스앰프 제어신호
SAP2 : 제 2 PMOS 센스앰프 제어신호
CSN : NMOS 센스앰프 구동전압
CSP : PMOS 센스앰프 구동전압
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 5 내지 도 7을 참조하여 설명하면 다음과 같다. 도 5와 도 6은 본 발명에 따른 반도체 메모리의 센스앰프 제어회로를 나타낸 도면이다. 먼저 도 5는 센스앰프 인에이블바 신호 SAEB를 이용하여 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B를 발생시키는 회로이다. 도 6은 도 5에서 발생한 신호들을 이용하여 NMOS 센스앰프 제어신호 SAN와 제 1 PMOS 센스앰프 제어신호 SAP1, 제 2 PMOS 센스앰프 제어신호 SAP2를 발생시키는 회로이다.
먼저 도 5에서, 지연부 502는 센스앰프 인에이블바 신호 SAEB를 입력받아 일정 시간동안 지연시킨다. 노어 게이트 504에는 센스앰프 인에이블바 신호 SAEB와 지연부 502의 출력이 입력된다. 낸드 게이트 508에는 노어 게이트 504의 출력이 인버터 506에 의해 반전된 신호와 센스앰프 인에이블바 신호 SAEB가 입력된다. 인버터 510은 낸드 게이트 508의 출력을 반전시켜서 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B를 출력한다. 노어 게이트 512에는 노어 게이트 504의 출력과 센스앰프 인에이블바 신호 SAEB가 입력된다. 인버터 514는 노어 게이트 512의 출력을 반전시켜서 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B를 출력한다. 센스앰프 인에이블바 신호 SAEB가 하이 레벨에서 로우 레벨로 천이하면 낸드 게이트 508의 출력은 하이 레벨로 고정되고, 이 때문에 인버터 510에서 출력되는 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B는 로우 레벨로 고정된다. 즉, 센스앰프 인에이블바 신호 SAEB가 로우 레벨인 동안 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B는 로우 레벨을 유지한다.
이처럼 센스앰프 인에이블바 신호 SAEB가 로우 레벨일 때 노어 게이트 512의 출력은 노어 게이트 504의 출력에 의해 결정된다. 노어 게이트 504에는 센스앰프 인에이블바 신호 SAEB가 시간차를 두고 입력되므로 센스앰프 인에이블바 신호 SAEB가 로우 레벨로 천이하더라도 지연부 502의 지연시간 만큼 경과한 후에 비로소 하이 레벨의 신호를 출력한다. 결과적으로 노어 게이트 512의 출력은 SAEB와 같이 로우레벨이 되었다가 지여시간 이후 하이레벨로 천이한다.
도 6에서, 낸드 게이트 602에는 복수개의 매트 선택바 신호 MSB가 입력된다. 인버터 604는 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B를 반전시킨다. 낸드 게이트 606은 낸드 게이트 602의 출력과 인버터 604의 출력이 입력된다. 인버터 608은 낸드 게이트 606의 출력을 반전시킨다. 낸드 게이트 610에는 낸드 게이트 602의 출력과 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B가 인버터 666에 의해 반전된 신호가 입력된다. 인버터 612는 낸드 게이트 610의 출력을 반전시킨다. 인버터 622는 인버터 612의 출력을 반전시킨다. 낸드 게이트 614에는 인버터 608의 출력과 인버터 622의 출력이 입력된다. 인버터 616은 낸드 게이트 614의 출력을 반전시켜서 제 2 PMOS 센스앰프 제어신호 SAP2를 출력한다. 직렬 연결된 두 개의 인버터 618, 620은 인버터 608의 출력을 지연시켜서 NMOS 센스앰프 제어신호 SAN을 출력한다. 인버터 624는 인버터 622의 출력을 반전시켜서 제 1 PMOS 센스앰프 제어신호 SAP1을 출력한다.
복수개의 매트 선택바 신호 MSBm, MSBn 가운데 하나가 로우 레벨로 활성화되면 낸드 게이트 602의 출력은 하이 레벨로 고정된다. 따라서 낸드 게이트 606과 610의 출력은 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B의 논리값에 의해 각각 결정된다. 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B는 인버터 604에 의해 반전되어 낸드 게이트 606에 입력되므로, 낸드 게이트 606의 출력은 제 1 센스앰프 인에이블바 신호 SAEB와 동일한 논리값을 갖게된다. 그러나 낸드 게이트 610의 출력은 제 2 PMOS 센스앰프 인에이블바 신호 SAEP2B의 반대의 논리값을 갖게된다.
낸드 게이트 614에는 낸드 게이트 606의 출력이 인버터 608에 의해 반전되어 입력되고, 또 낸드 게이트 610의 출력이 그대로 입력된다. 따라서 인버터 616에서 출력되는 제 2 PMOS 센스앰프 제어신호 SAP2는 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B가 하이 레벨이고, 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B가 로우 레벨일 때 역시 로우 레벨로 활성화된다.
인버터 620에서 출력되는 NMOS 센스앰프 제어신호 SAN는 낸드 게이트 606의 출력이 반전된 것이다. 따라서 NMOS 센스앰프 제어신호 SAN은 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B가 로우 레벨일 때 하이 레벨로 활성화된다.
인버터 624에서 출력되는 제 1 PMOS 센스앰프 제어신호 SAP1은 낸드 게이트 610의 출력이 반전된 것이다. 따라서 제 1 PMOS 센스앰프 제어신호 SAP1은 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B가 로우 레벨일 때 역시 하이 레벨로 활성화된다.
도 7은 본 발명에 따른 반도체 메모리의 센스앰프 제어회로의 동작특성을 나타낸 타이밍 다이어그램이다. 도 7에서, 매트 선택바 신호 MSB가 하이 레벨에서 로우 레벨로 천이하면, 이에 따라 센스앰프 인에이블바 신호 SAEB도 로우 레벨로 천이한다. 센스앰프 인에이블바 신호 SAEB가 로우 레벨로 천이하면 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B와 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B가 모두 로우 레벨로 천이한다.
지연부 102의 지연시간 td가 경과하면 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B는 다시 하이 레벨로 천이한다. 그러나 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B는 계속 로우 레벨을 유지한다.
제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B가 로우 레벨로 천이함에 따라 NMOS 센스앰프 제어신호 SAN는 하이 레벨로 천이한다. 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B가 로우 레벨인 동안에는 제 1 PMOS 센스앰프 제어신호 SAP1이 하이 레벨이다.
도 7에서 알 수 있듯이, 제 1 PMOS 센스앰프 제어신호 SAP1과 제 2 PMOS 센스앰프 제어신호 SAP2는 순차적으로 하이 레벨로 활성화된다. 또 제 1 PMOS 센스앰프 제어신호 SAP1의 활성화 구간이 비교적 짧고 제 2 PMOS 센스앰프 제어신호 SAP2의 활성화 구간이 상대적으로 긴 것을 알 수 있다. 그 이유는 제 1 PMOS 센스앰프 제어신호 SAP1에 의해 센스앰프에 오버드라이브 전압이 먼저 가해져서 센스앰프의 구동능력을 크게 향상시킨 다음 제 2 PMOS 센스앰프 제어신호 SAP2를 통해 센스앰프에 정상적인 공급전압을 제공하기 위함이다.
이와 같은 NMOS 센스앰프 제어신호 SAN과 제 1 PMOS 센스앰프 제어신호 SAP1 및 제 2 PMOS 센스앰프 제어신호 SAP2가 도 4의 센스앰프 구동회로에 전달되어 VDD와 VDL이 순차적으로 센스앰프에 전달되도록 제어한다.
이와 같은 본 발명은 제 1 NMOS 센스앰프 인에이블바 신호 SAEN1B와 제 1 PMOS 센스앰프 인에이블바 신호 SAEP1B만을 이용하여 센스앰프의 제어에 필요한 NMOS 센스앰프 제어신호 SAN과 제 1 PMOS 센스앰프 제어신호 SAP1 및 제 2 PMOS 센스앰프 제어신호 SAP2를 발생시킴으로써 회로 구성에 필요한 게이트 수와 신호 전달 경로를 감소시키는 효과를 제공한다.
Claims (7)
- 반도체 메모리의 센스앰프 제어회로에 있어서,센스앰프 인에이블바 신호가 직접 및 지연 입력되고, 상기 두 입력 가운데 적어도 하나의 논리값이 1일 때 논리 0의 신호를 출력하는 제 1 논리 게이트와;상기 제 1 논리 게이트의 출력이 논리 0이고 상기 센스앰프 인에이블바 신호가 논리 1일 때 하이레벨 상태인 제 1 NMOS 센스앰프 인에이블바 신호를 출력하는 제 2 논리 게이트와;상기 제 1 논리 게이트의 출력과 상기 센스앰프 인에이블바 신호 가운데 적어도 하나의 논리값이 1일 때 하이레벨 상태인 제 1 PMOS 센스앰프 인에이블바 신호를 출력하는 제 3 논리 게이트와;복수개의 매트 선택바 신호 가운데 적어도 하나의 신호의 논리값이 0일 때 논리 1의 신호를 출력하는 제 4 논리 게이트와;상기 제 1 NMOS 센스앰프 인에이블바 신호가 논리 0이고 상기 제 4 논리 게이트의 출력이 논리 1일 때 논리 1의 신호를 출력하는 제 5 논리 게이트와;상기 제 1 PMOS 센스앰프 인에이블바 신호가 논리 1이고 상기 제 4 논리 게이트의 출력이 논리 1일 때 논리 0의 신호를 출력하는 제 6 논리 게이트와;상기 제 5 논리 게이트의 출력과 상기 제 6 논리 게이트의 출력이 모두 논리 1일 때 논리 1의 제 2 PMOS 센스앰프 제어신호를 출력하는 제 7 논리 게이트를 포함하는 반도체 메모리의 센스앰프 제어회로.
- 청구항1에 있어서,상기 센스앰프 인에이블바 신호가 매트 선택바 신호로부터 발생하는 것이 특징인 반도체 메모리의 센스앰프 제어회로.
- 청구항1에 있어서,상기 제 5 논리 게이트의 출력이 센스앰프 구동부에서 접지전압이 출력되어 센스앰프의 엔모스 트랜지스터의 소스에 전달되도록 제어하는 NMOS 센스앰프 제어신호인 것이 특징인 반도체 메모리의 센스앰프 제어회로.
- 청구항1에 있어서,상기 제 6 논리 게이트의 출력의 반전된 신호가 상기 센스앰프 구동부에서 제 1 전원전압이 출력되어 상기 센스앰프의 피모스 트랜지스터의 소스에 전달되도록 제어하는 제 1 PMOS 센스앰프 제어신호인 것이 특징인 반도체 메모리의 센스앰프 제어회로.
- 청구항1에 있어서,상기 제 2 PMOS 센스앰프 제어신호가 상기 센스앰프 구동부에서 제 2 전원전압이 출력되어 상기 센스앰프의 피모스 트랜지스터의 소스에 전달되도록 제어하는 것이 특징인 반도체 메모리의 센스앰프 제어회로.
- 청구항4또는 청구항 5에 있어서,상기 제 1 전원전압이 상기 제 2 전원전압보다 높은 레벨인 것이 특징인 반도체 메모리의 센스앰프 제어회로.
- 청구항4또는 청구항 5에 있어서,상기 제 1 전원전압이 상기 제 2 전원전압이 순차적으로 활성화되도록 이루어지는 것이 특징인 반도체 메모리의 센스앰프 제어회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021334A KR100313603B1 (ko) | 1999-06-09 | 1999-06-09 | 반도체 메모리의 센스앰프 제어회로 |
| US09/422,063 US6104656A (en) | 1999-06-09 | 1999-10-21 | Sense amplifier control circuit in semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021334A KR100313603B1 (ko) | 1999-06-09 | 1999-06-09 | 반도체 메모리의 센스앰프 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001852A KR20010001852A (ko) | 2001-01-05 |
| KR100313603B1 true KR100313603B1 (ko) | 2001-11-26 |
Family
ID=19591037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990021334A KR100313603B1 (ko) | 1999-06-09 | 1999-06-09 | 반도체 메모리의 센스앰프 제어회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104656A (ko) |
| KR (1) | KR100313603B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300079B1 (ko) * | 1999-07-28 | 2001-11-01 | 김영환 | 센스앰프 구동회로 |
| KR100328833B1 (ko) * | 1999-09-07 | 2002-03-14 | 박종섭 | 반도체 메모리의 센스앰프 제어신호 발생회로 |
| KR100347067B1 (ko) * | 1999-12-06 | 2002-08-03 | 삼성전자 주식회사 | 안정된 읽기 동작을 수행하는 반도체 메모리 장치 |
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1999
- 1999-06-09 KR KR1019990021334A patent/KR100313603B1/ko not_active IP Right Cessation
- 1999-10-21 US US09/422,063 patent/US6104656A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001852A (ko) | 2001-01-05 |
| US6104656A (en) | 2000-08-15 |
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