JPH113593A - メモリ装置のセンスアンプ制御 - Google Patents
メモリ装置のセンスアンプ制御Info
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Abstract
(57)【要約】
【課題】 メモリ装置のセンスアンプのクロック動作を
外部的に制御する方法及び装置を提供する。 【解決手段】 メモリ装置外部の制御信号の操作の関数
としてメモリ装置のセンスアンプクロック動作を変化さ
せるメモリ装置のテストモードを喚起させることが可能
である。テストモードイネーブル信号の適宜の論理状態
において、メモリ装置のテストモードへエンターする。
センスアンプの通常のクロック動作は、テストモード期
間中中断され且つセンスアンプは外部制御信号の第一論
理状態から第二論理状態への遷移に従ってクロック動作
される。外部制御信号の遷移の後の所定の時間期間にお
いて、センスアンプがクロック動作される。
外部的に制御する方法及び装置を提供する。 【解決手段】 メモリ装置外部の制御信号の操作の関数
としてメモリ装置のセンスアンプクロック動作を変化さ
せるメモリ装置のテストモードを喚起させることが可能
である。テストモードイネーブル信号の適宜の論理状態
において、メモリ装置のテストモードへエンターする。
センスアンプの通常のクロック動作は、テストモード期
間中中断され且つセンスアンプは外部制御信号の第一論
理状態から第二論理状態への遷移に従ってクロック動作
される。外部制御信号の遷移の後の所定の時間期間にお
いて、センスアンプがクロック動作される。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路
（ＩＣ）メモリ装置に関するるものであって、更に詳細
には、同期型及び非同期型メモリ装置のセンスアンプ制
御技術に関するものである。
（ＩＣ）メモリ装置に関するるものであって、更に詳細
には、同期型及び非同期型メモリ装置のセンスアンプ制
御技術に関するものである。
【０００２】
【従来の技術】例えばＳＲＡＭ（スタティックランダム
アクセスメモリ）装置等の同期型及び非同期型の両方の
ＩＣメモリ装置に関して、ダイナミッククロック型セン
スアンプが使用される。クロック型センスアンプは、Ｄ
Ｃ電流を消費することがなく、従ってＩＣメモリ装置に
よって消費されるパワー即ち電力を最小に維持させると
いう点における利点を与えている。センスアンプ回路は
魅力的な電力消費特性を有するものであるが、初期的な
誤った検知動作から回復することが不可能であり、従っ
て、あまり早期にクロック動作させてはならない。誤っ
た検知動作は、通常、メモリ装置のセンスアンプ回路に
対する信号マージン（余裕）内に設計することにより防
止される。このセンスアンプ信号マージンは、センスア
ンプがクロック動作される前に発展させることが許容さ
れるセンスアンプへ入力される差別的信号の量を決定す
る。メモリ装置のセンスアンプ信号マージンは該装置の
誤った検知動作を防止する。
アクセスメモリ）装置等の同期型及び非同期型の両方の
ＩＣメモリ装置に関して、ダイナミッククロック型セン
スアンプが使用される。クロック型センスアンプは、Ｄ
Ｃ電流を消費することがなく、従ってＩＣメモリ装置に
よって消費されるパワー即ち電力を最小に維持させると
いう点における利点を与えている。センスアンプ回路は
魅力的な電力消費特性を有するものであるが、初期的な
誤った検知動作から回復することが不可能であり、従っ
て、あまり早期にクロック動作させてはならない。誤っ
た検知動作は、通常、メモリ装置のセンスアンプ回路に
対する信号マージン（余裕）内に設計することにより防
止される。このセンスアンプ信号マージンは、センスア
ンプがクロック動作される前に発展させることが許容さ
れるセンスアンプへ入力される差別的信号の量を決定す
る。メモリ装置のセンスアンプ信号マージンは該装置の
誤った検知動作を防止する。
【０００３】メモリ装置のセンスアンプ信号マージン
は、一般的には、メモリ装置内部において画定される。
メモリ装置の設計期間中に、適宜のセンスアンプ信号マ
ージンが選択される。メモリ装置のセンスアンプ信号マ
ージンはメモリ装置内部でクロック動作されるので、そ
れは外部制御に委託されたり修正されることはない。
は、一般的には、メモリ装置内部において画定される。
メモリ装置の設計期間中に、適宜のセンスアンプ信号マ
ージンが選択される。メモリ装置のセンスアンプ信号マ
ージンはメモリ装置内部でクロック動作されるので、そ
れは外部制御に委託されたり修正されることはない。
【０００４】センスアンプ回路の内部的に制御されるク
ロック動作は、メモリ装置の選択したセンスアンプ信号
マージンが侵害されることがないことを確保するもので
あるが、それは、勿論、いつセンスアンプ回路がクロッ
ク動作されるかに関しての柔軟性を与えるものではな
い。メモリ装置のセンスアンプ回路を選択的にクロック
動作させることが可能であることから幾つかの利点が得
られる。より厳しい装置のタイミングをエミレーション
することが可能であり、且つメモリ装置のより高速な又
はより低速の設定とさせることが可能である。このこと
は、例えば、ヒューズオプションの適宜の選択によって
達成することが可能である。又、センスアンプ回路の選
択的クロック動作は、弱いビットを識別するためのスト
レステストとして使用することが可能であり、その弱い
ビットは冗長要素を使用することにより修復することが
可能である。更に、装置の性能限界を決定するために選
択的クロック動作を使用することも可能である。
ロック動作は、メモリ装置の選択したセンスアンプ信号
マージンが侵害されることがないことを確保するもので
あるが、それは、勿論、いつセンスアンプ回路がクロッ
ク動作されるかに関しての柔軟性を与えるものではな
い。メモリ装置のセンスアンプ回路を選択的にクロック
動作させることが可能であることから幾つかの利点が得
られる。より厳しい装置のタイミングをエミレーション
することが可能であり、且つメモリ装置のより高速な又
はより低速の設定とさせることが可能である。このこと
は、例えば、ヒューズオプションの適宜の選択によって
達成することが可能である。又、センスアンプ回路の選
択的クロック動作は、弱いビットを識別するためのスト
レステストとして使用することが可能であり、その弱い
ビットは冗長要素を使用することにより修復することが
可能である。更に、装置の性能限界を決定するために選
択的クロック動作を使用することも可能である。
【０００５】メモリ装置のセンスアンプ回路の内部的に
制御されるクロック動作は、これらの利点を実現するこ
とを可能とするものではない。従って、メモリ装置外部
においてメモリ装置のセンスアンプのクロック動作を外
部的に制御することが可能である技術を提供することが
所望されている。
制御されるクロック動作は、これらの利点を実現するこ
とを可能とするものではない。従って、メモリ装置外部
においてメモリ装置のセンスアンプのクロック動作を外
部的に制御することが可能である技術を提供することが
所望されている。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、メモリ装置のセンスアンプのクロック動作
を外部的に制御することが可能な技術を提供することを
目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、メモリ装置のセンスアンプのクロック動作
を外部的に制御することが可能な技術を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、メモリ
装置外部の信号の制御に基づいてメモリ装置のセンスア
ンプクロック動作を変化させるテストモードを喚起させ
ることが可能である。テストモードイネーブル信号の適
宜の論理状態において、メモリ装置のテストモードへエ
ンターされる。センスアンプの通常のクロック動作がテ
ストモード期間中は中断され且つセンスアンプは外部制
御信号の遷移に従ってクロック動作される。センスアン
プのクロック動作は、第一論理状態から第二論理状態へ
の外部制御信号の遷移をトラッキング即ち追従する。従
って、該制御信号の遷移が、同期型メモリ装置の場合に
は、メモリ装置のクロック信号と相対的に、又は、非同
期型メモリ装置の場合にはメモリ装置のアドレス信号と
相対的に、移動されると、クロック信号又はアドレス信
号と相対的なセンスアンプ回路のクロック動作が対応し
て移動される。
装置外部の信号の制御に基づいてメモリ装置のセンスア
ンプクロック動作を変化させるテストモードを喚起させ
ることが可能である。テストモードイネーブル信号の適
宜の論理状態において、メモリ装置のテストモードへエ
ンターされる。センスアンプの通常のクロック動作がテ
ストモード期間中は中断され且つセンスアンプは外部制
御信号の遷移に従ってクロック動作される。センスアン
プのクロック動作は、第一論理状態から第二論理状態へ
の外部制御信号の遷移をトラッキング即ち追従する。従
って、該制御信号の遷移が、同期型メモリ装置の場合に
は、メモリ装置のクロック信号と相対的に、又は、非同
期型メモリ装置の場合にはメモリ装置のアドレス信号と
相対的に、移動されると、クロック信号又はアドレス信
号と相対的なセンスアンプ回路のクロック動作が対応し
て移動される。
【０００８】センスアンプクロック動作の外部的制御
は、従来技術の内部的に制御されるクロック動作と比較
して幾つかの利点を提供している。より厳しいタイミン
グをエミレーションすることが可能であり、且つ装置の
より高速な又はより低速な設定とさせることが可能であ
る。このことは、例えば、ヒューズオプションを適宜使
用することにより達成することが可能である。又、セン
スアンプの選択的クロック動作は、弱いビットを識別す
るためのストレステストとして使用することが可能であ
り、その弱いビットは、冗長要素を使用することにより
修復することが可能である。更に、選択的クロック動作
は、装置の性能限界を決定するために使用することが可
能である。
は、従来技術の内部的に制御されるクロック動作と比較
して幾つかの利点を提供している。より厳しいタイミン
グをエミレーションすることが可能であり、且つ装置の
より高速な又はより低速な設定とさせることが可能であ
る。このことは、例えば、ヒューズオプションを適宜使
用することにより達成することが可能である。又、セン
スアンプの選択的クロック動作は、弱いビットを識別す
るためのストレステストとして使用することが可能であ
り、その弱いビットは、冗長要素を使用することにより
修復することが可能である。更に、選択的クロック動作
は、装置の性能限界を決定するために使用することが可
能である。
【０００９】
【発明の実施の形態】本発明は、メモリ装置のセンスア
ンプのクロック動作の外部制御を達成する方法及び装置
を提供している。本明細書において記載するように、セ
ンスアンプの「クロック動作」という用語は、少なくと
も、センスアンプへ供給される差動入力信号を増幅する
ことを意味しており、それは、更に、センスアンプのデ
ータ状態をラッチングすることを包含することが可能で
ある。外部制御信号は、メモリ装置のセンスアンプクロ
ック動作を制御するために使用される。メモリ装置は、
同期型又は非同期型メモリ装置、例えばＳＲＡＭとする
ことが可能である。
ンプのクロック動作の外部制御を達成する方法及び装置
を提供している。本明細書において記載するように、セ
ンスアンプの「クロック動作」という用語は、少なくと
も、センスアンプへ供給される差動入力信号を増幅する
ことを意味しており、それは、更に、センスアンプのデ
ータ状態をラッチングすることを包含することが可能で
ある。外部制御信号は、メモリ装置のセンスアンプクロ
ック動作を制御するために使用される。メモリ装置は、
同期型又は非同期型メモリ装置、例えばＳＲＡＭとする
ことが可能である。
【００１０】本発明によれば、メモリ装置外部の制御に
基づいてメモリ装置のセンスアンプクロック動作を変化
させるテストモードを喚起させることが可能である。図
１を参照すると、メモリ装置のセンスアンプのクロック
動作を制御するために外部制御信号を使用する状態を示
したタイミング線図が示されている。センスアンプイネ
ーブル（ＳＡＥＮ）信号１４はメモリ装置のセンスアン
プのクロック動作を制御するセンスアンプクロック信号
である。図１に示したように、センスアンプイネーブル
（ＳＡＥＮ）信号１４は、外部制御信号１２が第一論理
状態から第二論理状態、図示例においては、低論理状態
から高論理状態へ遷移するまでパルス動作することはな
い。クロック（Ｋ）又はアドレス信号１０自身の遷移は
センスアンプイネーブル（ＳＡＥＮ）信号１４をパルス
動作させるのには充分なものではない。
基づいてメモリ装置のセンスアンプクロック動作を変化
させるテストモードを喚起させることが可能である。図
１を参照すると、メモリ装置のセンスアンプのクロック
動作を制御するために外部制御信号を使用する状態を示
したタイミング線図が示されている。センスアンプイネ
ーブル（ＳＡＥＮ）信号１４はメモリ装置のセンスアン
プのクロック動作を制御するセンスアンプクロック信号
である。図１に示したように、センスアンプイネーブル
（ＳＡＥＮ）信号１４は、外部制御信号１２が第一論理
状態から第二論理状態、図示例においては、低論理状態
から高論理状態へ遷移するまでパルス動作することはな
い。クロック（Ｋ）又はアドレス信号１０自身の遷移は
センスアンプイネーブル（ＳＡＥＮ）信号１４をパルス
動作させるのには充分なものではない。
【００１１】図１に示したように、外部信号がメモリ装
置のセンスアンプクロック動作を制御する。外部制御信
号１２は外部的に制御することの可能なメモリ装置に対
して外部的な任意の数の信号とすることが可能である。
例えば、外部制御信号１２は、メモリＳＲＡＭ装置のブ
ロック書込信号又は出力イネーブル信号とすることが可
能である。
置のセンスアンプクロック動作を制御する。外部制御信
号１２は外部的に制御することの可能なメモリ装置に対
して外部的な任意の数の信号とすることが可能である。
例えば、外部制御信号１２は、メモリＳＲＡＭ装置のブ
ロック書込信号又は出力イネーブル信号とすることが可
能である。
【００１２】センスアンプイネーブル（ＳＡＥＮ）信号
１４は、図２に示したブロック制御回路２０によって発
生される。注意すべきことであるが、ブロック制御回路
２０は付加的にブロック制御特性を有するセンスアンプ
制御回路として動作する。ブロック制御回路２０は以下
のような入力信号、即ち書込＿信号２１、ブロック選択
信号２２、テストモードイネーブル信号２４、検知信号
２６、リセット信号２８、遅延信号３０を受取る。尚、
本明細書において、信号の命名の後にアンダーラインの
記号を付したものはその命名した信号の反転信号である
ことを示している。出力信号としては、平衡信号７６、
分離信号７８、センスアンプイネーブル（ＳＡＥＮ）信
号１４がブロック制御回路２０によって発生される。更
に、ブロック制御回路２０は以下の要素、即ち、インバ
ータ３２，４８，５０，５２，５４，５８，６４，７
２，７４とＮＯＲ論理ゲート３４，６０，６６，６８
と、ＮＡＮＤ論理ゲート４６，５６，６２と、トランジ
スタ３６，３８，４０，４２，４４と、Ｐチャンネルト
ランジスタ７０ａとＮチャンネルトランジスタ７０ｂと
によって構成されている遅延要素７０とを有している。
１４は、図２に示したブロック制御回路２０によって発
生される。注意すべきことであるが、ブロック制御回路
２０は付加的にブロック制御特性を有するセンスアンプ
制御回路として動作する。ブロック制御回路２０は以下
のような入力信号、即ち書込＿信号２１、ブロック選択
信号２２、テストモードイネーブル信号２４、検知信号
２６、リセット信号２８、遅延信号３０を受取る。尚、
本明細書において、信号の命名の後にアンダーラインの
記号を付したものはその命名した信号の反転信号である
ことを示している。出力信号としては、平衡信号７６、
分離信号７８、センスアンプイネーブル（ＳＡＥＮ）信
号１４がブロック制御回路２０によって発生される。更
に、ブロック制御回路２０は以下の要素、即ち、インバ
ータ３２，４８，５０，５２，５４，５８，６４，７
２，７４とＮＯＲ論理ゲート３４，６０，６６，６８
と、ＮＡＮＤ論理ゲート４６，５６，６２と、トランジ
スタ３６，３８，４０，４２，４４と、Ｐチャンネルト
ランジスタ７０ａとＮチャンネルトランジスタ７０ｂと
によって構成されている遅延要素７０とを有している。
【００１３】本発明にとって重要なブロック制御回路２
０は、メモリ装置のセンスアンプをクロック動作させる
ために使用されるセンスアンプイネーブル（ＳＡＥＮ）
信号１４を発生する。ブロック選択信号２２及びテスト
モードイネーブル信号２４は、トランジスタ４０のゲー
ト及びトランジスタ３６のゲートを制御するノード１に
おける信号を発生させるために論理ゲート３４によって
発生される。トランジスタ３８のゲート及びトランジス
タ４４のゲートはセンス（検知）信号２６によって制御
される。検知信号２６は、図３に示したように、ＡＮＤ
ゲート８０によるテストモードイネーブル信号２４と外
部制御信号１２との論理演算を実行することによって発
生される。
０は、メモリ装置のセンスアンプをクロック動作させる
ために使用されるセンスアンプイネーブル（ＳＡＥＮ）
信号１４を発生する。ブロック選択信号２２及びテスト
モードイネーブル信号２４は、トランジスタ４０のゲー
ト及びトランジスタ３６のゲートを制御するノード１に
おける信号を発生させるために論理ゲート３４によって
発生される。トランジスタ３８のゲート及びトランジス
タ４４のゲートはセンス（検知）信号２６によって制御
される。検知信号２６は、図３に示したように、ＡＮＤ
ゲート８０によるテストモードイネーブル信号２４と外
部制御信号１２との論理演算を実行することによって発
生される。
【００１４】重要なことであるが、装置のテストモード
期間中に、テストモードイネーブル信号２４が高論理状
態であると、センスアンプのクロック動作が、同期型メ
モリ装置の場合には、クロック信号１０の遷移に基づい
て行なわれ、又は、非同期型メモリ装置の場合には、ア
ドレス又は制御信号１０の遷移に基づいて行なわれる。
従って、通常モードにおいては、センスアンプ回路２０
０は、信号１０の遷移の後所定時間期間においてクロッ
ク動作される。トランジスタ４４は検知信号２６によっ
て制御され且つブロック選択信号２２によるものではな
い。然しながら、メモリ装置の通常動作モードにおいて
は、テストモードイネーブル信号２４が低論理状態であ
ると、ブロック選択信号２２がノード２を制御する。ト
ランジスタ４０及び４２はインバータとして動作し且つ
その場合に、メモリ装置のメモリセルを模倣する。トラ
ンジスタ４０はメモリ装置のメモリセルのパスゲートと
して動作し、一方トランジスタ４２はメモリセルのプル
ダウントランジスタとして動作する。
期間中に、テストモードイネーブル信号２４が高論理状
態であると、センスアンプのクロック動作が、同期型メ
モリ装置の場合には、クロック信号１０の遷移に基づい
て行なわれ、又は、非同期型メモリ装置の場合には、ア
ドレス又は制御信号１０の遷移に基づいて行なわれる。
従って、通常モードにおいては、センスアンプ回路２０
０は、信号１０の遷移の後所定時間期間においてクロッ
ク動作される。トランジスタ４４は検知信号２６によっ
て制御され且つブロック選択信号２２によるものではな
い。然しながら、メモリ装置の通常動作モードにおいて
は、テストモードイネーブル信号２４が低論理状態であ
ると、ブロック選択信号２２がノード２を制御する。ト
ランジスタ４０及び４２はインバータとして動作し且つ
その場合に、メモリ装置のメモリセルを模倣する。トラ
ンジスタ４０はメモリ装置のメモリセルのパスゲートと
して動作し、一方トランジスタ４２はメモリセルのプル
ダウントランジスタとして動作する。
【００１５】ノード２における信号及びリセット信号２
８がＮＯＲゲート６６へ入力される。ＮＯＲゲート６６
の出力及び遅延信号３０はＮＯＲゲート６８への入力信
号である。ＮＯＲゲート６８の出力端は遅延要素７０へ
接続されており、遅延要素７０は、図示した如く、Ｐチ
ャンネルトランジスタ７０ａとＮチャンネルトランジス
タ７０ｂとから構成されている。遅延信号３０はＮＯＲ
ゲート６８を制御して、メモリ装置のセンスアンプを選
択的に高速化又は低速化させる。遅延要素７０の出力
は、遅延インバータ７２及び７４を介して通過した後、
ノード２における信号及び書込＿信号２１と共に、論理
ゲート６０の入力信号である。論理ゲート６０の出力は
論理ゲート６２へパスされ、論理ゲート６２は一方の入
力信号としてブロック選択信号２２を受取る。論理ゲー
ト６２の出力信号はインバータ６４によって反転され、
インバータ６４はセンスアンプイネーブル（ＳＡＥＮ）
信号１４を発生する。
８がＮＯＲゲート６６へ入力される。ＮＯＲゲート６６
の出力及び遅延信号３０はＮＯＲゲート６８への入力信
号である。ＮＯＲゲート６８の出力端は遅延要素７０へ
接続されており、遅延要素７０は、図示した如く、Ｐチ
ャンネルトランジスタ７０ａとＮチャンネルトランジス
タ７０ｂとから構成されている。遅延信号３０はＮＯＲ
ゲート６８を制御して、メモリ装置のセンスアンプを選
択的に高速化又は低速化させる。遅延要素７０の出力
は、遅延インバータ７２及び７４を介して通過した後、
ノード２における信号及び書込＿信号２１と共に、論理
ゲート６０の入力信号である。論理ゲート６０の出力は
論理ゲート６２へパスされ、論理ゲート６２は一方の入
力信号としてブロック選択信号２２を受取る。論理ゲー
ト６２の出力信号はインバータ６４によって反転され、
インバータ６４はセンスアンプイネーブル（ＳＡＥＮ）
信号１４を発生する。
【００１６】論理ゲート６２の出力は論理ゲート４６の
入力信号であり、反転されたブロック選択信号２２は論
理ゲート４６の第二入力信号である。論理ゲート４６の
出力信号は平衡信号７６を発生する。平衡信号７６は当
該技術分野において公知の態様でメモリ装置のセンスア
ンプをプレチャージし且つ平衡化させるべく動作する。
論理ゲート６２の出力は、更に、論理ゲート５６の入力
信号でもある。論理ゲート５６の出力信号はインバータ
５８によって反転されて分離信号７８を発生する。イン
バータ５２及び５４は、分離信号７８を遅延させること
が所望される場合に付加することが可能である。分離信
号７８は、図４に示した読取バス真信号１０２及び読取
バス補元信号１０４に対するビット線をセンスアンプ回
路へ接続するパスゲートをターンオフさせることによっ
て、メモリ装置のビット線をセンスアンプ回路から分離
させる。
入力信号であり、反転されたブロック選択信号２２は論
理ゲート４６の第二入力信号である。論理ゲート４６の
出力信号は平衡信号７６を発生する。平衡信号７６は当
該技術分野において公知の態様でメモリ装置のセンスア
ンプをプレチャージし且つ平衡化させるべく動作する。
論理ゲート６２の出力は、更に、論理ゲート５６の入力
信号でもある。論理ゲート５６の出力信号はインバータ
５８によって反転されて分離信号７８を発生する。イン
バータ５２及び５４は、分離信号７８を遅延させること
が所望される場合に付加することが可能である。分離信
号７８は、図４に示した読取バス真信号１０２及び読取
バス補元信号１０４に対するビット線をセンスアンプ回
路へ接続するパスゲートをターンオフさせることによっ
て、メモリ装置のビット線をセンスアンプ回路から分離
させる。
【００１７】図４を参照すると、センスアンプ回路２０
０が示されている。センスアンプ回路２００は図２のブ
ロック制御回路２０によって発生される平衡信号７６及
びセンスアンプイネーブル（ＳＡＥＮ）信号１４を受取
る。更に、センスアンプ回路２００は読取バス真信号１
０２及び読取バス補元信号１０４を受取る。読取バス真
信号１０２及び読取バス補元信号１０４は、当該技術分
野において公知の如く、列デコードパスゲートを介して
メモリセルのビット線へ接続している。センスアンプ回
路２０はトランジスタ１０６，１０８，１１０，１１
４，１１６，１２０，１２２，１２４，１２６，１３
６，１４０，１４２と、インバータ１２８，１３４と、
論理ゲート１３０，１３８を有している。センスアンプ
回路２００はグローバルデータバスを発生する。トライ
ステート可能なドライバ１２９はグローバルデータバス
１４４を駆動する。トランジスタ１４，１１６，１２
０，１２２，１２４はセンスアンプ回路２００のクロッ
ク動作可能なラッチを形成する。トランジスタ１１４と
１１６とから構成されているＰチャンネルパスゲート
は、それらが検知動作を開始する時に、それらがターン
オフされるように、図２の分離信号７８によって制御さ
れる。
０が示されている。センスアンプ回路２００は図２のブ
ロック制御回路２０によって発生される平衡信号７６及
びセンスアンプイネーブル（ＳＡＥＮ）信号１４を受取
る。更に、センスアンプ回路２００は読取バス真信号１
０２及び読取バス補元信号１０４を受取る。読取バス真
信号１０２及び読取バス補元信号１０４は、当該技術分
野において公知の如く、列デコードパスゲートを介して
メモリセルのビット線へ接続している。センスアンプ回
路２０はトランジスタ１０６，１０８，１１０，１１
４，１１６，１２０，１２２，１２４，１２６，１３
６，１４０，１４２と、インバータ１２８，１３４と、
論理ゲート１３０，１３８を有している。センスアンプ
回路２００はグローバルデータバスを発生する。トライ
ステート可能なドライバ１２９はグローバルデータバス
１４４を駆動する。トランジスタ１４，１１６，１２
０，１２２，１２４はセンスアンプ回路２００のクロッ
ク動作可能なラッチを形成する。トランジスタ１１４と
１１６とから構成されているＰチャンネルパスゲート
は、それらが検知動作を開始する時に、それらがターン
オフされるように、図２の分離信号７８によって制御さ
れる。
【００１８】テストモードにおいては、外部制御信号１
２の状態がメモリ装置のセンスアンプのクロック動作を
制御する。再度図２を参照すると、テストモードイネー
ブル信号２４が高であり且つテストモードにエンターし
たことを表わす場合には、検知信号２６は外部制御信号
１２に追従する。テストモードにおいては、テストモー
ドイネーブル信号２４が高論理状態であり、ノード１は
強制的に低とされる。更に、遅延信号３０も高論理状態
であり、遅延要素７０によって導入される遅延がディス
エーブル即ち動作不能状態とされるようにノード２をし
てＮＯＲゲート６０を制御させる。この条件は、センス
アンプイネーブル（ＳＡＥＮ）信号１４が図４のセンス
アンプをクロック動作させることが可能な高論理状態と
なることを可能とさせる。逆に、テストモードイネーブ
ル信号２４が低論理状態であると、メモリ装置はテスト
モード状態にはなく、その際にブロック選択信号２２が
通常の態様でノード１を制御することを可能とさせる。
２の状態がメモリ装置のセンスアンプのクロック動作を
制御する。再度図２を参照すると、テストモードイネー
ブル信号２４が高であり且つテストモードにエンターし
たことを表わす場合には、検知信号２６は外部制御信号
１２に追従する。テストモードにおいては、テストモー
ドイネーブル信号２４が高論理状態であり、ノード１は
強制的に低とされる。更に、遅延信号３０も高論理状態
であり、遅延要素７０によって導入される遅延がディス
エーブル即ち動作不能状態とされるようにノード２をし
てＮＯＲゲート６０を制御させる。この条件は、センス
アンプイネーブル（ＳＡＥＮ）信号１４が図４のセンス
アンプをクロック動作させることが可能な高論理状態と
なることを可能とさせる。逆に、テストモードイネーブ
ル信号２４が低論理状態であると、メモリ装置はテスト
モード状態にはなく、その際にブロック選択信号２２が
通常の態様でノード１を制御することを可能とさせる。
【００１９】図４のセンスアンプが通常動作モードでク
ロック動作されるか又はテストモードでクロック動作さ
れるかは、図２に示したように、ブロック選択信号２２
及びテストモードイネーブル信号２４をゲート動作する
ＮＯＲゲート３４によって決定される。テストモードイ
ネーブル信号２４が高論理状態であると、テストモード
へエンターされ且つセンスアンプの通常クロック動作が
ブロックされる。テストモードにおいては、センスアン
プは図１に示したように外部制御信号１２の遷移に従っ
てクロック動作される。従って、センスアンプのクロッ
ク動作は、外部制御信号１２のメモリ装置の外部ピン上
における第一論理状態から第二論理状態への遷移に対し
てトラッキング即ち追従する。外部制御信号１２が、同
期型メモリ装置の場合においてはクロック信号１０に対
して相対的に、又は、非同期型メモリ装置の場合にはア
ドレス又は制御信号１０と相対的に移動されると、セン
スアンプのクロック動作は、夫々、クロック又はアドレ
スサイクルの開始に関して対応的に移動される。信号１
０と相対的に外部制御信号１２を操作することにより、
センスアンプ回路をクロック動作する前に、センスアン
プに対し多かれ少なかれ異なる入力信号を選択的に発生
させることを可能とさせる。
ロック動作されるか又はテストモードでクロック動作さ
れるかは、図２に示したように、ブロック選択信号２２
及びテストモードイネーブル信号２４をゲート動作する
ＮＯＲゲート３４によって決定される。テストモードイ
ネーブル信号２４が高論理状態であると、テストモード
へエンターされ且つセンスアンプの通常クロック動作が
ブロックされる。テストモードにおいては、センスアン
プは図１に示したように外部制御信号１２の遷移に従っ
てクロック動作される。従って、センスアンプのクロッ
ク動作は、外部制御信号１２のメモリ装置の外部ピン上
における第一論理状態から第二論理状態への遷移に対し
てトラッキング即ち追従する。外部制御信号１２が、同
期型メモリ装置の場合においてはクロック信号１０に対
して相対的に、又は、非同期型メモリ装置の場合にはア
ドレス又は制御信号１０と相対的に移動されると、セン
スアンプのクロック動作は、夫々、クロック又はアドレ
スサイクルの開始に関して対応的に移動される。信号１
０と相対的に外部制御信号１２を操作することにより、
センスアンプ回路をクロック動作する前に、センスアン
プに対し多かれ少なかれ異なる入力信号を選択的に発生
させることを可能とさせる。
【００２０】センスアンプクロック動作の外部的制御は
従来技術の内部的に制御されるクロック動作に対し幾つ
かの利点を与えている。より厳格なタイミングをエミレ
ーションすることが可能であり、且つ装置のより高速又
はより低速の設定を行なうことが可能である。このこと
は、例えば、製造した装置の迅速な配布を向上させる可
能性のあるヒューズオプションを適宜使用することによ
り達成することが可能である。又、センスアンプの選択
的クロック動作は、弱いビットを識別するためのストレ
ステストとして使用することが可能であり、弱いビット
は冗長な要素を使用することにより修復することが可能
である。更に、装置の性能限界を決定するために選択的
クロック動作を使用することが可能である。メモリ装置
のセンスアンプの選択的クロック動作は、更に、該装置
の欠陥ビットの歩留まり解析のために使用することも可
能である。
従来技術の内部的に制御されるクロック動作に対し幾つ
かの利点を与えている。より厳格なタイミングをエミレ
ーションすることが可能であり、且つ装置のより高速又
はより低速の設定を行なうことが可能である。このこと
は、例えば、製造した装置の迅速な配布を向上させる可
能性のあるヒューズオプションを適宜使用することによ
り達成することが可能である。又、センスアンプの選択
的クロック動作は、弱いビットを識別するためのストレ
ステストとして使用することが可能であり、弱いビット
は冗長な要素を使用することにより修復することが可能
である。更に、装置の性能限界を決定するために選択的
クロック動作を使用することが可能である。メモリ装置
のセンスアンプの選択的クロック動作は、更に、該装置
の欠陥ビットの歩留まり解析のために使用することも可
能である。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づくＳＲＡＭ装置のセンスアンプ
のクロック動作を制御するために外部制御信号を使用す
る状態を示した概略タイミン線図。
のクロック動作を制御するために外部制御信号を使用す
る状態を示した概略タイミン線図。
【図２】 本発明に基づくメモリ装置のブロック制御回
路を示した概略図。
路を示した概略図。
【図３】 本発明の検知信号を発生するために実施する
ことの可能な論理機能を示した概略図。
ことの可能な論理機能を示した概略図。
【図４】 本発明に基づくセンスアンプ回路を示した概
略図。
略図。
１０ クロック又はアドレス信号 １２ 外部制御信号 １４ センスアンプイネーブル（ＳＡＥＮ）信号 ２０ ブロック制御回路 ２１ 書込＿信号 ２２ ブロック選択信号 ２４ テストモードイネーブル信号 ２６ 検知信号 ２８ リセット信号 ３０ 遅延信号 ３２，４８，５０，５２，５４，５８，６４，７２，７
４ インバータ ３４，６０，６６，６８ ＮＯＲ論理ゲート ３６，３８，４０，４２，４４ トランジスタ ４６，５６，６２ ＮＡＮＤ論理ゲート ７０ 遅延要素 ７０ａ Ｐチャンネルトランジスタ ７０ｂ Ｎチャンネルトランジスタ ７６ 平衡信号 ７８ 分離信号
４ インバータ ３４，６０，６６，６８ ＮＯＲ論理ゲート ３６，３８，４０，４２，４４ トランジスタ ４６，５６，６２ ＮＡＮＤ論理ゲート ７０ 遅延要素 ７０ａ Ｐチャンネルトランジスタ ７０ｂ Ｎチャンネルトランジスタ ７６ 平衡信号 ７８ 分離信号
Claims (32)
- 【請求項１】 メモリ装置外部のメモリ装置のセンスア
ンプ回路のクロック動作を制御する方法において、 前記メモリ装置のテストモードへエンターし、 前記メモリ装置によって受取られた外部制御信号を第一
論理状態から第二論理状態へ遷移させ、 前記外部制御信号の前記第一論理状態から前記第二論理
状態への遷移に続く所定時間期間の後に、前記メモリ装
置のセンスアンプ回路をクロック動作させる、上記各ス
テップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記メモリ装置のテ
ストモード期間中に、前記メモリ装置の通常モードに従
う前記センスアンプ回路のクロック動作を中断させるこ
とを特徴とする方法。 - 【請求項３】 メモリ装置外部のメモリ装置のセンスア
ンプ回路のクロック動作を制御する方法において、 前記メモリ装置のテストモードへエンターし、 前記メモリ装置によって受取られた外部制御信号を第一
論理状態から第二論理状態へ遷移させ、 前記外部制御信号の前記第一論理状態から前記第二論理
状態への遷移に続く所定時間期間の後に、前記メモリ装
置のセンスアンプ回路をクロック動作させる、上記各ス
テップを有しており、前記メモリ装置のサイクル信号と
相対的に前記外部制御信号の遷移を移動させると前記サ
イクル信号と相対的に前記センスアンプ回路のクロック
動作を移動させることを特徴とする方法。 - 【請求項４】 請求項３において、前記メモリ装置のテ
ストモード期間中に、前記メモリ装置の通常モードに従
うセンスアンプ回路のクロック動作が中断されることを
特徴とする方法。 - 【請求項５】 請求項３において、前記メモリ装置が同
期型メモリ装置であり且つサイクル信号が前記メモリ装
置のクロック信号であることを特徴とする方法。 - 【請求項６】 請求項３において、前記メモリ装置が非
同期型メモリ装置であり且つ前記サイクル信号が前記メ
モリ装置のアドレス信号であることを特徴とする方法。 - 【請求項７】 請求項３において、前記メモリ装置が非
同期型メモリ装置であり且つ前記サイクル信号が前記メ
モリ装置の制御信号であることを特徴とする方法。 - 【請求項８】 メモリ装置外部のメモリ装置のセンスア
ンプ回路のクロック動作を制御する方法において、 前記メモリ装置のテストモードへエンターし、 前記メモリ装置によって受取られる外部制御信号の第一
論理状態から第二論理状態への遷移を前記メモリ装置の
サイクル信号と相対的に移動させ、 前記外部制御信号の前記第一論理状態から前記第二論理
状態への遷移に続く所定の時間期間の後に、前記メモリ
装置のセンスアンプ回路をクロック動作させ、その場合
に前記センスアンプ回路をクロック動作させることが前
記外部制御信号の遷移をトラッキングさせ、且つ前記外
部制御信号の遷移を前記サイクル信号と相対的に移動さ
せるステップが対応的に前記センスアンプ回路のクロッ
ク動作を前記サイクル信号と相対的に移動させる、上記
各ステップを有することを特徴とする方法。 - 【請求項９】 請求項８において、メモリ装置のサイク
ル信号と相対的に外部制御信号の遷移を移動させること
がメモリ装置の読取サイクル時にメモリ装置が誤ったデ
ータを出力することを開始するセンスアンプ回路の合否
信号マージンを決定することを可能とさせることを特徴
とする方法。 - 【請求項１０】 請求項９において、センスアンプ回路
の合否信号マージンが決定される場合に、メモリ装置の
読取サイクル時にメモリ装置が誤ったデータを出力する
ことを防止するためにセンスアンプ回路のクロック動作
を固定させることを特徴とする方法。 - 【請求項１１】 請求項８において、メモリ装置のテス
トモード期間中に、メモリ装置の通常モードに従うセン
スアンプ回路のクロック動作が中断されることを特徴と
する方法。 - 【請求項１２】 請求項８において、メモリ装置が同期
型メモリ装置であり且つサイクル信号がメモリ装置のク
ロック信号であることを特徴とする方法。 - 【請求項１３】 請求項８において、前記メモリ装置が
非同期型メモリ装置であり且つ前記サイクル信号がメモ
リ装置のアドレス信号であることを特徴とする方法。 - 【請求項１４】 メモリ装置外部のメモリ装置のセンス
アンプ回路のクロック動作を制御する方法において、 メモリ装置のテストモードへエンターし、 前記メモリ装置によって受取られる外部制御信号の前記
メモリ装置のサイクル信号と相対的に第一論理状態から
第二論理状態への遷移を固定し、 前記メモリ装置の不合格ビットを識別するために前記メ
モリ装置をテストし、 前記不合格ビットを冗長要素で置換させることによって
前記不合格ビットを修復する、上記各ステップを有する
ことを特徴とする方法。 - 【請求項１５】 メモリ装置のセンスアンプのクロック
動作の外部制御を与えるメモリ装置の回路において、 テストモードイネーブル信号と制御信号とが供給され且
つセンスアンプイネーブル信号を発生するセンスアンプ
制御回路が設けられており、 前記センスアンプ制御回路によって発生されたセンスア
ンプイネーブル信号を受取るセンスアンプ回路が設けら
れており、前記センスアンプイネーブル信号は前記セン
スアンプ回路をクロック動作させることが可能であり、 メモリ装置が前記テストモードイネーブル信号によって
画定されるテストモードにある場合に、第一論理状態か
ら第二論理状態への前記制御信号の遷移が前記センスア
ンプイネーブル信号をして前記制御信号の第一論理状態
から第二論理状態への遷移の後の所定時間期間において
前記センスアンプ回路をクロック動作させる、ことを特
徴とする回路。 - 【請求項１６】 請求項１５において、前記制御信号が
外部制御信号を前記テストモードイネーブル信号とゲー
ト動作させることによって発生されることを特徴とする
回路。 - 【請求項１７】 メモリ装置のセンスアンプのクロック
動作の外部制御を与えるメモリ装置の回路において、 ブロック選択信号と、テストモードイネーブル信号と、
制御信号とが供給されセンスアンプイネーブル信号と平
衡信号とを発生するセンスアンプ制御回路が設けられて
おり、 前記センスアンプ制御回路によって発生されたセンスア
ンプイネーブル信号と平衡信号とを受取るセンスアンプ
回路が設けられており、前記センスアンプイネーブル信
号は前記センスアンプ回路をクロック動作させることが
可能であり且つ前記平衡信号は前記センスアンプ回路を
プレチャージすると共に平衡化させ、 前記メモリ装置が前記テストモードイネーブル信号によ
って画定されるテストモードにある場合に、前記制御信
号の第一論理状態から第二論理状態への遷移が前記セン
スアンプイネーブル信号をして前記制御信号が第一論理
状態から第二論理状態へ遷移した後所定時間期間におい
て前記センスアンプ回路をクロック動作させる、ことを
特徴とする回路。 - 【請求項１８】 請求項１７において、前記制御信号が
外部制御信号をテストモードイネーブル信号とゲート動
作させることによって発生されることを特徴とする回
路。 - 【請求項１９】 請求項１７において、前記メモリ装置
が前記テストモードイネーブル信号によって画定される
通常モードにある場合に、前記ブロック選択信号が前記
センスアンプイネーブル信号が前記センスアンプ回路を
いつクロック動作させるかを制御することを特徴とする
回路。 - 【請求項２０】 請求項１７において、前記センスアン
プ制御回路が、 第一入力信号としてブロック選択信号を受取り第二入力
信号としてテストモードイネーブル信号を受取り第一ノ
ードにおいて出力信号を発生する第一論理要素と、 前記第一論理要素の出力信号によって制御されるゲート
と、第一電圧源へ接続されている第一端子と、第二端子
とを具備している第一トランジスタと、 前記制御信号によって制御されるゲートと、前記第一電
圧源へ接続している第一端子と、前記第一トランジスタ
の第一端子へ接続している第二端子とを具備する第二ト
ランジスタと、 前記第一論理要素の出力信号によって制御されるゲート
と、前記第一トランジスタの第二端子へ接続している第
一端子と、第二端子とを具備する第三トランジスタと、 前記第一電圧源へ接続しているゲートと、前記第三トラ
ンジスタの第二端子へ接続している第一端子と、第二電
圧源へ接続している第二端子とを具備する第四トランジ
スタと、 前記制御信号によって制御されるゲートと、前記第三ト
ランジスタの第一端子へ接続している第一端子と、前記
第二電圧源へ接続している第二端子とを具備する第五ト
ランジスタと、 前記第一トランジスタの第二端子と、前記第三トランジ
スタの第一端子と、前記第五トランジスタの第一端子と
の電気的接続によって画定される第二ノードと、 第一入力信号として前記第二ノードにおける信号を受取
り且つ第二入力信号として書込制御信号を受取り出力信
号を発生する第二論理要素と、 第一入力信号として前記第二論理要素の出力信号を受取
り且つ第二入力信号として前記ブロック選択信号を受取
り前記センスアンプイネーブル信号を発生する第三論理
要素と、 第一入力信号として反転されたブロック選択信号を受取
り且つ第二入力信号としてセンスアンプイネーブル信号
を受取り平衡信号を発生する第四論理要素と、を有する
ことを特徴とする回路。 - 【請求項２１】 請求項２０において、前記センスアン
プ制御回路が、更に、 第一入力信号として第二ノードにおける信号を受取り且
つ第二入力信号としてリセット信号を受取り出力信号を
発生する第五論理要素と、 第一入力信号として第五論理要素の出力信号を受取り且
つ第二入力信号として遅延信号を受取り出力信号を発生
する第六論理要素と、 入力信号として第六論理要素の出力信号を受取り第二論
理要素の第三入力信号である遅延出力信号を発生する遅
延要素と、を有する遅延経路を有することを特徴とする
回路。 - 【請求項２２】 請求項２１において、前記センスアン
プ制御回路が、更に、第一入力信号としてセンスアンプ
イネーブル信号を受取り且つ第二入力信号としてブロッ
ク選択信号を受取り、分離信号を発生する第七論理要
素、を有することを特徴とする回路。 - 【請求項２３】 請求項１７において、前記センスアン
プ回路が、 前記平衡信号によって制御されるゲートと、第一電圧源
へ接続している第一端子と、読取バス補元信号へ接続し
ている第二端子とを具備する第一トランジスタと、 前記平衡信号によって制御されるゲートと、前記読取バ
ス補元信号へ接続される第一端子と、読取バス真信号へ
接続される第二端子とを具備する第二トランジスタと、 前記平衡信号によって制御されるゲートと、前記第一電
圧源へ接続している第一端子と、前記読取バス真信号へ
接続される第二端子とを具備する第三トランジスタと、 前記平衡信号と、読取バス真信号と、読取バス補元信号
とによって制御されるクロック動作可能なラッチと、 前記センスアンプイネーブル信号によって制御されるゲ
ートと、前記メモリ装置のクロック動作可能なラッチへ
接続されている第一端子と、前記第二電圧源へ接続して
いる第二端子とを具備する第四トランジスタと、 第一入力信号として前記読取バス真信号を受取り且つ第
二入力信号として前記読取バス補元信号を受取り且つ前
記メモリ装置のグローバルデータバスを駆動する出力信
号を発生するトライステート可能なドライバ、を有する
ことを特徴とする回路。 - 【請求項２４】 請求項２３において、前記クロック動
作可能なラッチが、 前記第一電圧源へ接続している第一端子と、前記読取バ
ス真信号へ接続されるゲートと、前記読取バス補元信号
へ接続される第二端子とを具備する第五トランジスタ
と、 前記第一電圧源へ接続している第一端子と、前記読取バ
ス補元信号へ接続されるゲートと、前記読取バス真信号
へ接続される第二端子とを具備する第六トランジスタ
と、 前記第一電圧源へ接続している第一端子と、前記平衡信
号によって制御されるゲートと、前記第四トランジスタ
の第一端子へ接続している第二端子とを具備する第七ト
ランジスタと、 前記読取バス補元信号へ接続される第一端子と、前記読
取バス真信号へ接続されるゲートと、前記第四トランジ
スタの第一端子へ接続している第二端子とを具備する第
八トランジスタと、 前記読取バス真信号へ接続される第一端子と、前記読取
バス補元信号へ接続されるゲートと、前記第四トランジ
スタの第一端子へ接続している第二端子とを具備する第
九トランジスタ、を有することを特徴とする回路。 - 【請求項２５】 請求項２３において、前記トライステ
ート可能なドライバが、更に、第三入力信号として前記
センスアンプイネーブル信号を受取ることを特徴とする
回路。 - 【請求項２６】 請求項２５において、前記センスアン
プ回路のトライステート可能なドライバが、 第一入力信号として読取バス真信号を受取り且つ第二入
力信号としてセンスアンプイネーブル信号を受取り出力
信号を発生する第一論理要素と、 第一入力信号として前記読取バス補元信号を受取り且つ
第二入力信号として前記センスアンプイネーブル信号を
受取り出力信号を発生する第二論理要素と、 前記第二論理要素の出力信号によって制御されるゲート
と、前記第一論理要素の出力信号へ接続される第一端子
と、前記第二電圧源へ接続している第二端子とを具備す
る第五トランジスタと、前記第一論理要素の出力信号及
び前記第五トランジスタの第一端子によって制御される
ゲートと、前記第一電圧源へ接続している第一端子と、
第二端子とを具備する第六トランジスタと、 前記第一論理要素の出力信号によって制御されるゲート
と、前記第二論理要素の出力信号及び前記第五トランジ
スタのゲートへ接続される第一端子と、前記第二電圧源
へ接続している第二端子とを具備する第七トランジスタ
と、 前記第二論理要素の出力信号によって制御されるゲート
と、グローバルデータバスを駆動するトライステート可
能なドライバの出力信号を形成するために前記第六トラ
ンジスタの第二端子へ接続している第一端子と、第二電
圧源へ接続している第二端子とを具備する第八トランジ
スタと、を有することを特徴とする回路。 - 【請求項２７】 請求項１７において、前記センスアン
プ制御回路が、 第一入力信号として前記ブロック制御信号を受取り且つ
第二入力信号として前記テストモードイネーブル信号を
受取り第一ノードにおいて出力信号を発生する第一論理
要素と、 前記第一論理要素の出力信号によって制御されるゲート
と、第一電圧源へ接続されている第一端子と、第二端子
とを具備する第一トランジスタと、 前記制御信号によって制御されるゲートと、前記第一電
圧源へ接続している第一端子と、前記第一トランジスタ
の第一端子へ接続している第二端子とを具備する第二ト
ランジスタと、前記第一論理要素の出力信号によって制
御されるゲートと、前記第一トランジスタの第二端子へ
接続している第一端子と、第二端子とを具備する第三ト
ランジスタと、 前記第一電圧源へ接続しているゲートと、前記第三トラ
ンジスタの第二端子へ接続している第一端子と、第二電
圧源へ接続している第二端子とを具備する第四トランジ
スタと、 前記制御信号によって制御されるゲートと、前記第三ト
ランジスタの第一端子へ接続している第一端子と、前記
第二電圧源へ接続している第二端子とを具備する第五ト
ランジスタと、 前記第一トランジスタの第二端子と、前記第三トランジ
スタの第一端子と、前記第五トランジスタの第一端子と
の電気的接続によって画定される第二ノードと、 第一入力信号として前記第二ノードにおける信号を受取
り且つ第二入力信号として書込制御信号を受取り出力信
号を発生する第二論理要素と、 第一入力信号として前記第二論理要素の出力信号を受取
り且つ第二入力信号として前記ブロック選択信号を受取
りセンスアンプイネーブル信号を発生する第三論理要素
と、 第一入力信号として反転されたブロック選択信号を受取
り且つ第二入力信号としてセンスアンプイネーブル信号
を受取り平衡信号を発生する第四論理要素と、を有して
おり、前記センスアンプ回路が、 前記平衡信号によって制御されるゲートと、前記第一電
圧源へ接続している第一端子と、読取バス補元信号へ接
続される第二端子とを具備する第六トランジスタと、 前記平衡信号によって制御されるゲートと、前記読取バ
ス補元信号へ接続される第一端子と、読取バス真信号へ
接続される第二端子とを具備する第七トランジスタと、 前記平衡信号によって制御されるゲートと、前記第一電
圧源へ接続されている第一端子と、前記読取バス真信号
へ接続される第二端子とを具備する第八トランジスタ
と、 前記平衡信号、読取バス真信号及び読取バス補元信号に
よって制御されるクロック動作可能なラッチと、 前記センスアンプイネーブル信号によって制御されるゲ
ートと、前記メモリ装置のメモリセルへ接続されている
第一端子と、前記第二電圧源へ接続している第二端子と
を具備する第九トランジスタと、 第一入力信号として前記読取バス真信号を受取り且つ第
二入力信号として前記読取バス補元信号を受取り且つ前
記メモリ装置のグローバルデータバスを駆動する出力信
号を発生するトライステート可能なドライバ、を有する
ことを特徴とする回路。 - 【請求項２８】 請求項２７において、前記クロック動
作可能なラッチが、 前記第一電圧源へ接続している第一端子と、前記読取バ
ス真信号へ接続されるゲートと、前記読取バス補元信号
へ接続される第二端子とを具備する第十トランジスタ
と、 前記第一電圧源へ接続されている第一端子と、前記読取
バス補元信号へ接続されるゲートと、前記読取バス真信
号へ接続される第二端子とを具備する第十一トランジス
タと、 前記第一電圧源へ接続している第一端子と、前記平衡信
号によって制御されるゲートと、前記第十一トランジス
タの第一端子へ接続している第二端子とを具備する第十
二トランジスタと、 前記読取バス補元信号へ接続している第一端子と、前記
読取バス真信号へ接続されるゲートと、前記第九トラン
ジスタの第一端子へ接続している第二端子とを具備する
第十三トランジスタと、 前記読取バス真信号へ接続される第一端子と、前記読取
バス補元信号へ接続されるゲートと、前記第九トランジ
スタの第一端子へ接続される第二端子とを具備する第十
四トランジスタと、を有することを特徴とする回路。 - 【請求項２９】 請求項２７において、前記トライステ
ート可能なドライバが、更に、第三入力信号として前記
センスアンプイネーブル信号を受取ることを特徴とする
回路。 - 【請求項３０】 請求項２７において、前記センスアン
プ回路のトライステート可能なドライバが、 第一入力信号として前記読取バス真信号を受取り且つ第
二入力信号として前記センスアンプイネーブル信号を受
取り出力信号を発生する第五論理要素と、 第一入力信号として前記読取バス補元信号を受取り且つ
第二入力信号として前記センスアンプイネーブル信号を
受取り出力信号を発生する第六論理要素と、 前記第六論理要素の出力信号によって制御されるゲート
と、前記第五論理要素の出力信号へ接続される第一端子
と、前記第二電圧源へ接続されている第二端子とを具備
する第十トランジスタと、 前記第五論理要素の出力信号及び前記第十トランジスタ
の第一端子によって制御されるゲートと、前記第一電圧
源へ接続している第一端子と、第二端子とを具備する第
十一トランジスタと、 前記第五論理要素の出力信号によって制御されるゲート
と、前記第六論理要素の出力信号及び前記第十トランジ
スタのゲートへ接続される第一端子と、前記第二電圧源
へ接続されている第二端子とを具備する第十二トランジ
スタと、 前記第六論理要素の出力信号によって制御されるゲート
と、前記グローバルデータバスを駆動するトライステー
ト可能なドライバの出力信号を形成するために前記第十
一トランジスタの第二端子へ接続されている第一端子
と、第二電圧源へ接続している第二端子とを具備する第
十三トランジスタと、を有することを特徴とする回路。 - 【請求項３１】 請求項２７において、前記センスアン
プ制御回路が、更に、 第一入力信号として第二ノードにおける信号を受取り且
つ第二入力信号としてリセット信号を受取り出力信号を
発生する第五論理要素と、 第一入力信号として前記第五論理要素の出力信号を受取
り且つ第二入力信号として遅延信号を受取り出力信号を
発生する第六論理要素と、 入力信号として前記第六論理要素の出力信号を受取り前
記第二論理要素の第三入力信号である遅延出力信号を発
生する遅延要素と、を有する遅延経路を有していること
を特徴とする回路。 - 【請求項３２】 請求項３１において、前記センスアン
プ制御回路が、更に、第一入力信号としてセンスアンプ
イネーブル信号を受取り且つ第二入力信号としてブロッ
ク選択信号を受取り分離信号を発生する第七論理要素を
有することを特徴とする回路。
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|---|---|---|---|
| US08/844,696 US5959910A (en) | 1997-04-25 | 1997-04-25 | Sense amplifier control of a memory device |
| US08/844696 | 1997-04-25 |
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| Publication Number | Publication Date |
|---|---|
| JPH113593A true JPH113593A (ja) | 1999-01-06 |
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| JP10116723A Pending JPH113593A (ja) | 1997-04-25 | 1998-04-27 | メモリ装置のセンスアンプ制御 |
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| EP (1) | EP0874370A1 (ja) |
| JP (1) | JPH113593A (ja) |
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1997
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1998
- 1998-04-22 EP EP98303111A patent/EP0874370A1/en not_active Withdrawn
- 1998-04-27 JP JP10116723A patent/JPH113593A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
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| US5959910A (en) | 1999-09-28 |
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