JPH08256051A - Ｎｏｒ−ｎｏｒプログラマブル論理アレイ回路駆動方法、ｎｏｒ−ｎｏｒプログラマブル論理アレイ回路及びｎｏｒ−ｎｏｒプログラマブル論理アレイ回路を使用する回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＮＯＲ−ＮＯＲ ＰＬＡがクロック縁により
ダイナミックプルアップ動作を行うようにする。 【解決手段】 回路の各段Ａ２，Ａ４，Ａ，６，Ａ１
０，Ａ１２を、入力信号ＩＮを伝播させるのに必要な時
間中のみイネーブルさせる。イネーブル信号ＩＰＵ，ｎ
ｏｔＩＰＵ，ＣＬＫ１，ＣＬＫ２を、回路素子の寸法、
配置方向及び接続を模写するダミー回路を使用して回路
の各段Ａ２，Ａ４，Ａ，６，Ａ１０，Ａ１２に対して発
生させる。これら素子に遅延経路を設け、プログラマブ
ル論理アレイ回路及びダミー回路に同時に供給される入
力信号により、プログラマブル論理アレイ回路の段Ａ
２，Ａ４，Ａ，６，Ａ１０，Ａ１２からのイネーブル信
号ＩＰＵ，ｎｏｔＩＰＵ，ＣＬＫ１，ＣＬＫ２を供給し
及び取り除く時間供給規定するダミー回路の出力を発生
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力アレイ、出力
アレイ、入力ドライバ及び出力ラッチを含む集積回路中
のプログラマブル論理アレイの制御に関するものであ
る。

【０００２】本発明を種々の分野に適用できることがわ
かるが、フラッシュＥＰＲＯＭ装置のような記憶装置に
使用するのに特に好適である。

【０００３】

【従来の技術】図１は、フラッシュメモリセルを制御す
る回路を示す。メモリセル２は単一トランジスタ４を具
え、この単一トランジスタ４は、制御ゲートＣＧ、フロ
ーティングゲートＦＧ、ソースＳ及びドレインＤを有す
る。ソースＳを、消去制御入力１０に応じて、ソース電
圧スイッチ８により接地電圧ＶＧＮＤとプログラム電圧
ＶＰＰのうちのいずれか一方に接続することができる。
トランジスタ４のドレインＤをビットライン１２に接続
する。このビットライン１２を、選択入力２０に応じ
て、ビットラインスイッチ１４によりセンス増幅回路１
６とプログラマブル負荷回路１８のうちのいずれか一方
に接続することができる。プログラフラマブル負荷回路
１８を負荷制御信号２２により制御する。センス増幅回
路１６は出力をデータライン２４に供給する。トランジ
スタ４の制御ゲートを、ワードライン２６を介してゲー
ト電圧スイッチ２８に接続する。これにより、制御ゲー
トＣＧを、プログラム入力３０及び消去入力１０にそれ
ぞれ供給される制御信号に応じて接地電圧ＶＧＮＤ、プ
ログラム電圧ＶＰＰ又は電源電圧ＶＣＣに接続させるこ
とができる。ＶＣＣを、５Ｖ電源で動作する記憶装置に
対して５Ｖととし、３Ｖ電源で動作する記憶装置に対し
て約５Ｖとする。ＶＰＰを約１２Ｖとすることができ
る。

【０００４】フラッシュメモリセル２は三つの動作モー
ドを有する。プログラムモードでは、セルに０を書き込
む。制御ゲートＣＧをプログラム電圧ＶＰＰに接続す
る。ソースＳを接地電圧ＶＧＮＤに接続するとともに、
ドレインＤを、ドレインを約５Ｖに設定するようにプロ
グラムされたプログラマブル負荷回路１８に接続する。
したがって、フローティングゲートＦＧは負に充電され
て、所定の制御ゲート電圧に対するトランジスタの導電
性が弱くなる。

【０００５】消去モードでは、セルに１を書き込む。制
御ゲートＣＧを接地電圧ＶＧＮＤに接続するとともに、
ソースＳをプログラム電圧ＶＰＰに接続する。ビットラ
インスイッチ１４を、ビットライン１２が約１Ｖでフロ
ートできるように設定する。ＦＧ上の電荷が減少され、
これにより導電性がより強くなる。十分な時間の後、セ
ルに１が書き込まれたとされる。

【０００６】読出しモードでは、トランジスタ４に電圧
を供給して、セルに０が書き込まれる際に比較的小さい
電流が流れるとともにセルに１が書き込まれる際に比較
的大きな電流が流れるようにする。このようにして各メ
モリセルの内容が決定される。制御ゲートＣＧ及びワー
ドライン２６を電源電圧ＶＣＣに接続する。ソースを接
地電圧ＶＧＮＤに接続する。ビットライン１２を、約１
Ｖのバイアスを発生させるセンス増幅回路１６に接続す
る。トランジスタ４を流れる電流の量は、トランジスタ
４のプログラムされた又は消去された状態に依存する。
センス増幅器１６は電流のレベルを検出するとともに、
データライン２４を、セル２の状態を表す論理状態にす
る。

【０００７】フラッシュメモリ装置では、図１に示すよ
うな複数のメモリセルをアドレス指定回路に接続し及び
設ける。しかしながら各セルは、既に説明したように三
つのあり得る状態で動作する。コマンドを記憶装置に供
給して、記憶装置を機能的に制御する。制御動作を設定
するよう要求される回路を、メモリセルと同一の集積回
路中に含ませる。

【０００８】フラッシュメモリ装置の入出力（Ｉ／Ｏ）
端子を用いることによりコマンドワードをロードし、コ
マンドワードのロード動作を、書込みイネーブルすなわ
ちチップイネーブル端子に供給されるクロック信号によ
って制御する。Ｉ／Ｏ端子上に存在するコマンドを、供
給されるクロック信号の次の立上がり端上で内的にラッ
チする必要がある。コマンドが、装置端子上に存在する
他のデータをラッチすることを要求する場合があり、し
たがってコマンドを、入力クロックの次の立下がり端の
前に介在させ、これを実行する必要がある。

【０００９】比較的高い電圧及び高速なデジタル切替速
度を用いることは、フラッシュメモリセルが非常に騒々
しい状況であることを意味する。

【００１０】フラッシュメモリ装置は、好適には状態装
置を使用することにより実現されるコマンドユーザフェ
ースとして既知の論理書込みを用いるコマンドワードを
介在させるとともにこれを有効にする。本明細書中、状
態装置を、有限数のあり得る状態を有する論理回路とす
る。この状態装置は複数の入力部及び出力部を有し、こ
れら入力部の一部を一部又は全ての出力部に接続する。
このような回路では、電流状態を、状態装置の出力部に
接続された入力部の電流値により規定する。クロック信
号が通常供給され、状態装置は、入力部に供給される信
号に応じて各クロックサイクルで状態を変える。

【００１１】状態装置内に要求される論理回路を種々の
方法で実現することができる。好適には、プログラマブ
ル論理アレイ（ＰＬＡ）手段を使用する。ＰＬＡは、通
常コンパクトな構造とすることができるという利点を有
する。これらの製造及び回路レイアウトを、適切にプロ
グラムされたコンピュータを用いることにより容易に自
動化することができる。集積回路のＰＬＡの動作を、一
つ又は二つのマスクを変えることにより集積回路の製造
段階で変更すなわち「プログラム」することができる。

【００１２】ＰＬＡは本質的に二つの論理面すなわち入
力面及び出力面からなる。各面は、論理面内のトランジ
スタのゲート端子に供給される入力を受信し、出力ノー
ドに出力を供給する。入力面に対する入力部をＰＬＡに
対する入力部とする。入力面の出力部を中間ノードとす
る。出力面に対する入力部を中間ノードに接続する。出
力面の出力部をＰＬＡの出力部とする。

【００１３】入力面はＡＮＤ動作を実行することがで
き、出力面はＯＲ動作を実行することができる。両方の
面がＮＯＲ動作を実行することもできる。これらの動作
は、用いられるトランジスタのタイプ及び接続並びにこ
れらトランジスタのゲートに供給される信号によって規
定される。

【００１４】上記ＮＯＲ−ＮＯＲ形態は、これをＣＭＯ
Ｓ論理で最も簡単に実現することができるという特別な
利点を有する。ＮＯＲ段は、並列に接続された入力部の
数に等しい複数のトランジスタを有する。別の入力部を
収容するのに別の並列トランジスタを付加しても、段の
動作速度に悪影響を及ぼさない。

【００１５】図２は、入力面４０及び出力面４２のスタ
ティックプルアップを用いるＰＬＡの回路図を示す。入
力面と出力面の両方はＮＯＲ論理機能を有する。入力信
号ＩＮＡ，ＩＮＢ，ＩＮＣを、Ｎチャネルトランジスタ
５０，５２；５４，５６；５８のゲートにそれぞれ供給
する。これらトランジスタのそれぞれは、接地されたソ
ースと、中間ノード６６，６８，７０を介して中間ノー
ドプルアップ抵抗５９，６０，６２の第１端子に接続し
たドレインとを有する。これら中間ノードプルアップ抵
抗のそれぞれは、電源ライン７３に接続した第２端子を
有する。

【００１６】中間ノードのそれぞれを、Ｎチャネルトラ
ンジスタ６６ａ，６６ｂ，６８ｂ，７０ａの一つ又はそ
れ以上のゲート端子に接続する。これらトランジスタの
それぞれは、接地されたソースと、出力ノード７４ａ，
７４ｂに接続したドレインとを有する。これら出力ノー
ドのそれぞれを、プルアップ抵抗７６，８０の第１端子
に接続する。プルアップ抵抗はそれぞれ、電源ライン７
３に接続した第２端子を有する。出力ノード７４ａ，７
４ｂは、ＰＬＡのＯＵＴＡ及びＯＵＴＢの出力を発生さ
せる。

【００１７】ゲートに供給される高入力信号が原因で関
連のＮチャネルトランジスタ５０，５２，５４，５６，
５８が導通状態でない場合、中間ノード６６，６８，７
０は、中間ノードプルアップ抵抗によって導通すること
により電源ライン７３の電圧Ｖ_CCに接近する。したがっ
て中間ノードは、関連の入力信号と比較することにより
ＮＯＲ機能を実行する。

【００１８】同様に、出力ノードは、関連の中間ノード
信号に対してＮＯＲ機能を実行する。

【００１９】ノードの符号により中間ノード信号を表す
と、

【数１】６６＝ｎｏｔ（ＩＮＡ＋ＩＮＢ） ６８＝ｎｏｔ（ＩＮＢ＋ＩＮＣ） ７０＝ｎｏｔＩＮＡ 出力ノードでは、

【数２】ＯＵＴＡ＝ｎｏｔ（６６＋７０） ＯＵＴＢ＝ｎｏｔ（６６＋６８） となり、したがって、

【数３】ＯＵＴＡ＝ＩＮＡ・ＩＮＢ＋ＩＮＡ・ＩＮＣ ＯＵＴＢ＝ＩＮＡ・ＩＮＢ＋ＩＮＡ・ＩＮＣ＋ＩＮＢ・
ＩＮＣ となる。

【００２０】Ｖ_CCからＧＮＤまでに連続的に導通状態で
ある複数の直流経路が存在し、これにより全体として考
慮される回路に対して大電流消費が発生する。

【００２１】ＰＬＡを実現する他の方法は、スタティッ
クプルアップにより大電流消費を回避する。プルアップ
機能を実行し、したがってプルアップ信号により命令さ
れたときのみ直流導通経路をイネーブルする「ダイナミ
ック」プルアップが用いられる。

【００２２】図３は、図２のＰＬＡの変形を示し、この
場合スタティックプルアップをダイナミックプルアップ
に置き換えている。抵抗５９，６０，６２及び７６，８
０を、プルアップ信号ＩＰＵによって制御されるトラン
ジスタ９２，９４，９６及びプルアップ信号ＯＰＵによ
って制御されるトランジスタ１００，１０４にそれぞれ
置き換える。

【００２３】出力ノードに高電圧Ｖ_CCを充電して高出力
ＯＵＴＡ，ＯＵＴＢを発生させうる必要が時々生じる。
動作速度を向上させるために、中間ノードプルアップト
ランジスタを導通状態にする直前にプルアップトランジ
スタ及びプルアップ信号ＯＰＵを用いて出力ノードを充
電して、ＰＬＡの動作速度を向上させる。

【００２４】ＰＬＡの初期状態では、全ての入力信号Ｉ
ＮＡ，ＩＮＢ，ＩＮＣをハイ状態に保持する。全ての入
力面トランジスタは導通状態となり、中間ノードは接地
電圧に保持される。したがって全ての出力面トランジス
タはオフされる。出力ノードプルアップ信号ＯＰＵはト
ランジスタ１００，１０４を導通状態に保持し、したが
って出力ノードはＶ_CCまで充電される。出力ノード７４
ａ，７４ｂは、関連のＮチャネルトランジスタ６６ａ，
７０ａ；６６ｂ，６８ｂのうちのいずれもが導通状態で
ないので、電源ライン７３の電圧に充電されたままであ
る。

【００２５】入力が評価の準備をすると、ロー信号がＰ
ＬＡの入力部のうちの一部に供給されて、入力面トラン
ジスタのうちの一部が非導通状態となる。出力ノードプ
ルアップ信号ＯＰＵは非動作状態となる。中間ノード６
６，６８，７０は、ゲートに供給されるハイ入力信号が
原因で関連のＮチャネルトランジスタ５０，５２，５
４，５６，５８が導通状態を保持しない場合、電源ライ
ン７３の電圧Ｖ_CCに接近する。

【００２６】出力面トランジスタのゲートに供給される
任意のハイ中間ノード信号により、関連の出力ノード７
４ａ，７４ｂが放電される。出力ノードの充電又は放電
状態は、出力ＯＵＴＡ，ＯＵＴＢの高電圧又は低電圧に
よって示される。

【００２７】通常、ＰＬＡに対する入力部を、入力信号
ＩＮＡの正の値及びｎｏｔＩＮＡの反転値がＰＬＡの個
別の入力部に供給されるように配置する。

【００２８】通常、出力信号は、マスタ／スレーブＤタ
イプラッチのような一時的な記憶装置で緩衝及び記憶さ
れる。このラッチを二つの位相のクロック信号によって
駆動して、ラッチがクロックされる際、新たな帰還値が
出力されるとともにＰＬＡの入力部に帰還される前にＰ
ＬＡの出力が記憶される。

【００２９】図４は、既知のタイプの出力ラッチを示
す。出力信号ＯＵＴＡを、Ｐチャネルトランジスタ１１
２のドレイン端子及びインバータ１１４の入力部に接続
する。トランジスタ１１２のソース端子を電源電圧Ｖ_CC
に接続する。インバータ１１４の出力部を、トランジス
タ１１２のゲート端子と通過ゲート１１６の入力部の両
方に接続する。通過ゲート１１６のゲート端子を、クロ
ック信号ＣＬＫ１及びその反転ｎｏｔＣＬＫ１に接続す
る。通過ゲート１１６の出力部を、逆並列に接続した二
つのインバータを具えるラッチ１２２に接続するととも
に、リセット回路１２６にも接続する。ラッチ１２２の
出力部を、インバータ１３２の入力部及び通過ゲート１
３４の入力部に接続する。通過ゲート１３４の出力部は
出力信号ｎｏｔＬＯＵＴを発生させる。インバータ１３
２の出力部は他の出力信号ＬＯＵＴを発生させる。通過
ゲート１３４のゲート端子をクロック信号ＣＬＫ２及び
ｎｏｔＣＬＫ２に接続する。リセット回路１２６を、リ
セット信号ＲＳＴ及びリセット極入力ｎｏｔＲ１を受信
するように接続し、このリセット回路１２６は電源Ｖ _CC
及び接地電圧ＧＮＤを受信する。

【００３０】この出力ラッチは次のように動作する。ラ
ッチ１２２はその出力部にある値を保持するとともに、
入力部にこの値の反転を保持する。ラッチの出力を、Ｒ
ＳＴ＝１及びｎｏｔＲ１＝１を供給することにより１に
リセットすることができる。ラッチの出力を、ＲＳＴ＝
１及びｎｏｔＲ１＝０を供給することにより０にリセッ
トすることができる。

【００３１】一旦、信号ＯＰＵで制御される出力ノード
プルアップトランジスタ１００，１０４によって出力ノ
ードがプリチャージされると、インバータ１１４の出力
は０となる。トランジスタ１１２を抵抗チャネル装置と
し、これはキーパとして作用する。トランジスタ１１２
はインバータ１１４のロー出力により十分な導通状態と
なり、出力ノードを充電状態に保持するとともに、出力
ノードを放電状態にする傾向にある任意の電流漏れ経路
を補償する。したがって出力ノードは、ＰＬＡの出力ノ
ードプルアップトランジスタがターンオフされた後でさ
えプリチャージされた状態を保つ。これにより、出力ノ
ードをフローティング状態のままにする必要がなくな
る。その理由は、フラッシュメモリ装置に存在する高ノ
イズレベルによりこのようなフローティングノードの放
電を容易に行えるようにするからである。

【００３２】ＰＬＡの評価中に出力ノードＯＵＴＡをロ
ーにすると、安定状態の直流を用いることなく高電圧が
トランジスタ１１２のゲートに供給され、ノードＯＵＴ
Ａが十分に接地される。クロック信号ＣＬＫ１がハイで
ある場合、インバータ１１４の出力を、通過ゲート１１
６を介してラッチ１２２の入力部に送信される。ラッチ
１２２の出力はインバータ１３２によって反転され、こ
の出力をインバータ１３２の出力（ＬＯＵＴ）に利用す
る。ラッチ１２２の出力を、ＣＬＫ２＝１である場合に
は通過ゲート１３４を介して出力ｎｏｔＬＯＵＴに送信
する。出力ノードＯＵＴＡも、信号ＯＰＵの次の動作
（ロー）周期中にプリチャージされる。したがってイン
バータ１１４の出力をローの値にリターンするとともに
キーパ１１２を再び動作させる。

【００３３】出力ノードＯＵＴＡからラッチの出力ｎｏ
ｔＬＯＵＴに信号を伝播するために、最初にＣＬＫ１上
に、次いでＣＬＫ２にハイレベルを要求する。二つのク
ロックはオーバラップしないが、ＯＵＴＡの任意のスプ
リアス信号がｎｏｔＬＯＵＴに伝送される。したがって
出力ラッチは、ＣＬＫ１の立上がり縁の後に、二つのイ
ンバータにより遅延されたＯＵＴＡの反転をＬＯＵＴに
送信し、順に発生するＣＬＫ１及びＣＬＫ２の立上がり
縁の後に、二つのインバータにより遅延されたＯＵＴＡ
の反転をｎｏｔＬＯＵＴに送信する。

【００３４】好適には、ＰＬＡに対する入力信号を入力
ラッチ及び駆動回路によって発生させる。このような回
路は、入力信号ＩＮの極性に適切なように正の信号入力
ＩＮＡ又は反転信号入力ｎｏｔＩＮＡにロー信号をクロ
ック信号ＭＡＳＣＬＥの立ち下がり縁で供給するように
動作する。

【００３５】図５は、既知の入力ドライバを実現したも
のを示す。これは、入力ラッチ１３９及び入力ドライバ
１４０を具える。入力信号ＩＮを、インバータ１４１の
入力部に供給する。インバータ１４１の出力部を、通過
ゲート１４２の入力端子に接続する。通過ゲート１４２
の出力部は、ラッチ１４８の入力部及びＰチャネルトラ
ンジスタ１５０のドレイン端子に信号を供給する。ラッ
チ１４８は、逆並列の二つのインバータから構成され
る。トランジスタ１５０のソースを、電源電圧Ｖ _CCに接
続する。トランジスタ１５０のゲート端子を、零信号の
ｎｏｔＲ０である動的ローリセットに接続する。ラッチ
１４８の出力部をインバータ１５１の入力部に接続し、
その出力は入力ラッチ信号ｎｏｔＮ＿ＥＮを発生させ
る。これは、ＭＡＳＣＬＫの以前の立下がり縁のときの
ようにきＩＮのラッチされた値となる。

【００３６】入力ドライバ１４０内では、二つの通過ゲ
ート１５２，１５４は、Ｎチャネルトランジスタのゲー
ト及びＰチャネルトランジスタのゲートでｎｏｔＮ＿Ｅ
Ｎを受信する。信号ｎｏｔＮ＿ＥＮは、インバータ１５
６によってＮ＿ＥＮに反転されて、これを通過ゲート１
５２のＰチャネルトランジスタのゲート及び通過ゲート
１５４のＮチャネルトランジスタのゲートに供給する。
中間ノードプルアップ信号ＩＰＵを、通過ゲート１５
２，１５４の入力部に供給する。これら通過ゲートの出
力をそれぞれ信号ＩＮＡ，ｎｏｔＩＮＡとする。これら
二つの出力信号をそれぞれ、Ｐチャネルトランジスタ１
６０，１６２のドレイン端子に接続する。これらＰチャ
ネルトランジスタのソース端子を電源電圧７３（Ｖ_CC）
に接続するとともに、これらのゲート端子をｎｏｔＮ＿
ＥＮ及びＮ＿ＥＮにそれぞれ接続する。

【００３７】図５の入力ドライバの動作は次の通りであ
る。ｎｏｔＮ＿ＥＮの値に応じて、通過ゲート１５２と
通過ゲート１５４のうちのいずれか一方が導通状態とな
る。非導通状態の通過ゲートに対して、関連のＰチャネ
ルトランジスタ１６０，１６２は導通状態となる。した
がって、二つの出力ＩＮＡ，ｎｏｔＩＮＡのうちの一つ
は、供給されたＩＰＵ信号の値を有する。他方の出力は
トランジスタ１６０又は１６２によりハイに保持され
る。ＩＰＵ信号がイナクティブ（ハイ）である間、ＩＮ
ＡとｎｏｔＩＮＡの両方がハイとなる。ＩＰＵがアクテ
ィブ（ロー）となると、出力ＩＮＡ，ｎｏｔＩＮＡのう
ちの一つはＩＰＵのローレベルの持続時間にもローとな
る。零信号Ｒ０に対するリセットを用いて、ラッチを最
初に零出力状態にし、したがってｎｏｔＮ＿ＥＮをハイ
に設定するとともに、通過ゲート１５２を導通状態にす
る。

【００３８】信号ＩＮをインバータ１４１によって緩衝
及び反転し、ＭＡＳＣＬＫがハイであるときに通過ゲー
ト１４２に送信する。信号ｎｏｔＲ０がイナクティブで
あるという条件では、ラッチ１４８はＩＮの値をその出
力部で記憶する。ラッチ１４８の出力をインバータ１５
１によって反転して、入力ラッチの出力を信号ｎｏｔＮ
＿ＥＮにする。

【００３９】ＰＬＡに対する入力を、入力面の評価中以
外には常時ハイに保持する。これにより、全ての入力面
トランジスタを導通状態にし、中間ノードを接地電圧に
保持し、出力面トランジスタを非導通状態にし、かつ、
出力ノードを充電状態に保つ。入力面の評価は、中間ノ
ードプルアップ信号がアクティブ（ロー）である間生じ
る。したがって、ＩＮＡ，ｎｏｔＩＮＡのうちの一つを
ハイとするとともに他方をＩＰＵに等しくするよう規定
することにより、ロー入力信号は、ＩＰＵがアクティブ
状態中にのみＰＬＡに供給される。このロー入力信号
は、ＩＮ＝０の場合にはＩＮＡに供給され、ＩＮ＝１の
い場合にはｎｏｔＩＮＡに供給される。ＩＮＡ及びｎｏ
ｔＩＮＡは、入力面の評価周期中にのみ互いに反転す
る。

【００４０】図６は、上記ＰＬＡ回路のブロック図であ
る。入力ラッチＡ２は、ＭＡＳＣＬＫの立下がり縁の入
力信号ＩＮの値をラッチする。出力ｎｏｔＮ＿ＥＮを、
このラッチされた入力値とする。

【００４１】入力ドライバＡ４は、ＩＰＵ信号がアクテ
ィブ（ロー）である場合、ｎｏｔＮ＿ＥＮの値に応じて
入力面に入力信号ＩＮＡ，ｎｏｔＩＮＡを供給する。

【００４２】入力面Ａ６は、ＩＰＵがローの間入力信号
ＩＮＡ，ｎｏｔＩＮＡを評価し、中間ノードＡ８で入力
信号の関数としてのレベルを発生させる。

【００４３】ＯＰＵがアクティブ（ロー）になると、出
力面Ａ１０は中間ノードレベルを評価し、中間ノードレ
ベルの関数であるレベルＯＵＴＡを発生させる。これら
のレベルＯＵＴＡを、クロック信号ＣＬＫ１がアクティ
ブ（ハイ）の場合に出力ラッチＡ１２に対して許容し、
クロックＣＬＫ２がハイの場合にＰＬＡ出力部に送信す
る。

【００４４】ＮＯＲ−ＮＯＲ以外の論理配置をＰＬＡの
設計に使用することができる。しかしながら、ＡＮＤ−
ＯＲと関連のＮＡＮＤ−ＮＯＴ−ＮＯＲ配置の両方はよ
り複雑となり、多数の追加のトランジスタが要求され
る。特に、ＮＡＮＤ−ＮＯＴ−ＮＯＲ配置は、その入力
部に比較的低速のＮＡＮＤ段を有し、複数の入力部を有
するＰＬＡの場合には特に顕著な遅延が生じる。入力面
と出力面との間にあるこの配置に必要とされるインバー
タでは他の遅延が発生し、このようなＰＬＡを実現する
のに要求される半導体領域が増大する。以上説明した近
年のＰＬＡは中間ノードに任意のバッファ及びインバー
タを有しなく、これにより回路の動作速度が向上する。
このようなＰＬＡの動作サイクル中、一部のノードが充
電され、残りのノードがフローティングされたままとな
る。このことは特に、フラッシュメモリチップ上に存在
する高電圧によりホットキャリア伝導及び損傷が生じ、
フローティングノードの放電が生じ、したがってＰＬＡ
出力に誤りが生じるので、フラッシュメモリ装置に適用
するには不適切である。

【００４５】欧州特許条約の規則５４．３条によっての
み本明細書に対する従来技術となる未公開の欧州特許明
細書第94830072.8号では、ＰＬＡ回路に関連するダミー
ＰＬＡ回路を使用することが提案されているが、明らか
に、ＮＯＲ−ＭＯＲ ＰＬＡ回路を、考慮しないものと
して除外している。それには、フラッシュメモリで使用
するＮＡＮＤ−ＮＯＴ−ＮＯＲ ＰＬＡを用いるタイミ
ング回路を設けてる。

【００４６】米国特許明細書第4760290 号には、タイミ
ングパルスを発生させうる組み込まれた遅延回路を有す
るプログラマブル論理アレイが記載されている。この回
路は、ＰＬＡを評価するのに少なくとも二つのクロック
縁が要求され、したがって、単一クロック縁上で動作す
る回路と比較すると動作が遅くなる。遅延回路がＰＬＡ
内に集積され、したがって別個の遅延回路が、制御すべ
き各ＰＬＡに対して必要とされる。この米国特許明細書
による回路の動作は、情報を表す電荷を記憶するフロー
ティングノードの使用に依存する。これは、高電圧、高
ノイズ状況では許容されるものではなく、この場合ノイ
ズ信号によりこのようなフローティングノードの放電が
発生する。上記回路は外部クロックからでも動作する
が、非対称に供給された信号に迅速に応答することがで
きない。この回路では、次のクロック遷移を２回待機す
る必要があり、これにより回路の動作が著しく低速にな
る。

【００４７】

【発明が解決しようとする課題】フラッシュメモリ装置
中のコマンドユーザインタフェースは、状態装置が単一
位相クロックから動作することを要求する。コマンドが
単一立ち上がり縁上でラッチされ、次の立ち上がり縁の
前にコマンドを介在させて、このコマンドをこの縁上で
実行する必要がある。立ち下がり縁を複数のコマンド中
で用いて、入力アドレスをラッチする。ＰＬＡの出力
は、アドレスがラッチしようとしているか否かを制御す
る。したがって、この出力は、アドレスをラッチするか
否かをチップが知るべきである場合次の立ち下がり縁の
前に存在する必要がある。フラッシュメモリ装置に使用
されるクロックサイクルの立ち下がり縁間の最小時間は
代表的には２０〜４０ｎｓの間である。したがって、コ
マンドユーザインタフェースの出力をこの時間内で有効
とする必要がある。

【００４８】既に説明したように、ＮＯＲ−ＮＯＲ Ｐ
ＬＡ回路は、プルアップ信号が正確な時間にアクティブ
であることを要求する。既知のタイミング方法では、二
つのクロック信号ＩＰＵ，ＯＰＵを使用する必要があ
り、これによりこれらクロック信号がＰＬＡ中の信号の
伝播に要求される場合にのみプルアップトランジスタを
ターンオンする。また、プルアップ信号が一旦イナクテ
ィブとなると出力レベルが保持されるように出力ラッチ
を設ける。値を記憶するために中間ノードにバッファを
設けることもできる。この方法及び回路は、回路を動作
させるのに二つのクロック位相ＩＰＵ，ＯＰＵが要求さ
れるという不都合を有する。各クロックは各サイクルの
小部分でアクティブであり、各クロックを、マスタクロ
ック信号の立上がり縁と立下がり縁のうちのいずれか一
方からトリガされるモノステーブル回路によって発生さ
せる。これは、クロック信号のある縁上でラッチすべき
入力データ及びクロックサイクルの次の縁の前で利用す
べき出力が要求される用途には許容されない。このよう
な用途では、スタティックプルアップＰＬＡを高速動作
用に使用するが、大量の電流を消費する。

【００４９】本発明の目的は、クロック縁によりダイナ
ミックプルアップ動作を行うＮＯＲ−ＮＯＲ ＰＬＡを
提供することである。

【００５０】本発明の他の目的は、入力信号が供給され
てから出力信号を発生させるまでの評価時間が高速とな
るＰＬＡを提供することである。

【００５１】本発明の他の目的は、ノードがフローティ
ングのままとならないダイナミックプルアップを有する
高速ＰＬＡを提供することである。

【００５２】本発明の他の目的は、消費電流をできるだ
け少なくするとともに上記目的を満足するＰＬＡを提供
することである。

【００５３】本発明の他の目的は、一つ又はそれ以上の
ＰＬＡ回路の動作を制御するタイミング回路を提供する
ことである。

【００５４】

【課題を解決するための手段】これらの目的を、集積回
路のプログラマブル論理アレイを操作し、複数の段を含
み、各段の動作に必要なクロック信号を、このクロック
信号をＰＬＡ回路のダミーに供給することにより単一ク
ロック信号から得るとともに、ダミー回路を経る信号の
伝播遅延から得る回路及び方法によって達成する。

【００５５】ダミーＰＬＡ回路は、ＰＬＡ回路の伝播遅
延を模写するダミー回路に含まれる遅延素子を用いてＰ
ＬＡ回路の寸法及び配置方向を模写する。クロック信号
の遷移を、ダミー回路及びプログラマブル論理アレイの
入力ドライバに同時に供給して、プログラマブル論理ア
レイ集積回路の各段からのイネーブル信号を供給し及び
除去する時間を規定する出力を発生させる。

【００５６】特に、回路は、ダミープログラマブル論理
アレイ回路により発生したイネーブル信号を受信する入
力ドライバ、入力アレイ、出力アレイ及び出力ラッチを
含み、このダミープログラマブル論理アレイ回路は、入
力駆動エミュレータ段、入力面エミュレータ段、出力面
エミュレータ段及び出力ラッチエミュレータ段を含み、
これら段のそれぞれは、プログラマブル論理アレイ回路
で確認すべき最悪の場合の遅延を再現する。ダミープロ
グラマブル論理アレイの各段の遷移の到達を、ＰＬＡ回
路に対するイネーブル信号を得るのに使用する。

【００５７】プログラマブル論理アレイ内に含まれる回
路の寸法、配置方向及び相互接続を模写する遅延回路を
具えるプログラマブル論理アレイを使用する回路を設け
る。遅延回路を、少なくともプログラマブル論理アレイ
から入来する信号に分け与えられた遅延に等しい入来信
号の遅延を分け与えるように設計する。回路は、プログ
ラマブル論理アレイの各段をエミュレートする遅延回路
を含み、プログラマブル論理アレイの段を、入力ドライ
バ、入力面、出力面及び出力ラッチとする。入力信号を
入力駆動エミュレータに供給し、他の段の入力信号の到
達時を、プログラマブル論理アレイの段に対するイネー
ブル信号を発生させるのに使用する。

【００５８】遅延回路を具える単一回路を、単一集積回
路の複数のＰＬＡ回路の動作のタイミングを図るために
設けることができる。

【００５９】

【発明の実施の形態】本発明によれば、供給されたクロ
ック信号の単一位相内で評価されるダイナミックプルア
ップトランジスタを有するＰＬＡを用いる方法及び回路
を設け、要求される各イネーブル信号をできるだけ迅速
に発生させ、ダミー回路は、ＰＬＡ回路の伝播遅延を模
写して、各イネーブル信号が要求されるときを決定す
る。

【００６０】入力信号の伝播及び評価並びにＰＬＡから
の出力信号の発生を可能にするために、以下の工程及び
イネーブル信号を設ける必要がある。 １−入力信号を供給する前に、出力ノード（ＯＵＴＡ）
を、出力プルアップ信号ＯＰＵがアクティブ（ロー）で
ある間出力ノードプルアップトランジスタによりプリチ
ャージし、キーパ回路によりこの状態を保持する。 ２−全ての入力ノード（ＩＮＡ，ｎｏｔＩＮＡ）を、入
力ドライバによりハイに保持して、出力ノード上の電荷
を保持する。 ３−出力ノードプリチャージを、ＯＰＵ上の立下がり縁
により停止する。 ４−中間ノードプルアップ信号がアクティブ（ロー）と
なり、入力ドライバはロー入力信号を入力面（ＩＮＡ又
はｎｏｔＩＮＡ）に供給する。 ５−入力面を評価する。中間ノードはこれらのレベルを
獲得する。 ６−出力ノードを、所定の出力面トランジスタを導通状
態にする中間ノード上のハイの値により選択的に放電す
る。出力面を評価する。 ７−出力面評価の結果（ＯＵＴＡ）を出力ラッチに伝送
する（ＣＬＫ１）。ＬＯＵＴを利用できるようになる。 ８−出力ラッチの出力通過ゲートをイネーブルし（ＣＬ
Ｋ２）、これによりＰＬＡの結果を利用できるようなる
（ｎｏｔＬＯＵＴ）。

【００６１】プルアップ信号ＩＰＵ，ＯＰＵは好適には
同一クロックから取得し、したがってＯＰＵは実際には
ＩＰＵの反転，ｎｏｔＯＰＵとなる。これは、ＩＰＵ，
ＯＰＵの両方を同時にアクティブにできないことを意味
し、他の結果が生じうる他の電流の発生を回避すること
ができる。イナクティブとなるあるプルアップ信号とア
クティブとなる他のプルアップ信号との間の絶対最小遅
延も満足され、これによりＰＬＡの評価をできるだけ迅
速にすることができる。

【００６２】本発明によれば、制御クロックＩＰＵ，ｎ
ｏｔＩＰＵ，ＣＬＫ１，ＣＬＫ２は、ダミーＰＬＡを経
る入力信号の遷移の伝播遅延から得られる。

【００６３】図７は、本発明による回路のブロック図を
示す。この回路は、同一の参照符号を付した図６の回路
と同一のＰＬＡ素子を含む。

【００６４】本発明では、ＰＬＡの回路の寸法及びレイ
アウトを模写したが簡単な形態の複数のダミー段を含
む。

【００６５】入力駆動エミュレータＢ４は、単一入力経
路に対して入力ドライバＡ４の回路を模写する。この入
力駆動エミュレータＢ４は、入力面エミュレータＢ６に
対する信号ＩＮＡ’ｎｏｔＩＮＡ’を発生させる。これ
は、入力面Ａ６で出会う最悪の場合の遅延を模写する単
一信号路を含む。これを、信号ｎｏｔＷＩを発生させる
ダミー中間ノードＢ８に供給する。

【００６６】信号ｎｏｔＷＩを、出力面Ａ１０で出会う
最悪遅延を模写する単一信号経路も有する出力面エミュ
レータＢ１０に供給する。この出力面エミュレータＢ１
０は、出力ラッチエミュレータＢ１２に対する出力信号
ＯＵＴＡ’を発生させる。出力ラッチエミュレータは、
二つの信号ＤＥＬ１及びＤＥＬ２を発生させる。

【００６７】入力駆動エミュレータ、入力面エミュレー
タ及び出力面エミュレータは、適切に接地され又はＶ_CC
に接続されたイネーブル入力部を有することにより永続
的にイネーブルされる。エミュレータ段のリセット回路
を同様な方法で停止する。

【００６８】入力ラッチＡ２に対する入力信号ＩＮがラ
ッチされ、これによりＭＡＳＣＬＥの立下がり縁遷移で
有効となる。この立下がり遷移縁を、他の全てのタイミ
ング（イネーブル）信号に対する目安とする。したがっ
てＭＡＳＣＬＫの立下がり縁は、ＰＬＡに対する入力信
号を評価する準備ができていることを表す。この立下が
り縁は、入力駆動回路及び入力面エミュレータによって
伝播される。遷移がダミー中間ノードＢ８で生じると、
信号ｎｏｔＷ１は状態を変える。出力面エミュレータ
は、出力ラッチエミュレータＢ１２に遷移を伝播する。
この出力ラッチエミュレータＢ１２は、遷移がラッチに
保持されると出力信号ＤＥＬ１に遷移を発生させ、所定
の遅延後第２の出力信号ＤＥＬ２に遷移を発生させる。

【００６９】したがって、ＭＡＳＣＬＫの立下がり縁が
入力値ＩＮの有効時を表すとともに、実際のＰＬＡ中の
最悪の場合の遅延に等しい遅延が各エミュレータ段に発
生するので、入力面Ａ６の評価と同時又は少し後にｎｏ
ｔＷ１に遷移が発生する。信号ＤＥＬ１は、出力ラッチ
Ａ１２の入力通過ゲートに信号ＯＵＴＡが到達した少し
後に状態を変化させ、ＤＥＬ２は、信号ＯＵＴＡが出力
ラッチＡ１２の出力通過ゲートに到達した少し後に状態
を変化させる。

【００７０】これら遅延信号ｎｏｔＷＩ，ＤＥＬ１，Ｄ
ＥＬ２及びＭＡＳＣＬＫを論理回路Ｂ１４に供給する。
この論理回路Ｂ１４は、ＰＬＡの段に対するイネーブル
信号ＩＰＵ，ｎｏｔＩＰＵ，ＣＬＫ１，ＣＬＫ２を発生
させて、段に対する入力を使用できるようになった後各
段をできるだけ迅速にイネーブルできるようにする。

【００７１】したがって本発明は、ＰＬＡ回路の種々の
区分を経る入来信号の伝播遅延を模写し、これらの遅延
を用いて、中間ノードプルアップ信号及び出力ラッチイ
ネーブル信号ＣＬＫ１，ＣＬＫ２を、入来信号が各区分
に到達してから出力信号が出力ラッチに記憶されるまで
のみターンオンする方法を提供する。出力ノードプルア
ップ信号は、このとき以外常時アクティブであり、出力
モードを確実にプリチャージする。ダミーＰＬＡは、実
際のＰＬＡ回路の最悪の場合の遅延を模写する。入力信
号を実際のＰＬＡの入力部に供給するのと同時に入力信
号をダミーＰＬＡの入力部に供給する場合、信号がダミ
ーＰＬＡの所定のモードで伝播されるとすぐに、実際の
ＰＬＡに対応するノードにも信号が伝播される。その
後、イネーブル信号が入力されて、入力信号を実際のＰ
ＬＡに伝播し、その直後（直前ではない）には、入力信
号を実際のＰＬＡの関連の各段で利用できる。

【００７２】ダミー回路がＰＬＡ回路と並列であるの
で、対応する接続部を単一集積回路中の複数のＰＬＡに
形成することができ、これにより単一のダミーＰＬＡ遅
延回路で複数のＰＬＡを制御することができる。

【００７３】図８は、本発明によるダミーＰＬＡの回路
図を示す。４段を設ける。図７に使用した符号と同一の
符号を用いると、第１段Ｂ４は入力駆動エミュレータで
あり、第２段Ｂ６は入力面エミュレータであり、第３の
Ｂ１０は出力面エミュレータであり、最後のＢ１２は出
力ラッチエミュレータである。インバータ１７８を、入
力部の入力クロック信号ＭＡＳＣＬＫを受信するととも
に出力部に逆ｎｏｔＭＡＳＣＬＫを送信するように接続
する。ＭＡＳＣＬＫを、実際のＰＬＡに用いられるもの
と同一の図５の１４０に示すような入力駆動エミュレー
タ１８０の入力ｎｏｔＮ＿ＥＮにも接続する。この入力
駆動エミュレータ１８０のＩＰＵ入力部を接地電圧に接
続する。ＰＬＡ入力駆動エミュレータ１８０は、出力ｎ
ｏｔＩＮＡ’を入力面エミュレータＢ６の入力部に供給
する。入力面エミュレータに対する入力ｎｏｔＩＮＡ’
を、トランジスタ１８６のゲート端子と、Ｎチャネルト
ランジスタ１８８及びＰチャネルトランジスタ１９０の
ゲートとに接続する。これらトランジスタを、電源電圧
Ｖ_CCと接地点ＧＮＤとの間で、ノード１９２で共通接続
したドレインを有するインバータとして接続する。ノー
ド１９２は、ダミーＰＬＡの中間ノードに対応する。

【００７４】トランジスタ１８６は、ソース端子と、接
地されたドレイン端子とを有し、容量性負荷として作用
する。この負荷は、最も過大に負荷を付与された入力駆
動回路に接続した全ての入力トランジスタの全容量性負
荷に等しい。実際には、トランジスタ１８６を、複数の
並列なトランジスタゲートキャパシタンスにより実現す
ることができる。

【００７５】第２のＮチャネルトランジスタ１９４は、
Ｎチャネルトランジスタ１８８のチャネルに並列に接続
したチャネルと、接地されたゲートとを有する。Ｎチャ
ネルトランジスタ１８８は、ダミーＰＬＡの中間ノード
１９２に負荷を付与するドレインを設け、このドレイン
に付与される負荷の値は、実際のＰＬＡの最も過大に負
荷が付与される中間ノードの負荷の値に等しくなる。ト
ランジスタ１８８，１９０は、ＰＬＡの入力面で使用さ
れるものと同一である。トランジスタ１９４を実際に
は、複数の並列なトランジスタによって実現することが
でき、これらトランジスタの個数を、ＰＬＡの最も過大
に負荷が付与された入力部のトランジスタの個数に等し
く、これらの寸法及び配置方向は、実際のＰＬＡで使用
されるものに対応する。

【００７６】ノード１９２をインバータ１９６の入力部
に接続する。このインバータ１９６の出力部は、中間ノ
ードタイミング出力信号ｎｏｔＷＩを発生させる。これ
を入力面エミュレータの出力とするとともに、出力面エ
ミュレータＢ１０の入力部に接続する。

【００７７】ノード１９２のｎｏｔＷＩをＮチャネルト
ランジスタ１９８のゲートに接続し、このトランジスタ
１９８のソースを接地電圧ＧＮＤに接続するとともにそ
のドレインをノード２００に接続する。Ｐチャネルトラ
ンジスタ２０２は、ノード２００に接続されたドレイン
と、電源電圧Ｖ_CCに接続されたソースとを有する。その
ゲートを、反転入力クロック信号ｎｏｔＭＡＳＣＬＫに
接続する。これは、出力面のプルアップトランジスタを
表す。ノード２００を、Ｎチャネルトランジスタ２０４
のドレインにも接続する。トランジスタ２０４のゲート
端子及びソース端子を接地電圧ＧＮＤに接続する。これ
を、最も過大に負荷が付与された中間ノードにより分け
与えられた遅延に等しい伝播遅延を分け与えるドレイン
負荷として動作するように設計する。トランジスタ１９
４としては、これを実際には複数の並列トランジスタに
よって実現することができ、これらトランジスタの個数
を、ＰＬＡに対して最も過大に負荷が付与される入力上
のトランジスタの個数と等しくし、これらトランジスタ
の寸法及び配置方向を、実際のＰＬＡに使用されるもの
と同一にする。ノード２００の信号は出力面エミュレー
タの出力となる。

【００７８】ノード２００を、出力面エミュレータＢ１
２の入力部、インバータ２０６の入力部及びＰチャネル
トランジスタ２０８のドレインに接続する。トランジス
タ２０８のソース端子を、電源電圧Ｖ_CCに接続するとと
もに、そのゲートを、インバータ２０６の出力にノード
２１０で接続する。これは、図４の出力ラッチのキーパ
１１２及びインバータ１１４に相当する。ノード２１０
を通過ゲート２１２の入力部にも接続する。通過ゲート
２１２のＰチャネルトランジスタ及びＮチャネルトラン
ジスタのゲート端子を、接地電圧ＧＮＤ及びノード１８
２にそれぞれ接続する。通過ゲート２１２の出力部をノ
ード２１８に接続し、ノード２１８それ自体を、Ｐチャ
ネルトランジスタ２２０のドレインと、Ｎチャネルトラ
ンジスタ２２２のドレインと、逆並列接続された二つの
インバータを具えるラッチ２２４とに接続する。

【００７９】Ｐチャネルトランジスタ２２０のゲート端
子をノード１８２に接続し、そのソース端子を別のＰチ
ャネルトランジスタ２２６に接続し、Ｐチャネルトラン
ジスタ２２６のゲートをノード１８２に接続し、そのソ
ースを電源電圧Ｖ_CCに接続する。Ｎチャネルトランジス
タ２２２は、ノード１８２に接続したゲート端子と、Ｎ
チャネルトランジスタ２２８のドレイン端子に接続した
ソース端子とを有する。このＮチャネルトランジスタ２
２８のソース端子及びゲート端子を共に、接地電圧ＧＮ
Ｄに接続する。ノード１８２を、抵抗１８４を介してＶ
_CCに接続する。Ｐチャネルトランジスタ２２０及びＮチ
ャネルトランジスタ２２２をそれぞれ、非導通状態及び
導通状態とする。

【００８０】トランジスタ２２０，２２２，２２６，２
２８を含む回路枝路は、実際のＰＬＡ回路で使用されて
いるリセット回路１２６の形態を模写する。動作中、リ
セット信号ＲＳＴをトランジスタ２２８のゲートに供給
し、この信号の反転ｎｏｔＲＳＴをトランジスタ２２６
のゲートに供給し、極性信号ｎｏｔＲ１を両トランジス
タ２２０，２２２のゲートに供給する。

【００８１】この回路は図４の出力ラッチ回路に相当
し、好適には同一寸法で同一配置方向にレイアウトす
る。

【００８２】ラッチ２２４の出力部を、インバータ２３
０の入力部と、Ｐチャネルトランジスタ２３４及びＮチ
ャネルトランジスタ２３６を具える通過ゲート２３２の
入力部に接続する。トランジスタ２３６のゲート端子と
通過ゲート２３２の出力部の両方を接地電圧ＧＮＤに接
続する。トランジスタ２３４のゲート端子をノード１８
２に接続する。

【００８３】インバータ２３０の出力部は出力信号ＤＥ
Ｌ１を発生させ、これをインバータ２３８の入力部にも
接続し、このインバータ２３８の出力部は出力信号ＤＥ
Ｌ２を発生させる。したがってＤＥＬ１は、入力信号が
出力ラッチの出力部に伝播される時間を表す。ＤＥＬ２
は反転されるため、この変形は僅かに遅延される。

【００８４】図８の回路は、実際のＰＬＡを経る最悪の
場合の遅延をシミュレートするように動作する。入力駆
動エミュレータ１８０は、実際のＰＬＡに対して入力信
号を供給するのに使用される入力駆動回路と同一のレイ
アウトを有する。そのＩＰＵ入力をハイに保持して、ｎ
ｏｔＮ＿ＥＮ入力に対してＭＡＳＣＬＫの立下がり縁が
供給されると出力ｎｏｔＩＮＡがハイからローに状態を
変えるようにする。

【００８５】トランジスタ１８８，１９４；１９８，２
０４を、実際のＰＬＡの入力面及び出力面により分け与
えられた最大遅延の周期の間入来信号を遅延させるよう
に設計する。

【００８６】動作中、適切なリセット信号を供給するこ
とにより全てのラッチをリセットする。立下がり縁遷移
を、ダミーＰＬＡのＭＡＳＣＬＫ入力部に供給する。こ
れは、実際のＰＬＡに対してもクロック信号となり、全
てのタイミング信号及び制御信号をこの遷移に参照させ
る必要がある。

【００８７】この遷移により、以前にハイレベルに保持
された出力ｎｏｔＩＮＡ’に供給すべきＩＰＵをローレ
ベルとする。図５と比較すると、ハイのｎｏｔ＿ＥＮに
よりトランジスタ１６２をオンに保持し、したがってハ
イの値がｎｏｔＩＮＡで維持される。ｎｏｔ＿ＥＮがロ
ーになると、トランジスタ１６２は非導通状態となり、
通過ゲート１５４は導通状態となり、ＩＰＵのローの値
をｎｏｔＩＮＡ’に伝送する。ｎｏｔＩＮＡ’の遷移
は、実際のＰＬＡの入力ノード遅延を表す容量性負荷１
８６によって遅延される。

【００８８】したがって、この立下がり縁遷移は、実際
のＰＬＡの入力駆動遅延の遅延に等しい遅延でトランジ
スタ１８８，１９０のゲートに到達し、次いで、この遷
移が伝播され、トランジスタ１８８，１９０，１９４を
具える入力面エミュレータＢ６によって反転される。ト
ランジスタ１８８，１９０はノード１９２で遷移を反転
し、この遷移は、トランジスタ１９４のドレイン及びト
ランジスタ１８６のゲートによって設けられたキャパシ
タンスにより遅延される。これを、最大数の接続トラン
ジスタを有する実際のＰＬＡの入力面ノードのキャパシ
タンスに等しいキャパシタンスを有するように設計す
る。このようにして、実際のＰＬＡの入力面に対して最
も過大に負荷が付与された入力の遅延に等しい遅延を設
定する。

【００８９】遷移は、中間ノードへの到達に相当する遅
延後ノード１９２に到達する。したがって、このノード
から得られた信号ｎｏｔＷＩは、実際のＰＬＡの入力が
中間ノードに到達したときを表す。

【００９０】出力ｎｏｔＷＩは、実際のＰＬＡの最悪の
場合の中間ノード遅延に等しい遅延により遅延されたク
ロック信号ＭＡＳＣＬＫの立下がり縁の遅延変形とな
る。

【００９１】入力遷移前では、ＭＡＳＣＬＫはハイであ
り、ｎｏｔＭＡＳＣＬＫはローであり、Ｐチャネルトラ
ンジスタ２０２，２０８は導通状態となり、トランジス
タ１９８は非導通状態となる。

【００９２】入力遷移に従って、トランジスタ２０２
は、そのゲートに供給されるハイの信号ｎｏｔＭＡＳＣ
ＬＫにより非導通状態となる。これは、実際のＰＬＡの
出力ノードをプリチャージする出力プルアップトランジ
スタの動作を模写する。ノード１９２に生じる遷移によ
り、Ｎチャネルトランジスタ１９８は導通状態となり、
したがってノード２００の電圧が低減され、実際のＰＬ
Ａで放電する出力ノードを模写する。この電圧低減は、
トランジスタ２０４のドレインキャパシタンスによって
遅延される。このドレインキャパシタンスを、実際のＰ
ＬＡの最も過大に負荷が付与された出力ノードの全キャ
パシタンスに等しくなるように設計する。したがって、
ノード２００の信号遷移は、入力遷移に対して、実際の
ＰＬＡの出力面の出力ノードで観察することができる最
悪の場合の遅延に等しい量遅延される。

【００９３】インバータ２０６及びトランジスタ２０８
は、図４の実際の出力ラッチのインバータ１１４及びキ
ーパ１１２を模写する。

【００９４】トランジスタ１９８のゲートキャパシタン
スを、実際のＰＬＡの中間ノード上の最悪の場合にゲー
トに付与される負荷に等しくなるように設計する。ま
た、これを、それぞれが実際のＰＬＡに用いられるのと
同一の寸法及び配置方向を有する複数の並列トランジス
タにより形成することができる。

【００９５】通過ゲート２１２を永続的に導通状態に
し、ＰチャネルトランジスタのゲートをＧＮＤ電圧にす
る。Ｎチャネルトランジスタのゲートをトランジスタ１
８４によりＶ_CCに保持する。通過ゲート２１２により信
号路に伝播遅延が生じる。この伝播遅延を、図４の出力
ラッチの通過ゲート１１６で得ることができる最悪の場
合の伝播遅延に等しくなるように設計する。

【００９６】これにより、ノード２１８に生じる遷移に
遅延が発生する。ラッチ２２４により他の伝播遅延が発
生する。このラッチ２２４は、実際のＰＬＡ出力ラッチ
回路で用いられるラッチ１２２と寸法及びレイアウトが
同一である。Ｎチャネルトランジスタのゲートが接地電
圧に保持されるとともにＰチャネルトランジスタのゲー
トが抵抗１８４によってＶ_CCに保持されるので、通過ゲ
ート２３２は非導通状態となる。この通過ゲートはイン
バータ２３０に対する入力の容量性負荷としてのみ作用
し、ＣＬＫ２がローの間非導通状態である実際の出力ラ
ッチ回路中の通過ゲート１３４の影響を模写する。

【００９７】したがって、出力ラッチエミュレータＢ１
２の第１出力ＤＥＬ１は、ＭＡＳＣＬＫ信号の立下がり
縁から生じるとともに出力（ＬＯＵＴ）に対するＰＬＡ
を経る最悪の場合の遅延に等しい時間遅延される出力信
号となる。これは、出力信号が実際のＰＬＡの出力ラッ
チ通過ゲートで準備できていることを示す。インバータ
２３８の出力ＤＥＬ２は、このインバータの伝播遅延に
よって更に遅延されたＤＥＬ１の反転となる。したがっ
てＤＥＬ２は、入力遷移を出力ラッチの出力通過ゲート
１３４で利用できるときを表す。

【００９８】既に説明したように、ダミーＰＬＡから供
給される遅延信号ｎｏｔＷＩ，ＤＥＬ１，ＤＥＬ２を、
実際のＰＬＡ回路の種々のパーツに対するイネーブル信
号を発生させるのに用いる。

【００９９】図９は、既に説明したようにして発生した
遅延信号からの要求されるイネーブル信号の発生を示す
タイミング図を示す。クロック信号ＭＡＳＣＬＫを、書
込みイネーブル信号ＷＥのように外部から供給される信
号から得ることができる。四つのイネーブル信号が、Ｐ
ＬＡを経る論理レベルの伝播に要求される。

【０１００】第１に、中間ノードプルアップイネーブル
信号ＩＰＵにより、アクティブ状態のＰＬＡの入力面で
入力信号を評価することができる。これを、ＰＬＡの状
態の評価の全周期中、すなわち入力値がラッチされたこ
とを表すクロック信号ＭＡＳＣＬＫの立下がり縁が到達
するときから信号ＤＥＬ２によって示したように出力値
が出力ラッチでラッチされるまでアクティブ（ロー）と
する必要がある。

【０１０１】第２に、出力ノードプルアップイネーブル
信号ｎｏｔＩＰＵを、中間ノードプルアップ信号を反転
することにより発生させることができる。したがって、
このイネーブル信号は、ＰＬＡの評価のとき以外の全て
のときでアクティブ（ロー）となる。

【０１０２】第３に、出力ラッチの入力通過ゲートイネ
ーブル信号ＣＬＫ１が要求される。この信号は出力ラッ
チの入力通過ゲート１２０を開とする必要があるときを
規定する。これを、信号ｎｏｔＷＩで表された出力を利
用できはじめるとき（中間ノードがこれらの値をとると
き）から信号ＤＥＬ１で表された出力を利用できるとき
までアクティブ（ハイ）とする必要がある。

【０１０３】最後に、信号ＣＬＫ２が、出力ラッチの出
力通過ゲート１３４を動作させるのに要求される。これ
を、信号ＤＥＬ２で表された出力が出力ラッチでラッチ
されたときから次のサイクルに対するＰＬＡへの入力の
評価の準備ができているときまで有効にする必要があ
る。アクティブハイであるクロック信号ＣＬＫ２は、ク
ロック信号ＭＡＳＣＬＫの立下がり縁が到達するときか
らＤＥＬ２で示したような新たな結果をＰＬＡ出力に接
続する準備ができるようになるときまで以外のＰＬＡの
動作の全周期に対して有効である。これは、ＩＰＵがア
クティブ中である周期によって規定されるようなＰＬＡ
の評価の周期に相当する。したがってこのタイミング
は、ＩＰＵ，ｎｏｔＩＰＵと同様である。

【０１０４】複数のＰＬＡ回路を、これらＰＬＡ回路の
出力ラッチの出力部で多重化することができる。このよ
うな場合、一つのみのＰＬＡは有効なＣＬＫ２信号を一
度に受信する必要があるので、多重化はＣＬＫ２上で行
われる。多重化されたＰＬＡ化を選択しない場合、ＣＬ
Ｋ２をローに設定して、出力ラッチの出力通過ゲートを
非導通状態にする必要がある。ＩＰＵをハイに設定し
て、ＰＬＡを、出力ノードがプリチャージモードである
初期状態に保持する必要がある。入力面に対する全ての
入力をハイとし、全てのプリチャージトランジスタ１０
０，１０４を導通状態にする。したがって出力ノードを
フローティングから防止する。

【０１０５】ＣＬＫ１の立下がり縁のタイミングは臨界
的である。これは、実際のＰＬＡの出力レベルが出力ラ
ッチに記憶されるまで発生しない。このために、ＤＥＬ
１が用いられ、遷移後のインバータ遅延がラッチ２２４
を通過して、実際のＰＬＡの出力レベルのラッチを信頼
性のあるものとする。ＤＥＬ２は、この後の短い遅延を
発生させるためにのみ作用して、ＣＬＫ２がＣＬＫ１の
立下がり縁の後にのみアクティブとなるようにする。二
つのクロックＣＬＫ１，ＣＬＫ２をオーバラップさせて
はならず、オーバラップした場合にはＯＵＴＡの任意の
スプリアス入力が、ＰＬＡ出力ｎｏｔＯＵＴに直ぐに送
信される。この記載から、全てのタイミング信号はＭＡ
ＳＣＬＫの立下がり縁を参照することがわかる。この信
号の周波数すなわちデューティサイクルは遅延信号に影
響を及ぼさない。

【０１０６】ＭＡＳＣＬＫを、書込みイネーブル信号Ｗ
Ｅのように外部から供給された信号から得る場合、これ
は、集積回路中に存在しうる任意のオンチップクロック
と比べて完全に非同時的である。フローティングプリチ
ャージノードが連続的な書込みイネーブルサイクル間で
放電しうるので、二つの連続的な書込みイネーブルサイ
クルを、フローティングプリチャージノードの使用を妨
げる長時間離すことができる。

【０１０７】図１０は、上記遅延信号からの要求される
イネーブル信号を発生させるのに使用できる論理回路を
示す。

【０１０８】ＮＡＮＤゲート２４０は、入力として信号
ＤＥＬ２及びｎｏｔＭＡＳＣＬＫを受信するとともに、
インバータ２４２の入力部に接続された出力部を設け
る。インバータ２４２の出力部は出力ｎｏｔＩＰＵを発
生させ、この出力ｎｏｔＩＰＵを、出力部で信号ＩＰＵ
を発生させるインバータ２４４の入力部に供給する。ゲ
ート２４０の出力は、ＤＥＬ２とｎｏｔＭＡＳＣＬＫの
両方がハイとなる際すなわち入力が供給される瞬時から
出力がラッチされるまでのみローとなる。

【０１０９】ＮＯＲゲート２５２は、入力として信号Ｄ
ＥＬ１及びｎｏｔＷＩを受信し、その出力をインバータ
２５４に供給する。このインバータ２５４の出力部は信
号ｎｏｔＣＬＫ１を発生させ、この出力部をインバータ
２５６の入力部に接続する。インバータ２５６の出力を
信号ＣＬＫ１とする。したがってこの信号は、ＤＥＬ１
とｎｏｔＷＩの両方がローである際、すなわち中間ノー
ドに遷移が到達したときから出力ラッチが許容されるま
でアクティブ（ハイ）となる。

【０１１０】ＮＡＮＤゲート２５８は、ゲート２４０と
同様に入力としてＤＥＬ２及びｎｏｔＭＡＳＣＬＫを受
信する。ＮＡＮＤゲート２５８はインバータ２６０に出
力を供給し、このインバータ２６０の出力部はインバー
タ２６２の入力及び出力信号ＮＯＴＣＬＫ２を発生させ
る。インバータ２６２は、この出力信号の反転ＣＬＫ２
を発生させる。信号ＣＬＫ２がインバータ２６２の出力
で取り出され、この信号がアクティブハイである場合、
ＤＥＬ２とｎｏｔＭＡＳＣＬＫの両方がハイである、す
なわち入力が供給される瞬時から出力を出力ラッチでラ
ッチするときまで以外の全てのときにアクティブとす
る。したがって、ＣＬＫ２はＩＰＵに対するタイミング
に等しい。ＣＬＫ２を個別に発生させて、出力ラッチの
出力の多重化を許容する。複数のＰＬＡ回路の多重化
中、選択されていない回路のＣＬＫ２をローに設定し
て、出力ラッチの出力通過ゲート１３４が非導通状態と
なるようにする。ＩＰＵをハイに設定して、ＰＬＡを、
全ての入力部がハイに保持されるととともに出力ノード
プリチャージトランジスタを導通状態にする初期状態に
保持し、出力ノードをフローティングから防止する必要
がある。

【０１１１】図１０の回路の動作を、図９を参照して以
下説明する。瞬時ｔ１のＭＡＳＣＬＫの立下がり縁ま
で、ＮＡＮＤゲート２４０の出力部を、ｎｏｔＭＡＳＣ
ＬＫのローの値によりハイに保持する。ＤＥＬ２はこの
ときハイである。したがってＩＰＵはハイである。瞬時
ｔ１で、ＭＡＳＣＬＫはローとなり、ｎｏｔＭＡＳＣＬ
Ｋはハイとなり、、ゲート２４０の出力はローとなる。
これは、インバータ２４２，２４４によって二重に反転
されるとともに幾分遅延されて、瞬時ｔ２でＩＰＵに立
下がり縁を発生させるとともにｎｏｔＩＰＵに立上がり
縁を発生させる。既に説明したように、所定の遅延後、
信号ＤＥＬ２は瞬時ｔ６でローとなり、したがって瞬時
ｔ８でゲート２４０の出力及び信号ＩＰＵはハイ状態に
戻り、かつ、ｎｏｔＩＰＵはロー状態に戻る。

【０１１２】ＮＯＲゲート２５２の出力は、中間ノード
の遷移の到達を示す中間ノード信号ｎｏｔＷＩの立下が
り縁の瞬時ｔ３までローに保持され、これに応答して、
ＮＯＲゲート２５２の出力は、信号ＤＥＬ１の立上がり
縁の到達ｔ５までの瞬時ｔ４付近でハイとなり、これに
より、出力はロー状態に戻るとともに、遷移が出力ラッ
チに入力したことを示す。この出力を２回反転させると
ともに遅延させて、瞬時ｔ３で切り替え、瞬時ｔ５でロ
ーに戻し、入力通過ゲートを出力ラッチに対してイネー
ブルするために使用するために、ＣＬＫ１信号を発生さ
せる。

【０１１３】ＮＡＮＤゲート２５８の出力を、瞬時ｔ１
でＭＡＳＣＬＫの立下がり縁までｎｏｔＭＡＳＣＬＫの
ローの値によりハイに保持する。したがってＣＬＫ２は
ハイとなる。ＤＥＬ２はこのときハイである。瞬時ｔ１
において、ｎｏｔＭＡＳＣＬＫはハイとなり、ゲート２
５８の出力はローとなる。これは、インバータ２４２，
２４４によって反転されるとともに幾分遅延されて、瞬
時ｔ１の直後ＣＬＫ２に立下がり縁を発生させる。既に
説明したように所定の遅延後、信号ＤＥＬ２は瞬時ｔ６
でローとなり、したがってゲート２５８の出力は、瞬時
ｔ８で信号ＣＬＫ２のようにハイ状態に戻る。

【０１１４】その後、瞬時ｔ９では、信号ＭＡＳＣＬＫ
はハイの値に戻る。既に見た立下がり縁の伝播と同様
に、この立上がり縁は入力駆動エミュレータＢ４及び入
力面エミュレータＢ６によって伝播されて、瞬時ｔ１０
でｎｏｔＷＩに到達する。遷移も、出力面エミュレータ
Ｂ１０及び出力ラッチエミュレータＢ１２により伝播及
び遅延されて、瞬時ｔ１１で信号ＤＥＬ１の立上がり縁
を発生させるとともに、瞬時ｔ１２でＤＥＬ２の立上が
り縁を発生させる。

【０１１５】ｎｏｔＭＡＳＣＬＫの立上がり縁の瞬時ｔ
９は、ＤＥＬ２がこの遷移全体に亘ってローであるの
で、ＮＡＮＤゲート２４０又は２５８の出力に何らの変
化が生じず、これらゲートの出力はハイに保持される。
ｎｏｔＷＩの立上がり縁の瞬時ｔ１０は、ＤＥＬ１がこ
の遷移中ハイであるので、ＮＯＲゲート２５２の出力に
何らの変化が生じず、ゲート２５２の出力がローに保持
される。同様に、ＤＥＬ１が所定の遅延後ｔ１１でロー
となると、ｎｏｔＷＩが遷移全体に亘ってハイであるの
でＮＯＲゲート２５２の出力に変化が発生せず、このゲ
ートの出力をローに保持する。ｔ１２のＤＥＬ２の変化
も、信号ｎｏｔＭＡＳＣＬＫがこの遷移全体に亘ってロ
ーのままであるので、ゲート２４０及び２５８の出力に
変化が発生せず、ＮＡＮＤゲートの出力をハイに保持す
る。

【０１１６】したがって、出力信号ＩＰＵ，ｎｏｔＩＰ
Ｕ，ＣＬＫ１，ｎｏｔＣＬＫ１，ＣＬＫ２又はｎｏｔＣ
ＬＫ２のうちのいずれにも、ＭＡＳＣＬＫの立上がり縁
ｔ９が原因で変化が生じない。図９に従って要求される
ような動作がこのようにして達成される。

【０１１７】図１１、１２及び１３は、所望の動作が達
成されることを示す上記回路で実行されたシミュレーシ
ョンの結果を示す。

【０１１８】各図は、ダミーＰＬＡのノードの信号を、
実際のＰＬＡの対応するノードの信号とともに示す。ダ
ミーＰＬＡが回路の各段の最悪の場合の遅延を分け与え
ると、任意の特定段を経る遷移の伝播は、実際のＰＬＡ
の場合に比べてダミーＰＬＡの場合には遅くなる。した
がって、遷移は、対応する遷移がダミーＰＬＡの対応す
るノードに到達する前に実際のＰＬＡのノードに到達す
る。実際のＰＬＡでは、遷移の伝播を、アクティブクロ
ック信号を受信するまで所定の点で停止させる。ダミー
ＰＬＡでは、全てのクロック信号入力はアクティブ状態
に保持され、したがって遷移はそれの伝播中停止され
る。ダミーＰＬＡの所定のノードが状態を変えると、こ
の遷移は、図１０に示すようなクロック発生回路に伝播
される。直列接続された複数の論理ゲートで構成された
この回路は、遷移の伝播に遅延を分け与える。次いで、
クロック発生回路の出力が実際のＰＬＡのクロック入力
に供給されて、実際のＰＬＡの遷移の別の伝播を許容す
る。このために、実際のＰＬＡの遷移は、対応する遷移
がダミーＰＬＡに発生した後にのみ発生することがで
き、この遷移により、実際のＰＬＡのクロック入力に供
給されるクロック信号の状態に変化が生じる。この遅延
は少なくともクロック発生回路の伝播遅延に等しい。図
１０の回路を用いてシミュレーションを行うことによ
り、ダミーＰＬＡのノード上の信号の遷移と実際のＰＬ
Ａの対応するノード上の遷移との間に約２ｎｓの時間差
が観察された。

【０１１９】図１１は、ダミーＰＬＡの入力ノード信号
ｎｏｔＩＮＡ’及び実際のＰＬＡの入力ノード信号ｎｏ
ｔＩＮＡを示す。ダミーＰＬＡの入力ノード信号ＩＮ
Ａ’２７０は、ＭＡＳＣＬＫの立上がり縁の後の７０ｎ
ｓで下降する。図７を参照すると、この信号は入力面エ
ミュレータＢ６を横切って、中間ノード信号ｎｏｔＷＩ
となる。ｎｏｔＷＩがクロック発生論理回路Ｂ１４に供
給され、このクロック発生論理回路Ｂ１４がクロック信
号ＩＰＵを実際のＰＬＡの入力ドライバＡ４に供給し
て、ｎｏｔＮ＿ＥＮの遷移を、実際のＰＬＡ回路の信号
ＩＮＡとして伝播させることができる。ＩＮＡ’の立下
がり縁とＩＮＡの立下がり縁との間の遅延は、入力面エ
ミュレータＢ６及び論理回路Ｂ１４を介する経路の伝播
遅延の和となる。

【０１２０】実際のＰＬＡの入力ノード信号ｎｏｔＩＮ
Ａ２７２は、７２ｎｓで遅れて下降する。入力プルアッ
プ信号ＩＰＵが供給された後、実際のＰＬＡの入力ノー
ド信号２７２は８３ｎｓで４５Ｖまで上昇するが、ダミ
ーＰＬＡ入力ノード信号はローの値のままである。この
シミュレーションは、ダミーＰＬＡの信号のｎｏｔＩＮ
Ａ’の下降時間が実際のＰＬＡの信号のｎｏｔＩＮＡの
下降時間よりも遅いことを示す。この原因は、ダミーＰ
ＬＡが各段で最悪の場合の負荷を有するからてある。こ
のために、全てのシミュレーションにおいて、ダミーＰ
ＬＡ回路の上昇時間及び下降時間は、実際のＰＬＡの対
応するノードの上昇時間及び下降時間に比べて遅い。

【０１２１】図１２において、ダミーＰＬＡの中間ノー
ドＡ８電圧２７４及び実際のＰＬＡの中間ノードＢ８電
圧２７６を示す。ダミーＰＬＡ中間ノード信号ｎｏｔＷ
Ｉ２７４は、ＭＡＳＣＬＫの立上がり縁の後の７１ｎｓ
で上昇する。既に説明したように、これは入力面エミュ
レータＢ６の出力となる。この信号は、ＩＰＵ信号を発
生させるクロック発生論理回路Ｂ１４に送信される。こ
の信号はＰＬＡの入力面に対する入力信号に供給され、
実際のＰＬＡの中間ノードに遷移が発生する。シミュレ
ーションによれば、実際のＰＬＡの中間ノード信号２７
６は７３ｎｓで上昇し、出力ノードに対する中間ノード
レベルの遷移の後の８６ｎｓで下降する。ダミーＰＬＡ
の中間ノードレベル２７４はハイの値のままである。ダ
ミーＰＬＡの中間ノード信号の立上がり縁と実際のＰＬ
Ａの中間ノード信号の立上がり縁との間の遅延は、論理
回路Ｂ１４を経るｎｏｔＷＩ２７４の伝播遅延によって
生じる。このシミュレーションでは、二つの信号間に生
じる時間差は特に明瞭である。

【０１２２】図１３は、ダミーＰＬＡと実際のＰＬＡの
両方に対する出力ノード２００の信号ＯＵＴＡ’２７８
及びＯＵＴＡ２８０を示す。ダミーＰＬＡの出力ノード
信号２７８は７４ｎｓでローレベルに切り替わる。図
７，８，１０を参照すると、ＯＵＴＡ’の遷移により、
出力ラッチエミュレータＢ１２のＤＥＬ２出力に遷移が
発生する。これによりクロック信号ＩＰＵ，ｎｏｔＩＰ
Ｕが状態を変えて、少し後の７６ｎｓでＯＵＴＡ２８０
の遷移が発生する。実際のＰＬＡ出力ノード信号２８０
は８６ｎｓでハイの値に戻り、それに対してダミーＰＬ
Ａ２７８の出力ノードレベルはローの値のままである。
また、しばらくの間ダミーＰＬＡの信号が上昇しないこ
とがわかる。この原因は明らかなように、最悪の場合の
容量性負荷がダミーＰＬＡの各段に付与されるからであ
る。

【０１２３】同様のシミュレーションが、ダミーＰＬＡ
回路及び実際のＰＬＡ回路の他の対応するノード対に対
して実行される。

【０１２４】したがって、クロック信号の単一位相から
ダイナミックプルアップ動作を行うＮＯＲ−ＮＯＲ Ｐ
ＬＡを動作させる方法及び回路を提供する。

【０１２５】入力信号が供給されてから出力信号を発生
させるまでの評価時間を、ＰＬＡ回路に対して適切に時
間調整されたクロック信号を供給することにより速くす
ることができる。

【０１２６】上記回路及び方法によれば、フローティン
グされたままのノードが存在せず、これによりフローテ
ィングノードの放電が原因の任意の誤りを回避すること
ができる。

【０１２７】上記発明は、従来のスタティックプルアッ
プを有するＰＬＡを用いる場合に比べて著しく小さい電
流を用いるダイナミックプルアップを使用し、同時に、
電流の通過を回避することにより最小消費を達成するこ
とができる。

【０１２８】イネーブル信号が実際のＰＬＡの関連の段
に供給される。これらは、後段がイネーブルされる前
に、要求されるレベルがＰＬＡの各段に存在することを
確認しうる最も早いときにアクティブとなる。ダミーＰ
ＬＡが実際のＰＬＡとできるだけ同一のレイアウトを有
するようにすることにより、正確なタイミングが達成さ
れ、この場合、ＰＬＡが各段の遷移の到達とＰＬＡの次
の段への伝送との間でできるだけ小さい遅延で動作し、
その結果高速動作となる。

【０１２９】本発明を、フラッシュメモリ装置の特定の
用途について説明したが、本発明の回路の高速及び強い
耐久力は、自動車及び工業環境のような高電圧及び高ノ
イズレベルを許容する必要がある任意の用途に好適であ
る。遅延回路は、実際のＰＬＡの回路を正確に再現する
ので、本発明の回路の動作は、回路の温度変動に対して
耐久力を有する。

【０１３０】単一ダミー回路を、複数のＰＬＡの時間制
御信号に使用して、要求される半導体表面領域を、各Ｐ
ＬＡに対して個別にダミー回路を有する回路に比べて減
少させることができる。

【図面の簡単な説明】

【図１】従来のフラッシュメモリ装置のブロック図であ
る。

【図２】スタティックプルアップ回路を用いる既知のプ
ログラマブル論理アレイの回路図である。

【図３】ダイナミックプルアップ回路を用いる既知のプ
ログラマブル論理アレイの回路図である。

【図４】既知のタイプの入力ラッチの回路図である。

【図５】既知のタイプの出力ラッチの回路図である。

【図６】従来のＰＬＡ回路のブロック図である。

【図７】本発明のＰＬＡ回路のブロック図である。

【図８】本発明によるダミーＰＬＡの回路図である。

【図９】本発明による回路により発生すべき要求される
クロック信号を示すタイミング図である。

【図１０】クロック信号を発生させる図８の回路に使用
する回路である。

【図１１】ダミーＰＬＡ及び実際のＰＬＡの入力ノート
の電圧レベルに対するシミュレーションの結果を示す図
である。

【図１２】ダミーＰＬＡと実際のＰＬＡの両方の中間ノ
ードの電圧レベルに対するシミュレーションの結果を示
す図である。

【図１３】ダミーＰＬＡと実際のＰＬＡの両方の出力ノ
ードの電圧レベルに対するシミュレーションの結果を示
す図である。

【符号の説明】

２ メモリセル ４ トランジスタ ８ ソース電圧スイッチ １０ 消去制御入力 １２ ビットライン １４ ビットラインスイッチ １６ センス増幅回路 １８ プログラマブル負荷回路 ２０ 選択入力 ２２ 負荷制御信号 ２４ データライン ２６ ワードライン ２８ ゲート電圧スイッチ ３０ プログラム制御入力 ４０ 入力面 ４２ 出力面 ５０，５２，５４，５６，５８，６６ａ，６６ｂ，６８
ｂ，７０ａ，１８８，１９４，１９８，２０４，２２
２，２２８，２３６ Ｎチャネルトランジスタ ５９，６０，６２，７６，８０ プルアップ抵抗 ６６，６８，７０，Ａ８ 中間ノード ７３ 電源ライン ７４ａ，７４ｂ 出力ノード ９２，９４，９６，１８６ トランジスタ １００，１０４ プルアップトランジスタ １１２，１５０，１６０，１６２，１９０，２０２，２
０８，２２０，２２６，２３４ Ｐチャネルトランジス
タ １１４，１３２，１４１，１５１，１５６，１７８，１
９６，２０６，２３０，２３８，２４２，２４４，２５
４，２５６，２６０，２６２ インバータ １１６，１３４，１４２，１５２，１５４，２１２，２
３２ 通過ゲート １２２，１４８，２２４ ラッチ １２６ リセット回路 １３９ 入力ラッチ １４０ 入力ドライバ １８０，Ｂ４ 入力駆動エミュレータ １８２，１９２，２００，２１０，２１８ ノード １８４ 抵抗 ２４０，２５８ ＮＡＮＤゲート ２５２ ＮＯＲゲート Ａ２ 入力ラッチ Ａ４ 入力ドライバ Ａ６ 入力面 Ａ１０ 出力面 Ａ１２ 出力ラッチ Ｂ６ 入力面エミュレータ Ｂ８ ダミー中間ノード Ｂ１０ 出力面エミュレータ Ｂ１２ 出力ラッチエミュレータ Ｂ１４ 論理回路 ＣＧ 制御ゲート ＣＬＫ１，ＣＬＫ２，，ＭＡＳＣＬＫ，ｎｏｔＣＬＫ
１，ｎｏｔＣＬＫ２ クロック信号 ＦＧ フローティングゲート Ｇ ゲート ＩＮ，ＩＮＡ，ＩＮＢ，ＩＮＣ 入力信号 ＩＰＵ，ＯＰＵ プルアップ信号 ｎｏｔＩＰＵ イネーブル信号 ｎｏｔＮ＿ＥＮ 入力ラッチ信号 ｎｏｔＲ０ 零信号 ＤＥＬ１，ＤＥＬ２，ＩＮＡ，ｎｏｔＩＮＡ，ＩＮ
Ａ’，ｎｏｔＩＮＡ’，ＯＵＴＡ，ＯＵＴＢ，ＯＵＴ
Ａ’，ＯＵＴＢ’，ＬＯＵＴ，ｎｏｔＬＯＵＴ 出力信
号 Ｎ＿ＥＮ，ｎｏｔＭＡＳＣＬＫ，ｎｏｔＷ１ 信号 ＲＳＴ リセット信号 ｎｏｔＲ１ リセット正入力 Ｓ ソース ＶＣＣ 電源電圧 ＶＧＮＤ 接地電圧 ＶＰＰ プログラム電圧

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力面（Ａ６；４０）、出力面（Ａ１
   ０；４２）、入力ドライバ（Ａ４）及び出力ラッチ（Ａ
   １２）の段を含むＮＯＲ−ＮＯＲプログラマブル論理ア
   レイ回路を動作させる方法であって、これにより前記回
   路の各段を、入来信号を各段に伝播させるのに必要な時
   間中のみイネーブルにするに当たり、前記回路の成分を
   模写するダミー回路を用いて前記回路の段に対するイネ
   ーブル信号（ＩＰＵ，ｎｏｔＩＰＵ，ＣＬＫ１，ＣＬＫ
   ２）を発生させ、このダミー回路の寸法及び配置方向
   を、前記ダミー回路の各段によって導き出された遅延が
   少なくとも前記回路の対応する段で得られる最悪の場合
   の遅延に等しくなるようにし、クロック信号（ＭＡＳＣ
   ＬＫ）の遷移を、前記ダミー回路の入力ドライバ（Ｂ
   ４）の入力及び前記プログラマブル論理アレイ回路の前
   記入力ラッチ（Ａ２）の入力に対して同時に供給して、
   前記プログラマブル論理アレイ回路の各段からのイネー
   ブル信号を供給し及び除去する時間を規定する前記ダミ
   ー回路の出力（ｎｏｔＷＩ，ＤＥＬ１，ＤＥＬ２）を発
   生させることを特徴とするＮＯＲ−ＮＯＲプログラマブ
   ル論理アレイ回路駆動方法。
2. 【請求項２】 入力ドライバ（Ａ４）、入力面（Ａ６；
   ４０）、出力面（Ａ１０；４２）及び出力ラッチ（Ａ１
   ２）の段を含み、これらの段がイネーブル信号（ＩＰ
   Ｕ，ｎｏｔＩＰＵ，ＣＬＫ１，ＣＬＫ２）を受信するＮ
   ＯＲ−ＮＯＲプログラマブル論理アレイ回路において、
   これらイネーブル信号を、入力駆動エミュレータ（Ｂ
   ４）、入力面エミュレータ（Ｂ６）、出力面エミュレー
   タ（Ｂ１０）及び出力ラッチエミュレータ（Ｂ１２）の
   段を含むダミープログラマブル論理アレイ回路によって
   発生させ、各段は前記プログラマブル論理アレイ回路で
   確認しうる最悪の場合の遅延を再現し、前記ダミープロ
   グラマブル論理アレイ回路及び前記プログラマブル論理
   アレイ回路は、クロック信号（ＭＡＳＣＬＫ）の遷移を
   同時に受信し、前記ダミープログラマブル論理アレイの
   各段を経る遷移の伝播を、前記イネーブル信号を得るた
   めに使用するようにしたことを特徴とするＮＯＲ−ＮＯ
   Ｒプログラマブル論理アレイ回路。
3. 【請求項３】 フラッシュメモリ装置に組み込まれたこ
   とを特徴とする請求項２記載のＮＯＲ−ＮＯＲプログラ
   マブル論理アレイ回路。
4. 【請求項４】 フラッシュメモリ装置のコマンドユーザ
   インタフェースに組み込まれたことを特徴とする請求項
   ２記載のＮＯＲ−ＮＯＲプログラマブル論理アレイ回
   路。
5. 【請求項５】 プログラマブル論理アレイを使用する回
   路であって、このプログラマブル論理アレイは、前記プ
   ログラマブル論理アレイの段に含まれる回路の寸法、配
   置方向及び相互接続を模写する遅延回路の段を含み、こ
   れら段を、入力ドライバ（Ａ４）、入力面（Ａ６；４
   ０）、出力面（Ａ１０；４２）及び出力ラッチ（Ａ１
   ２）とし、クロック信号（ＭＡＳＣＬＫ）の遷移を入力
   駆動エミュレータ（Ｂ４）に供給し、前記遅延回路を、
   各段が少なくとも入来信号により分け与えられた遅延に
   等しい入来信号（ＭＡＳＣＬＫ）の遅延を前記プログラ
   マブル論理アレイの対応する段によって分け与えるよう
   に設計し、前記遷移が所定の段に到達するときを、前記
   プログラマブル論理アレイに対するイネーブル信号を発
   生させるのに使用するようにしたことを特徴とするＮＯ
   Ｒ−ＮＯＲプログラマブル論理アレイ回路を使用する回
   路。
6. 【請求項６】 前記入力面（４０）と前記出力面（４
   ２）の両方が、これら入力に対するこれら出力にＮＯＲ
   関係を分け与えるようにしたことを特徴とする請求項５
   記載のＮＯＲ−ＮＯＲプログラマブル論理アレイ回路を
   使用する回路。
7. 【請求項７】 フラッシュメモリ装置に集積されたこと
   を特徴とする請求項５記載のＮＯＲ−ＮＯＲプログラマ
   ブル論理アレイ回路を使用する回路。
8. 【請求項８】 フラッシュメモリ装置のコマンドユーザ
   インタフェース内のプログラマブル論理アレイにイネー
   ブル信号を供給するようにしたことを特徴とする請求項
   ５記載のＮＯＲ−ＮＯＲプログラマブル論理アレイ回路
   を使用する回路。
9. 【請求項９】 前記イネーブル信号を、複数のプログラ
   マブル論理アレイに送信するようにしたことを特徴とす
   る請求項６記載のＮＯＲ−ＮＯＲプログラマブル論理ア
   レイ回路を使用する回路。