JP2018517224A - 多様な電源領域にわたるワード線及びビット線トラッキング - Google Patents

Abstract

論理電源供給電圧によって電力供給される論理電源領域及びメモリ電源供給電圧によって電力供給されるメモリ電源領域を有するメモリ内に電源供給電圧依存遅延を構成するビット線及びワード線トラッキング回路が提供される。

Description

関連出願の相互参照

[0001]本願は、２０１５年４月１５日に出願された米国仮特許出願第６２／１４８，１１３号の優先権を主張する、２０１５年７月３１日に出願された米国非仮特許出願第１４／８１５，０４２号の優先権を主張し、これらの内容は、それらの全文を参照により本明細書に組み込まれる。

[0002]本願は、メモリに関し、より特に、少なくとも２つの電源領域にわたるワード線及びビット線トラッキングに関する。

[0003]メモリに対するライト動作は、メモリクロック信号のエッジに応答して生じ得る。例えば、アドレスデコーダは、アドレスをデコードし、メモリクロック信号エッジに応答して適切なワード線を引き起こす。同様に、Ｉ／Ｏ回路は、メモリクロック信号エッジに応答して、（データビットの２進値に依存して１つのビット線は、ハイ(high)に駆動され、１つはロー(low)になる）適切な差動電圧でビット線のペアを駆動するために、データビットを処理する。典型的なアドレスデコーダは、かなり、より多くの論理を含むので、クロックエッジからワード線アサーションへの遅延は、ビット線を駆動する前にデータビット処理からの遅延にわたって支配される。したがって、典型的なメモリが、ワード線トラッカーを使用してこの遅延をモデル化することは十分であったように、ワード線開発（development）遅延は、クリティカルな経路であった。ワード線トラッカーがワード線開発遅延をモデル化することを完了していた時、ビット線トラッカーは、ワード線トラッカー内の「ダミー」ワード線のアサーションに応答してビット線電圧を生じることを必要とされた遅延をモデル化した。

[0004]ダミーワード線は、モデル化される実際のワード線のための実質的に同じキャパシタンス、抵抗、及びインダクタンス（同じ電気的特性）を有するように、モデル化したワード線に一致される。ビット線トラッカーは、同様にビット線に関する電気的特性に実質的に一致しもする、ダミービット線を含む。ワード線トラッカー及び関連付けられたビット線トラッカーによってモデル化された遅延に基づいて、典型的なメモリは、ライト動作が１つのクロックエッジから後続のクロックエッジへ成功裏に終了されることができるように、そのライト動作タイミングを調節することができた。

[0005]しかしながら、そのような典型的なメモリ遅延モデリングは、現代のメモリアーキテクチャーにおいて問題のあるものである。特に、コア論理が独立した電源供給レール（本明細書で「ＣＸ」として示される）によって電力供給されること、及び、メモリが別の独立した電源供給レール（本明細書で「ＭＸ」として示される）によって電力供給されることとは、現在、決められた方法である。ＣＸ電源供給電圧レベルは、したがって、ＭＸ電源供給電圧レベルから独立している。コア論理は、メモリがまだその状態を保っている、メモリ電源供給電圧のための最も低いレベルと比較して、論理電源供給電圧のためのより低いレベルでその状態を保っていることができるので、そのような独立性は、電力を節約する。論理電源供給電圧のためのより低い電圧レベルは、漏れ電流損失を減らし、バッテリー寿命を保護する。

[0006]この論理電力領域／メモリ電源領域二分を考慮すると、電力消費は、電源供給電圧の二乗に比例するので、できる限り、論理電源領域に、ビット線及びワード線経路内のデコーディングの等しくを押し付けることは、有利である。ビット線開発経路にあること、または、ワード線開発経路にあることに関するクリティカル経路の配置は、論理及びメモリ電源領域内の相対的な電源供給電圧に依存するので、伝統的なメモリトラッキングスキームは、その結果実行不可能となる。

[0007]したがって、改良されたメモリトラッキングアーキテクチャーのための技術における必要がある。

[0008]様々な遅延モデリング回路が、論理電源領域部分及びメモリ電源領域部分の両方を有するメモリ中のワード線及びビット線遅延をモデル化するために提供される。本開示のいくつかの態様において、遅延モデリング回路は、第１の出力信号を生じさせるために、シミュレートされたローデコーディング期間だけメモリクロックを遅らせるように構成された第１の遅延回路を含む。第１の遅延回路は、遅延された信号を提供するためにメモリクロック信号を遅らせるように構成された論理電源領域内の部分を含み、第１の遅延回路は、第１の出力信号を生じさせるために遅らせられた信号をレベルシフトするように構成されたメモリ電源領域内の第１のレベルシフタをさらに含む。

[0009]遅延モデリング回路は、第２の出力信号を生じさせるためにシミュレートされたカラムデコーディング期間だけメモリクロック信号を遅らせるように構成された第２の遅延回路をさらに含む。第２の遅延回路は、メモリ電源領域ダミーライトクロックにメモリクロック信号をレベルシフトするように構成されたメモリ電源領域内の第２のレベルシフタを含み、第２の遅延回路は、第２の出力信号を生じさせるために、ダミーライトクロックを遅延させるように構成されたメモリ電源領域内の部分をさらに含む。

[0010]遅延モデリング回路は、またシミュレートされたローデコーディング期間及びシミュレートされたカラムデコーディング期間の両方の完了に応答して論理出力信号をアサートするために第１の出力信号及び第２の出力信号を処理するように構成された論理回路を含む。

[0011]本開示の他の態様において、論理電源供給電圧によって電力供給された論理電源領域内の第１の遅延経路を使用するメモリ内のライト動作のためのローデコーディング期間をシミュレートすることを備える方法が、提供される。方法は、論理電源供給電圧とは異なるメモリ電源供給電圧によって電力供給されたメモリ電源領域内の第２の遅延経路を使用するメモリのためのカラムデコーディング期間の部分をシミュレートすることをさらに備える。さらに、方法は、シミュレートされたローデコーディング期間及びシミュレートされたカラムデコーディング期間部分の両方の完了に応答する動作を含み、メモリのためのワード線開発遅延をモデル化するためにワード線充電期間をシミュレートすることを備える。

[0012]本開示のさらにさらなる態様において、論理電源領域内の第１の遅延経路を使用するメモリ内のライト動作のためにシミュレートされたローデコーディング期間が完了すると、第１の出力信号をアサートするための手段を含む回路が提供される。回路は、またメモリ電源領域内の第２の遅延経路を使用するライト動作のためのシミュレートされたカラムデコーディング期間が完了すると、第２の出力信号をアサートするための手段を含む。さらに、回路は、第１の出力信号のアサーション及び第２の出力信号のアサーションに応答して論理出力信号をアサートするように構成された論理回路を含む。

[0013]本明細書で開示されたメモリトラッキング回路は、論理電源領域内に実装された第１の遅延線を使用してローデコーディング期間を有利にシミュレートする。反対に、メモリトラッキング回路は、メモリ電源領域内に実装された第２の遅延線を使用してカラムデコーディング期間をシミュレートする。したがって、どの動作モードが使用されるかに関わらず、トラッキング回路は、メモリ及び論理電源供給電圧のための様々なレベルに応答して誘導されるであろうローデコーディング期間及びカラムデコーディング期間のための変化する遅延を自動的に構成する。

[0014]これらの及びさらなる有利な特徴は、以下の詳細な説明に関してより良く認識され得る。

[0015]図１Ａは、本開示の態様にしたがったトラッキング回路を含むメモリのブロック図である。 [0016]図１Ｂは、図１Ａのメモリ内のビットセルの回路図である。 [0017]図１Ｃは、図１Ａのメモリ内の様々な信号のためのタイミング図である。 [0018]図２は、図１Ａのメモリ内のトラッキング回路の回路図である。 [0019]図３は、図１Ａのメモリのための動作の実施例方法のためのフローチャートである。

[0020]本開示の態様及びそれらの利点は、以下に続く詳細な説明を参照することによって最もよく理解される。同様の参照番号が図面の１つまたは複数内に例示された同様の要素を識別するために使用されることは、十分理解されるべきである。

発明の詳細な説明

[0021]論理電源領域に電力供給する論理電源供給電圧のための及びメモリ電源領域に電力供給するメモリ電源供給電圧のための様々な値に依存するメモリ回路内で生じる様々な遅延を構成する、ワード線及びビット線遅延モデリング回路が、提供される。これらの電源領域が、ビットセルにライトするために必要とされる遅延に影響を及ぼすことをよりよく理解するために、図１Ａに示される実施例メモリ１００を考慮せよ。ビットセル１９０は、メモリ電源供給電圧へのワード線１９５のアサーションに応答してビット線１８５によって表されるビット線ペアへ結合する。ビット線１８５は、ビットセル１９０にライトされるデータビットの２進値に依存してグラウンドへ放電されるビット線を表す。この２進値に依存して、ビット線１８５は、したがって、ビットセル１９０へ結合するビット線ペア（図示せず）内の補数ビット線又は真ビット線の何れかを表しうる。ライト動作が完了すると、ビット線１８５及びワード線１９５の両方は、解放される（ビット線１８５は、メモリ電源供給電圧へ再充電される間、ワード線１９５は、グラウンドへ放電される）。最適なメモリ動作を提供するために、ビット線１８５及びワード線１９５の解放は、適切に時刻を決められるべきである。これらの線が過度に早く解放される場合、ライト動作は、ライトエラーが生じるので、完了され得ない。反対に、これらの線の解放が、ライト動作の完了の後、不必要に遅らせられる場合、メモリ動作スピードは劣っている。

[0022]これらのタイミング懸念は、ビットセル１９０のための回路図を例示する図１Ｂに関してよりよく理解され得る。ビットセル１９０は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＭ３の直列スタックによって形成された第１のインバータ１９３を含む。トランジスタＰ１は、メモリ電源供給電圧（ＶＤＤ）を供給するメモリ電源領域ノードに結合されたそのソースを有する。トランジスタＰ１のドレインは、グラウンドに結合されたそのソースを有する、トランジスタＭ３のドレインに結合する。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＭ４の直列スタックによって形成された第２のインバータ１９４は、トランジスタＰ１及びＭ３に関して議論されたように類似するように配列される。トランジスタＰ１及びＭ３のドレインは、トランジスタＰ２及びＭ４のゲートに結合する。同様に、トランジスタＰ２及びＭ４のドレインは、第１のインバータ１９３が第２のインバータ１９４とたすき掛けされるように、トランジスタＰ１及びＭ３のゲートに結合する。ＮＭＯＳ第１アクセストランジスタＭ１は、補数ビット線（ｗｂｌｂ）１８５Ｂ及び第１のインバータ１９３内のトランジスタＰ１及びＭ３のドレインの間に結合する。同様に、ＮＭＯＳ第２アクセストランジスタＭ２は、真ビット線（ｗｂｌ）１８５Ａ及び第２のインバータ１９４内のトランジスタＰ２及びＭ４のドレインの間に結合する。ワード線１９５は、アクセストランジスタＭ１及びＭ２のゲートを駆動する。

[0023]トランジスタＰ２が、メモリ電源供給電圧へそのドレインを充電するために伝導しているので、ビットセル１９０は、２進の１値を格納していたことを仮定せよ。反対に、トランジスタＭ３がそのドレインをグラウンドへ引き寄せるためにオンである一方、トランジスタＰ１及びＭ４は、この時においてオフである。ライト動作は、その後、２進の０をライトし、ビットセル１９０は、その２進の記憶が、２進の１から２進の０へ変えられる、「反転」されなければならない。同様の反転は、２進の１データビットを２進の０ビットを記憶するビットセルにライトするとき、生じなければならない。２進の１データビットのライトに関して、補数ビット線１８５Ｂ及びワード線１９５は、両方、メモリ電源供給電圧へ充電される。反対に、真ビット線１８５Ａは、この時、放電される。トランジスタＰ２は、その後、スイッチオフされ、トランジスタＰ１はスイッチオンされる。ビットセル１９０へのライトのこの完了は、ワード線１９５のための電圧が、ハイに駆動される時、トランジスタＰ２が、完全にターンオフされておらず、したがって、アクセストランジスタＭ２が、このドレインを放電しようと試みている一方で、まだそのドレインを充電している、競合を含む。ビットセル１９０へのライト動作が完了するとすぐ、この競合は、解決するために少しの時間がかかる。今度は、ビットセル１９０上のライト動作は、ワード線１９５がメモリ電源供給電圧へアサートされるまで、生じることができない。

[0024]ビットセル１９０への完了されたライト動作のための結果として生じるタイミングは、図１Ｃに示される。メモリクロック信号１４０のための立ち上がりエッジは、ワード線１９５（ＷＬ）のアサーション及びビット線１８５（ＷＢＬ／ＢＬＢ）のグラウンド化をトリガする。上述したように、ワード線及びビット線電圧の変化は、ビットセル１９０へのライト動作（その２進値の反転）を完了するために、十分な時間量の間維持されなければならない。図１Ａについて再度参照すると、メモリ１００は、ライト動作が完了されることをシグナルするために（グラウンドへ放電される）アクティブロー信号としてアサートされるレディ信号（readyb）をトリガするためにクロック１４０の立ち上がりエッジに関してこの時間をモデル化するトラッキング回路１７５で提供される。応答して、ビット線１８５がそのデフォルト状態（メモリ電源供給電圧）に戻って充電される一方で、ワード線１９５は、そのデフォルトグラウンドされた状態へ放電される。本開示の代替の態様において、ライト動作は、メモリクロック信号１４０の立下りエッジによってトリガされ得る。

[0025]このトラッキングに関して、メモリが、ワード及びビット線電圧を変化させるために必要とされる遅延、並びに、ライト動作を完了する（ワード及びビット線電圧が変化すると、所望のデータビットをセルへライトする）ために必要とされる遅延をモデル化するトラッキング回路を含むことは、標準となったものである。しかし、そのような標準となったトラッキング回路は、それらの対応する可変の供給電圧に依存してメモリ（ＭＸ）及び論理（ＣＸ）電源領域内に生じさせられる可変の遅延を構成しない。その点で、メモリ１００を含む集積回路内の論理電力領域のための論理電力供給電圧は、動作モードに依存して変化するであろう。同様に、集積回路のメモリ電源領域のためのメモリ電源供給電圧は、また動作モードに依存して変化するだろう。したがって、特定の動作モードのための論理電源供給電圧は、メモリ電源供給電圧より高いということもありえる。代替的に、メモリ電源供給電圧は、他の動作モードのための論理電源供給電圧よりも高くあり得る。

[0026]電源供給電圧のための変化するレベルは、ビット線１８５を放電するために必要とされる遅延と比較して、ワード線１９５をアサートするために必要とされる遅延内の対応する差分に通じる。図１Ａを再度参照すると、ワード線レベルシフタ１０９は、メモリクロックのための入力からワード線１９５の始端へのワード線開発経路１０１内の唯一のメモリ電源領域回路要素である。対比して、ワード線開発経路１０１の論理電源領域部分は、インバータ１４５を介するクロック入力、アドレスデコーダ１５６、インバータ１５７、ローデコーダバス１０６、及びインバータ１０８からワード線レベルシフタ１０９へに広がる。したがって、ワード線開発経路１０１の論理電源領域部分は、メモリ電源領域部分よりも実質的により大きいことが見受けられ得る。対比して、クロック入力からビット線１８５のための入力端へ広がるビット線開発経路１０２は、メモリクロック１４０をメモリ電源領域ライトクロックにシフトするライトクロックレベルシフタ１５０の前に、論理電源領域内のインバータ１４５のみを有する。ビット線開発経路１０２の残りの部分は、全てメモリ電源領域内にあり、ライトクロックバス１５５を介してライトクロックレベルシフタ１５０、ＮＡＮＤゲート１６０、インバータ１６５、ビットバス１７０からビット線１８５の始端に結合する最終インバータ１８０へ広がる。ＮＡＮＤゲート１６０は、最終的にはビット線１８５を放電するビット線駆動信号を生成するためにビット信号内のデータでライトクロックをＮＡＮＤする。

[0027]したがって、経路１０１及び１０２を介した遅延は、論理電源供給電圧及びメモリ電源供給電圧に著しく異なる依存性を有する。メモリ１００を含む集積回路のための動作モードが、論理電源供給電圧がメモリ電源供給電圧よりもより大きいならば、ビット線開発経路１０２にわたる遅延は、ワード線開発経路１０２にわたる遅延よりもより大きくあり得る。反対に、動作の集積回路モードは、論理電源供給電圧がメモリ電源供給電圧よりも低いならば、ワード線開発経路１０１にわたる遅延は、ビット線開発経路１０２にわたる遅延を超えて支配し得る。本明細書で定義されるように、ワード線開発経路１０１にわたる遅延は、ローデコーディング期間（すなわち、等化的に、ローデコーディング遅延）として指定される。同様に、ビット線開発経路１０２にわたる遅延は、カラムデコーディング期間として（すなわち、カラムデコーディング遅延として）本明細書で指定される。有利に、メモリ１００は、全ての動作モードのための経路１０１及び１０２の両方にわたる遅延をモデル化するトラッキング回路１７５を含む。電源供給電圧のための特定のレベルに関係なく、トラッキング回路１７５は、ワード線開発経路１０１及びビット線開発経路１０２にわたる遅延を正確にモデル化する。

[0028]このモデル化に関して、トラックされる特定のメモリアーキテクチャーへ調整されなければならないことに注目せよ。例えば、メモリ１００は、ビットセルの第１のバンク１２０及び第2のバンク１３５を含む。アドレスデコーダ１０５を含み、及びメモリクロック１４０を受信する、制御回路１０５は、第2のバンク１３５に対してよりも第1のバンク１２０により近い。ローデコーダ１３０が第2のバンク１３５に対応する一方で、ローデコーダ１１５は、第1のバンク１２０に対応する。ワード線開発経路１０１内のローデコーダバス１０６は、したがって、ローデコーダ１３０へ達するためにローデコーダ１１５にわたって広げなければならない。同様に、ビット線開発経路１０２内のビットバス１７０は、第2のバンク１３５に達するために第1のバンク１２０にわたって広がる。一般に、トラッキング回路１７５は、ビットセルの最も遠いバンク上のライト動作に対応するローデコーディング期間及びカラムデコーディング期間をモデル化することによってそのようなワーストケース遅延に関してモデル化し得る。本開示の代替の態様において、トラッキング回路１７５は、どのバンクが書き込まれているかに依存してモデル化された遅延を変更し得る。

[0029]トラッキング回路１７５は、図２においてより詳細に示される。ダミーワード線開発経路２０１は、ワード線開発経路１０１（図１Ａ）にわたる伝搬遅延をモデル化する。同様に、ダミービット線開発経路２０２は、ビット線開発経路１０２にわたる伝搬遅延の少なくとも部分をモデル化する。経路２０１及び２０２内の遅延要素の数は、トラックされるメモリ内の特定のアーキテクチャーに依存することは理解されるであろう。例えば、トラックされる代替のメモリは、メモリ１００に関して議論されたビットセルの２つバンクとは対照的にいくつかのバンクを有し得る。ダミービット線開発経路２０２及びダミーワード線開発経路２０１は、したがって、要素の適切な包含を介してこれらの追加のバンクを構成するだろう。例えば、ダミーワード線開発経路２０１は、メモリ１００内のローデコーダバス１０６内の遅延をモデル化するダミーローデコーダバス２０６を含む。ダミーローデコーダバス２０６は、したがって、ローデコーダバス１０６が有するように、実質的に同じ長さ及び電気的特性（抵抗、インダクタンス、及びキャパシタンス）を有し得る。ローデコーダバス１０６は、メモリ１００が集積されるセミコンダクタダイ表面（図示せず）に隣接するメタルレイヤ内に形成される導電性のある配線を備え得ることに注目せよ。ローデコーダバス１０６の長さ（及び従って対応するメタルレイヤ内の導電性のある配線の長さ）は、ローデコーダ１０６にわたる制御回路１０５からローデコーダ１３０へ広がるのに十分である。一般に、この長さは、より多くのバンクを有するメモリのために増加され、メモリセルのたった１つのバンクを有するメモリのために減少されるであろう。メモリ１００のための実際のアーキテクチャーに関係なく、ダミーローデコーダバス２０６は、ローデコーダバス１０６のための長さ及び電気的特性に一致するメタルレイヤ配線内に形成され得る。

[0030]トラッキング回路１７５において、ダミーローデコーダバス２０６は、より良い密度を提供するために２つの離れた配線に折り畳まれる。例えば、ローデコーダバス１０６が１００ミクロン延長することを想定せよ。そのような長さにわたって広がるトラッキング回路１７５を有することは、密度を減少させるであろう。つまり、ダミーローデコーダバス２０６は、所望の距離の半分へ広がる第１の配線を有する代わりに、同じ長さ広がり戻る別の配線を有し得る。メモリ１００において、ローデコーダバス１０６のトリガリングは、インバータ１４５、アドレスデコーダ１５６、及びインバータ１５７によってメモリクロック信号１４０内の対応するエッジに関して遅延される。これらの要素を介した遅延は、インバータ２４６によってダミーローデコーダバス２０６内にモデル化される。経路２０１がダミーローデコーダバス２０６のトリガリングの前に適切な遅延を有するように、別のインバータなどのさらなる遅延要素は、ダミーローデコーダバス２０６の前にダミーワード線開発経路２０１に挿入され得ることが理解されるであろう。メモリ１０１のワード線開発経路１０１において、ローデコーダバス１０６は、インバータ１０８及びワード線レベルシフタ１０９によって続かれる。同様に、ダミーワード線開発経路２０６は、インバータ２４７及びダミーローデコーダバス２０６に続くダミーワード線レベルシフタ２０９を含む。ダミーワード線レベルシフタ２０９は、ダミーワード線開発経路２０１に関する終端である。ダミーワード線レベルシフタ２０９は、ワード線レベルシフタ１０９の処理遅延をまねる。同様に、インバータ２４７は、インバータ１０８を介した遅延をまねる。

[0031]対応するビット線開発経路１０２内の、バス長さ及び電気的特性並びに回路処理遅延に依存する、ダミービット線開発経路２０２の解釈は、類似する。ビット線開発経路１０２において、クロック信号１４０は、ビット線レベルシフタ１５０の前にインバータ１４５によって処理される。インバータ１４５は、ビット線開発経路１０２のための論理電源領域（ＣＸ）内のもっぱら唯一の遅延要素である。同様に、ダミービット線開発経路２０２は、ダミービット線レベルシフタ２５０によって続かれるインバータ２４５で開始する。ダミービット線レベルシフタ２５０がビット線レベルシフタ１５０を介する処理遅延をまねるように構成される一方、インバータ２４５は、インバータ１４５を介する遅延をまねるように構成される。経路１０２及び２０２の両方の残りの大部分は、メモリ電源領域（ＭＸ）内に単にある。ダミービット線開発経路２０２内のインバータ２５５は、ビット線開発経路１０２内の、対応するインバータ１５１、ＮＡＮＤゲート１６０、インバータ１６５、及びインバータ１８５によって引き起こされる遅延をまねる。ダミービットバス２７０は、ビットバス１７０と同じ長さ及び電気的特性を実質的に有する。その関連で、ビットバス１７０は、メモリ１００が集積されるアクティブセミコンダクタ表面に隣接するメタルレイヤ内の配線として形成されもしうる、ローデコーダバス１０６に類似する。ダミービットバス２７０は、したがって、ビットバス１７０を形成するために使用されるのと同じ電気的特性を有するメタルレイヤ内の配線を備えもし得る。ダミーローデコーダバス２０６のように、ダミービットバス２７０は、密度を増加させるために折り畳まれ得る。

[0032]メモリ１００内のワード線１９５は、ローデコーダ１３０からビットセルアレイ１３５へのロー方向に拡大することに注目せよ。同様に、ビット線開発経路１０２内のライトクロックバス１５５は、制御回路からＩ/Ｏ回路１１０へのロー方向内に広がる。そのような同様の長さ及び電気的特性を考えると、ワード線１９５及びライトクロックバス１５５の両方上の遅延を分けてモデル化することは、本開示のそのような態様において不必要である。言い換えれば、ワード線１９５を介して信号を伝搬するために必要とされる遅延は、ライトクロックバス１５５を介して信号を伝搬するために必要とされる遅延に実質的に類似する。ダミービット線開発経路２０２を再び参照すると、対応する遅延が、ダミーワード線２９５に関して構成されるであろう、ダミーライトクロックバスは存在しないことが、したがって観測されうる。ダミービット線開発経路２０２は、したがって、メモリ１００のためのカラムデコーディング期間引くライトクロックバス充電遅延をモデル化する又はシミュレートする。しかしながら、ダミービット線開発経路２０２は、遅延における差を構成しないことが不正確であるように、ワード線１９５及びライトクロックバス１５５にわたる遅延が互いに異なる本開示の代替の態様において、ダミーライトクロックバスを含み得る。

[0033]トラッキング回路１７５において、ＮＯＲゲート２１２のような論理ゲートは、経路２０１及び２０２からの出力を処理する。この論理ゲートの機能は、経路２０１及び２０２の両方がメモリクロック信号１４０内の対応するエッジに関するそれらの伝搬遅延を完了している後、その出力をアサートのみするためのものである。本開示のＮＯＲゲート態様において、経路２０１及び２０２の両方は、ハイにアサートされるメモリクロック信号１４０に応答してそれらの出力信号をローにアサートするように構成される。経路２０１及び２０２からの出力のためのデフォルト状態は、その後、メモリクロック信号１４０がローである間、ハイ（メモリ電源供給電圧）であるだろう。ＮＯＲゲート２１２からの出力は、その後このデフォルト状態においてローであるだろう。電源供給電圧の相対的な値に依存して、ダミービット線開発経路２０２又はダミーワード線開発経路２０１の何れかは、メモリクロック信号１４０の立ち上がりエッジに応答して、最初の、その出力信号をローに引くためのものであろう。例えば、ワード線開発経路１０１が、ビット線開発経路１０２よりも早い伝搬時間を有するように、論理電源供給電圧が、メモリ電源供給電圧よりも実質的に大きいことを仮定せよ。ダミー経路２０１が、ＮＯＲゲート２１２へその出力信号をローに放電するための、最初のものであるだろうように、ダミー経路２０１及び２０２は、この遅延差をまねる。ＮＯＲゲート２１２への両方の入力信号が、グラウンドへのローに引っ張られるとすぐに、伝搬遅延がダミー経路２０２にわたって完了されるまで、ダミー経路２０２からの出力信号は、その後、そのデフォルトハイ状態にまだあるだろう。この点において、ＮＯＲゲート２１２は、メモリ電源供給電圧でダミーワード線２９５を駆動するためにその出力信号をハイに駆動する。代替的に、その出力信号をローに最初に引くダミービット線開発経路であるように、ビット線開発経路１０２にわたる伝搬は、より速いことで、それはあり得る。ダミーワード線開発経路２０２にわたる伝搬が完了されているまで、ＮＯＲゲート２１２は、その後その出力をハイにアサートしないだろう。

[0034]ダミーワード線２９５は、ワード線１９５と同じ長さ及び電気的特性を実質的に有する。ワード線１９５は、メタルレイヤ内の配線として形成されるローデコーダバス１０６に類似する。ダミーワード線２９５は、したがって、類似したメタルレイヤ内の配線として形成されもする。ダミーローデコーダバス２０６と同様に、ダミーワード線２９５は、密度を増加させるために折り畳まれ得る。再び図１Ａを参照すると、その出力信号をハイに駆動するワード線レベルシフタ１０９、及び、ビットセル１９０を駆動するためにワード線１９５を下方に伝搬するこの同じハイ電圧状態の間のワード線充電遅延がある。ワード線１９５とダミーワード線２９５の間のマッチングにより、ダミーワード線２９５は、このワード線充電遅延をまねる。

[0035]その出力信号がインバータ２８０において反転される後、ダミーワード線２９５のアサーションは、ビット線１８５の長さ及び電気的特性に実質的に一致するダミービット線２８５を放電する。ビット線１８５は、それがメタルレイヤ内の配線として形成されもし得るワード線１９５に類似する。ダミービット線２８５は、したがって本開示のそのような態様において電気的に類似のメタルレイヤ内の一致する配線として形成される。ビット線１８５は、典型的にワード線１９５よりも短いので、相対的に短い電気的長さによるダミービット線２８５を折り畳むことは、必要とされ得ない。しかしながら、ダミーワード線２９５の折り畳みに類似する本開示の代替的な態様において、それは折り畳まれ得る。ダミービット線２９５のための放電スピードに関するプロセスコーナーチューニングのために提供するために、ダミービット線２９５は、これらの選択可能な脚を介してグラウンドへ結合し、各々は、ＮＭＯＳトランジスタＭ６を含む。第１の脚内のトランジスタＭ６のゲートは、チューニング信号２０１によって制御される。同様に、チューニング信号２０３は、第３の脚内のトランジスタＭ６のゲートを駆動する一方で、チューニング信号２０２は、第２の脚内のトランジスタＭ６のゲートを駆動する。各脚は、ダミービット線２８５及び対応するトランジスタＭ６の間を結合するＮＭＯＳトランジスタＭ５を含む。ダミーワード線２９５がアサートされるとき、脚内のトランジスタＭ５は、全て伝導しているように、各トランジスタＭ５は、ダミーワード線２９５の出力によって駆動される。全ての３つのチューニング信号２０１、２０２及び２０３がアサートされる場合、その後、全ての３つの脚は、ダミーワード線２９５がアサートするとダミービット線２９５を放電するであろう。そのような構成は、速いプロセスコーナーをまねるだろう。代替的に、全ての３つのチューニング信号２０１、２０２及び２０３が、グラウンドへデアサートされる場合、その後、選択可能な脚の何れも伝導していないであろう。そのような条件は、遅いプロセスコーナーをまねるだろう。ダミービット線２８５の放電は、その後、遅いプロセスコーナー条件をさらにまねるための弱いＮＭＯＳトランジスタを含み得る、インバータ２８０のみに依存するだろう。チューニング信号２０１、２０２及び２０３の適切なアサーションによって、所望のプロセスコーナーは、したがってシミュレートされ得る。

[0036]ダミービット線２８５が放電されると、ビットセル１９０へのライト動作（ビットセルを反転させること）を完了するための時間は、遅延回路２１１を介してシミュレートされる。遅延回路２１１は、所望の遅延の後、その出力レディ信号（readyb）１９６をローに引くと、メモリ１００は、ワード線１９５のアサーションを解放し得、ビット線１８５を再充電し得る。メモリ内のトラッキング回路からの指示に応答するそのような解放のための回路は、従来型のものであり、したがって、メモリ１００内に例示されない。メモリ１００に関して、トラッキング回路１７５は、ライト動作を完了することに関する、ワード線開発経路１０１、ビット線開発経路１０２、ワード線１９５、ビット線１８５、ビットセル１９０にわたる電源供給電圧依存遅延をモデル化する。対照的に、従来技術のトラッキング回路は、ワード線開発遅延が支配的であることが想定されるとき、これらの遅延をモデル化しなかった。そのような想定は、現代のメモリ内に使用される多様な電源領域に関して不正確である。対照的に、トラッキング回路１７５は、論理電源供給電圧及びメモリ電源供給電圧のための様々なレベルによって誘導される様々な遅延を構成する。

[0037]本開示の１つの態様において、ダミーワード線開発経路２０１は、論理電源領域内の第１の遅延経路を使用してメモリ内のライト動作のためのシミュレートされたローデコーディング期間が完了すると、第１の出力信号をアサートするための手段を備えると考えられ得る。同様に、ダミービット線開発経路２０２は、メモリ電源領域内の第２の遅延経路を使用してライト動作のためのシミュレートされたカラムデコーディング期間が完了すると、第２の出力信号をアサートするための手段を備えると考えられ得る。

[0038]トラッキング回路のための方法動作は、今議論されるであろう。例方法のためのフローチャートが図３で提供される。方法は、論理電源供給電圧によって電力供給された論理電源領域内の第１の遅延経路を使用してライト動作のためのローデコーディング期間をシミュレートすることを備える動作３００で開始する。トラッキング回路１７６内のダミーワード線開発経路１０１の使用は、動作３０５の例である。

[0039]方法は、論理電源供給電圧とは異なるメモリ電源供給電圧によって電力供給されたメモリ電源領域内の第２の遅延経路を使用してメモリのためのカラムデコーディング期間の部分をシミュレートすることを備える動作３０５をさらに含む。トラッキング回路１７５内のダミービット線開発経路１０２の使用は、動作３１０の例である。

[0040]最後に、方法は、シミュレートされたローデコーディング期間及びシミュレートされたカラムデコーディング期間部分の両方が完了すると起こり、メモリのためのワード線開発遅延をモデル化するためのワード線充電期間をシミュレートすることを備える動作３１０を含む。その出力信号をアサートするＮＯＲゲート２１２に応答するトラッキング回路１７５内のダミービット線２９５の駆動は、動作３１５の例である。

[0041]当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替および変形は、それの主旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、およびマテリアルにおよびそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された本開示の特定の態様のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれ及びそれらと機能的に等価なものに十分に相応するべきである。

Claims (20)

1. 第１の出力信号を生じさせるためにシミュレートされたローデコーディング期間だけメモリクロックを遅延させるように構成された第１の遅延回路と、前記第１の遅延回路は、遅延された信号を提供するためにメモリクロック信号を遅延させるように構成された論理電源領域部分を含み、前記第１の遅延回路は、さらに、前記第１の出力信号を生じさせるためにメモリ電源供給電圧に従って前記遅延された信号をレベルシフトするように構成された第１のレベルシフタを含む、
   第２の出力信号を生じさせるためにシミュレートされたカラムデコーディング期間だけ前記メモリクロック信号を遅延させるように構成された第２の遅延回路と、前記第２の遅延回路は、メモリ電源領域ダミーライトクロックに前記メモリクロック信号をレベルシフトするように構成された第２のレベルシフタを含み、前記第２の遅延回路は、さらに、前記第２の出力信号に前記ダミーライトクロックを遅延させるように構成されたメモリ電源領域部分を含む、
   前記シミュレートされたローデコーディング期間と前記シミュレートされたカラムデコーディング期間の両方の完了に応答して論理出力信号をアサートするために前記第１の出力信号と前記第２の出力信号を処理するように構成された論理回路と
   を備える回路。
2. メモリ電源領域ワード線と、
   前記メモリクロック信号のエッジに応答して前記メモリ電源供給電圧へ前記ワード線をアサートするように構成されたワード線開発経路と、ここにおいて、前記ワード線電圧の前記アサーションと前記メモリクロック信号の前記エッジの間の遅延は、ローデコーディング期間に等しい、及びここにおいて、前記第１の遅延回路が、前記シミュレートされたローデコーディング期間が、前記ローデコーディング期間に実質的に等しいように構成される、請求項１に記載の回路。
3. 前記ワード線開発経路は、第１の長さを有するローデコーディングバスを含み、及びここにおいて、前記第１の遅延回路は、前記第１の長さに実質的に等しい第２の長さを有するダミーローデコーディングバスを含む、請求項２に記載の回路。
4. 前記ダミーローデコーディングバスは、折り畳まれたダミーローデコーディングバスを備える、請求項３に記載の回路。
5. ダミーワード線と、ここにおいて、前記論理ゲートは、前記アサートされた論理出力信号で前記ダミーワード線を駆動するように構成され、
   前記ダミーワード線のアサーションに応答して放電されるように構成されたダミービット線と
   をさらに備える、請求項１に記載の回路。
6. 前記ダミービット線の前記放電の後で、シミュレートされたライト動作の完了に応答してレディ出力信号をアサートするように構成された第３の遅延回路と、ここにおいて、前記シミュレートされたライト動作期間は、メモリビットセルのためのライト動作期間に実質的に等しい、をさらに備える、請求項５に記載の回路。
7. 前記ダミービット線とグラウンドの間に結合された複数の選択可能な脚と、ここにおいて、各選択可能な脚は、対応する同調信号によって伝導するように制御される、請求項５に記載の回路。
8. メモリ電源領域ビット線と、
   ビットセルに書き込まれるべきデータ信号に応答して、及び、前記メモリクロック信号のエッジに応答して、前記ビット線を放電するように構成されたビット線開発経路と、ここにおいて、前記ビット線の前記放電と前記メモリクロック信号の前記エッジとの間の遅延は、カラムデコーディング期間に等しい、及び、ここにおいて、前記第２の遅延回路は、前記シミュレートされたカラムデコーディング期間が、前記カラムデコーディング期間の少なくとも部分に等しいように構成される、請求項１に記載の回路。
9. 前記第２の遅延回路は、少なくとも１つのメモリバンクにわたって送信遅延をモデル化するように構成された長さを有するダミービットバスを含む、請求項８に記載の回路。
10. 前記ビット線開発経路は、ライトクロックバス伝搬遅延を有するライトクロックバスを含み、及び、ここにおいて、前記第２の遅延回路は、前記シミュレートされたカラムデコーディング期間が、前記カラムデコーディング期間引く前記ライトクロックバス伝搬遅延に実質的に等しいように、構成される、請求項８に記載の回路。
11. 前記ダミーワード線及び前記ダミービット線の間に結合されたインバータをさらに備え、ここにおいて、前記インバータは、前記ダミーワード線のアサーションに応答して前記ダミービット線を放電するように構成される、請求項７に記載の回路。
12. 前記ダミービットバスは、メタルレイヤ内に対応する配線を備える、請求項９に記載の回路。
13. 前記ダミービットバスは、折り畳まれたダミービットバスを備える、請求項９に記載の回路。
14. 論理電源供給電圧によって電力供給された論理電源領域内の第１の遅延経路を使用して、メモリにおけるライト動作のためのローデコーディング期間をシミュレートすることと、
    前記論理電源供給電圧とは異なるメモリ電源供給電圧によって電力供給されたメモリ電源領域内の第２の遅延経路を使用して、前記メモリのためのカラムデコーディング期間の部分をシミュレートすることと、
    前記シミュレートされたローデコーディング期間及び前記シミュレートされたカラムデコーディング期間部分の両方が完了すると、前記メモリのためのワード線開発遅延をモデル化するためにワード線充電期間をシミュレートすることと
    を備える、方法。
15. ビットセル書き込み期間をシミュレートすることと、
    前記ビットセル書き込み期間及び前記ワード線充電期間が完了すると、前記メモリ電源供給電圧へビット線を充電し、ワード線を放電することと
    をさらに備える、請求項１４に記載の方法。
16. 前記シミュレートされたローデコーディング期間は、前記ローデコーディング期間及び前記ワード線充電期間の間の差に実質的に等しい、請求項１４に記載の方法。
17. 第１のメモリ電源領域信号に前記第１の遅延線の出力信号をレベルシフトすることと、
    第３のメモリ電源領域信号を生じさせるために、前記第２の遅延経路を駆動する第２のメモリ電源領域信号に前記メモリクロック信号をレベルシフトすることと
    をさらに備える、請求項１４に記載の方法。
18. 前記シミュレートされたローデコーディング期間及び前記シミュレートされたカラムデコーディング期間部分の前記完了を決定するために論理ゲートを介して前記第１のメモリ電源領域信号及び前記第３のメモリ電源領域信号を処理することをさらに備える、請求項１７に記載の方法。
19. 論理電源領域内の第１の遅延経路を使用してメモリ内のライト動作のためのシミュレートされたローデコーディング期間が完了すると、第１の出力信号をアサートするための手段と、
    メモリ電源領域内の第２の遅延経路を使用して前記ライト動作のためのシミュレートされたカラムデコーディング期間が完了すると、第２の出力信号をアサートするための手段と、
    前記第２の出力信号の前記アサーション及び前記第１の出力信号の前記アサーションに応答して論理出力信号をアサートするように構成された論理回路と
    を備える、回路。
20. 前記論理出力信号の前記アサートに応答して充電されるように構成されたダミーワード線をさらに備える、請求項１９に記載の回路。

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