JP2012512497A - 複数の電圧領域を使用した回路内信号経路遅延の自己同調 - Google Patents

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Abstract

信号経路の自己同調または時間調整を含む、複数の電圧領域に提供される回路および方法が開示される。上記回路には複数の信号経路が設けられている。各信号経路は、複数の電圧領域の一部を横断する。これらの領域には、任意の数または任意の組合せによる複数の電圧領域が含まれる場合がある。信号経路のそれぞれは、複数の電圧領域のうちの少なくとも１つの電圧領域に応じた遅延を有する。これら複数の信号経路の遅延に関する遅延出力を生成するように構成された遅延回路が設けられる。このようにして、これら複数の信号経路の遅延に従い、遅延回路の遅延出力が自己同調または調整される。この自己同調は、動作中に相互の信号経路の遅延が変わりうる、第１信号経路の第２信号経路に対する遅延を制御するのに特に適している。

Description

本開示の技術は、一般に、複数の電圧領域回路の1つ以上の信号経路の時間調整（タイミング）に関する。本開示の技術は、メモリ回路の1つ以上の信号経路のタイミングにも関する。
回路は、益々節電を念頭において設計されるようになってきている。これは、バッテリー式の携帯型電子装置の場合に特に顕著である。一般的な例としては、携帯電話やラップトップコンピュータが挙げられる。消費電力が増えると、不必要にバッテリーの消耗が早まり、バッテリーの寿命も短くなる。節電の方法の1つとしては、有効電力の方程式P=CV2fに従い、回路の動作周波数を下げることがある。しかしながら、動作周波数を下げると回路の性能(すなわち、動作速度)が落ちることになる。また一般的に、動作電圧レベルの所与の低減により有効電力が二次方程式的に低くなることから、もう1つの節電方法としては、動作電圧レベルを下げることがある。しかしながら、回路の動作電圧レベルを下げると回路の速度性能が落ち、これもまた望ましくないことである。さらに、回路のある種のセルや構成要素には、それ以下になると正常に動作しなくなる最低動作電圧がある。
性能と消費電力とのトレードオフに対処するために、回路には複数の動作電圧領域(「電圧領域(voltage domains)」)が益々設けられるようになってきている。1つの回路の異なる構成要素に異なる動作電圧を供給するために、複数の電圧領域を通過する回路の経路が設けられている。複数の電圧領域を設けることにより、最低電圧レベルを必要としない構成要素に対して低い方の電圧領域が電力を供給して節電できるようになる。正常動作のための最低動作電圧レベルを有するか、または性能を犠牲にできないクリティカルパスを提供する構成要素は、高い方の電圧領域から電源供給を受けるようにしてもよい。複数の電圧領域を設けることにより、低い方の電圧領域をスケールダウンして節電モード中に電力を節約するか、または高い方の電圧領域の構成要素の動作に影響を与えずに低い方の電圧領域の性能を高める(すなわち、ハイパーパフォーマンスとする)よう低い方の電圧領域をスケールアップできるようにもなる。
複数の電圧領域が共通して使用される回路の例としては、メモリ回路やメモリシステムがある。一例として、スタティックランダムアクセスメモリ(SRAM)がある。SRAMはキャッシュメモリで使用することができる。SRAMセルは、安定性を保ち、かつデータを適切に保持するための最低動作電圧レベルを有する。さらに、最低動作電圧は、例として65nm配線や45nm配線のような100nm未満のディープサブミクロン配線に設けられるSRAMセルに関する最低動作電圧レベル問題に対処するために高まる。複数の電圧領域を使用するSRAMシステムの一例を図1に示す。図1には、SRAMメモリシステム10(「メモリシステム10」と称する)の一例が示されている。入力線12と出力線14とがメモリシステム10に接続されている。入力線12および出力線14は、メモリシステム10と、大容量記憶装置として動作するSRAMセルアレイ16に対してデータを読み書きする、メモリシステム10以外の他のシステム構成要素との間でコマンドおよびデータの通信を可能にするために信号を伝送する。制御システム18は、SRAMセルアレイ16の動作を制御する。
メモリシステム10は、「アクセス経路」20、「センス経路」22とラベリングされた2つの信号経路を有する。アクセス経路20は、制御システム18からワード線ドライバ26(すなわち、行セレクタ)にアクセス信号を、場合により中間ロジック(intermediate logic)24を介して、転送する。これに応答して、ワード線ドライバ26は、制御システム18からのアドレス情報に応じてSRAMセルアレイ16内のメモリセルの特定の行をアクティベートする。このアドレス情報は、選択されるべきSRAMセルアレイ16内の特定の行を特定する。この行は、読み取り動作と書き込み動作とのいずれかのために選択することができる。これに応答して、SRAMセルアレイ16内の選択された行からのデータがビット線28に置かれる。ビット線28に置かれたデータを読むために、制御システム18と、場合によっては中間ロジック30とが、ビット線28上で読み取りを実行するためにセンス信号をセンス増幅器32に伝達する。センス増幅器32は、ビット線28からデータを感知し、データを出力線14に置く。
メモリシステム10内では、信号がアクセス経路20を横断するタイミングとセンス経路22を横断するタイミングとは整合性を有する。すなわち、SRAMセルアレイ16にビット線28上のデータをアサートさせるためのアクセス信号が制御システム18によりアクセス経路20を介して伝達される前に、制御システム18によりセンス経路22を介して伝達されたセンスパルス信号が、センス増幅器32にビット線28上のセンスデータを感知させないように設計されている。そうでなければ、SRAMセルアレイ16がビット線28上の有効データをアサートする前に、センス増幅器32がビット線28上のデータを感知することになる。センス信号がセンス経路22を介してセンス増幅器32に到達する前に、アクセス経路20を介して伝達されたアクセス信号がSRAMセルアレイ16に到達することは許容の範囲である。この場合、ビット線28上のデータを感知するためにセンス増幅器32がアクティベートされる前に、ビット線28上にデータが存在することになる。メモリシステム10内のアクセス経路20の遅延は、センス信号がセンス増幅器32までセンス経路22を横断するための最低遅延を与える。
図1のメモリシステム10は、SRAMセルアレイ16の安定した動作とデータ記憶とを提供するには十分な最低電圧レベルVMINで提供された、高い方の電圧領域VHで動作する。入力線12と出力線14は、低い方の電圧領域VLに設けられた構成要素から延びている。これに関して、入力線12の信号を低い方の電圧領域VLから高い方の電圧領域VHに変換するために、1つ以上のレベルシフタ34が設けられる。センス増幅器32から出力線14に伝達された信号は、1つ以上のレベルシフタ36を使用して、または使用せずに、高い方の電圧領域VHから低い方の電圧領域VLに変換することができる。
メモリシステム10のある種の構成要素または部分に低い方の電圧領域VLで電源供給することが望まれる場合がある。1つの回路に複数の電圧領域を設けることにより、他の1つ以上の電圧領域により電力供給される構成要素の動作に影響を与えずに、節電のために電圧領域をスケーリングできるようになる。しかしながら、別々の電圧領域がそれぞれ独立して動作するので、それら電圧領域間の電圧レベルの差異は変化する可能性がある。異なる電圧領域間の電圧レベルの変異は、回路内の信号経路の遅延の不一致を引き起こす危険性がある。不一致が大きいと、回路が機能しなくなる場合がある。
発明を実施するための形態に開示する実施形態には、信号経路の自己同調またはタイミングを含む複数の電圧領域に提供される回路および方法が含まれる。これに関して、この回路には複数の信号経路が設けられている。各信号経路は複数の電圧領域の一部を横断するが、これらの領域には任意の数または任意の組合せによる複数の電圧領域が含まれる。信号経路のそれぞれは、複数の電圧領域のうちの少なくとも1つに応じた遅延を有する。これら複数の信号経路の遅延に関する遅延出力を生成するように構成された遅延回路が設けられる。このようにして、これら複数の信号経路の遅延に従い、遅延回路の遅延出力が自己同調または調整される。この自己同調は、第2信号経路に対する第1信号経路の遅延を制御することが望まれる回路および方法での使用に適する場合があり、これら信号経路でのタイミングは、複数の電圧領域間の電圧レベルの変動により引き起こされる遅延変動により相互に変化しうるものである。
本明細書で開示したある実施態様では、複数の電圧領域の第1部分を横断する第1経路が提供される。第1部分は、任意の数または任意の組合せの複数の電圧領域からなる場合のある複数の電圧領域の部分集合である。また、複数の電圧領域の第2部分を横断する第2経路が提供される。第2部分は、任意の数および任意の組合せの複数の電圧領域からなる場合のある複数の電圧領域の部分集合である。第1経路には遅延回路が接続される。遅延回路には、複数の電圧領域のうちの第1部分により供給される第1電圧により電圧供給を受けるように構成される少なくとも1つの第1遅延素子と、複数の電圧領域のうちの第2部分により供給される第2電圧により電圧供給を受けるように構成される少なくとも1つの第2遅延素子とが含まれる。このようにして、複数の電圧領域の第1部分および第2部分から電圧が供給される遅延素子を含むことにより、遅延回路は、複数の電圧領域間の変動により引き起こされる第2部分の遅延変化を追跡する。遅延回路は、複数の電圧領域のうちの第1部分と第2部分との間の大きい方の遅延に応じて遅延出力を生成する。
本明細書で開示した回路および方法は、メモリにアクセスするためにアクセス経路およびセンス経路のタイミングまたは遅延が制御されるメモリシステムで使用することができる。これらのメモリシステムは、プロセッサに基づくシステムに含まれる回路および方法を含む。例えば、本明細書で開示した回路および方法は、スタティックランダムアクセスメモリ(SRAM)を使用するメモリシステムで使用できる。このメモリシステムは、節電のために一部の構成要素が低い方の電圧領域に含まれ、SRAMがセル動作に最低動作電圧レベルを供給するために高い方の電圧領域に含まれるように設計できる。メモリシステムは、SRAMにビット線にデータをアサートさせるアクセス経路と、センス増幅器がビット線を感知する時を制御するセンス経路とを含む。高い方の電圧領域と低い方の電圧領域との間で電圧レベルが変化することにより、アクセス経路およびセンス経路の遅延が変化する場合がある。これに関して、高い方の電圧領域と低い方の電圧領域との両方により電圧が供給される少なくとも1つの遅延素子がセンス経路に設けられる。このようにして、少なくとも1つの遅延素子が、低い方の電圧領域と高い方の電圧領域とのうちで大きな遅延を有する方の経路に従ってセンス経路の遅延を調整するか、または自己同調するので、SRAMがビット線に有効なデータをアサートする前にセンス増幅器はビット線を感知しない。
メモリ回路およびシステムの一例を示すブロック図である。 センス経路の遅延を自己同調するために遅延素子を使用するメモリ回路およびシステムの一例を示すブロック図である。 低い方の電圧領域のうちの大きい方の遅延経路に従って信号の遅延を自己同調するための遅延素子の一例を示すブロック図である。 複数の電圧領域のうちの大きい方の遅延経路に従って信号の遅延を自己同調するための遅延素子の代替例を示すブロック図である。 複数の電圧領域のうちの大きい方の遅延経路に従って信号の遅延を自己同調するための遅延素子の別の代替例を示すブロック図である。 複数の電圧領域のうちの大きい方の遅延経路に従って信号の遅延を自己同調するための遅延素子の別の代替例を示すブロック図である。 本明細書で開示した実施形態による回路および方法が提供されるプロセッサに基づくシステムの一例を示すブロック図である。
図面を参照して本開示のいくつかの例示的な実施形態を説明する。本明細書で使用する「例示的」という用語は、「1つの例、実例、例証として」ということを意味する。本明細書に「例示的」に記載される実施形態はどれも、必ずしも他の実施形態より好ましい形態または有利な形態であると解釈されるべきではない。
明細書中で開示される実施形態には、信号経路の自己同調またはタイミングを含む複数の電圧領域に設けられる回路および方法が含まれる。これに関して、この回路には複数の信号経路が設けられている。各信号経路は複数の電圧領域の一部を横断する。これらの領域には、任意の数または任意の組合せによる複数の電圧領域が含まれる場合がある。信号経路のそれぞれは、複数の電圧領域のうちの少なくとも1つに応じた遅延を有する。これら複数の信号経路の遅延に関する遅延出力を生成するように構成された遅延回路が設けられる。このようにして、これら複数の信号経路の遅延に従い、遅延回路の遅延出力が自己同調または調整される。この自己同調は、第2信号経路に対する第1信号経路の遅延を制御することが望まれる回路および方法での使用に適する場合があり、これら信号経路でのタイミングは、複数の電圧領域間の電圧レベルの変動により引き起こされる遅延変動により相互に変化しうるものである。
本明細書で開示した一部の実施形態では、複数の電圧領域の第1部分を横断する第1経路が提供される。第1部分は、任意の数または任意の組合せの複数の電圧領域からなる場合のある複数の電圧領域の部分集合である。また、複数の電圧領域の第2部分を横断する第2経路が提供される。第2部分も、任意の数または任意の組合せの複数の電圧領域からなる場合のある複数の電圧領域の部分集合である。第1経路には遅延回路が接続される。遅延回路には、複数の電圧領域のうちの第1部分により供給される第1電圧により電圧供給を受けるように構成される少なくとも1つの第1遅延素子と、複数の電圧領域のうちの第2部分により供給される第2電圧により電圧供給を受けるように構成される少なくとも1つの第2遅延素子とが含まれる。このようにして、複数の電圧領域の第1部分および第2部分から電圧が供給される遅延素子を含むことにより、遅延回路は、複数の電圧領域間の変動により引き起こされる第2部分の遅延変化を追跡する。遅延回路は、複数の電圧領域の第1部分と第2部分とのうちの大きい方の遅延に応じて遅延出力を生成する。
本明細書で開示した回路および方法は、メモリにアクセスするために、アクセス経路およびセンス経路のタイミングまたは遅延が制御されるメモリシステムで使用することができる。これらのメモリシステムは、プロセッサに基づくシステムに含まれる場合がある。これに関して、図2は、複数の電圧領域のうちの大きい方の遅延を有する経路に、信号経路の遅延を調整するために少なくとも1つの遅延素子を使用できるメモリシステム44の一例を示す。メモリシステム44はスタティックアクセスメモリ(SRAM)を使用するが、いかなるタイプのメモリでも使用できる。入力線46と出力線48とがメモリシステム44に接続されている。入力線46および出力線48は、メモリシステム44と、SRAMセルアレイ50に対してデータを読み書きする、メモリシステム44以外の他のシステム構成要素との間でコマンドおよびデータの通信を可能にするために信号を伝送する。本実施形態では、SRAMセルアレイ50は大容量記憶装置として動作する。
メモリシステム44は、アクセス経路54とセンス経路56との2つの信号経路を有する。制御システム52は、アクセス信号を、アクセス経路54を介してワード線ドライバ58(すなわち、行セレクタ)に伝達するように提供される。アクセス信号は、アクセス経路54の中間ロジック60を通過することができる。これに応答して、ワード線ドライバ58は、SRAMセルアレイ50内のメモリセルの特定の行をアクティベートするように動作する。SRAMセルアレイ50の行は、読み取り動作と書き込み動作とのいずれかのために選択することができる。これに応答して、SRAMセルアレイ50内の選択された行からのデータがビット線62に置かれる。SRAMセルアレイ50によってビット線62にアサートされたデータを読むために、制御システム52は、センス信号を、センス経路56を介して1つ以上のセンス増幅器66に伝達する。センス信号は、センス経路56の中間ロジック61を通過することができる。センス信号を受信したことに応答して、センス増幅器66は、ビット線62からデータを感知するためにビット線62上で読み取りを実行する。センス増幅器66は、感知したデータをメモリシステム44外の他の構成要素またはシステムに渡るように出力線48に方向づける。
メモリシステム44内では、信号がアクセス経路54を横断するための遅延とセンス経路56を横断するための遅延とは整合性を有する。すなわち、SRAMセルアレイ50がビット線62上のデータをアサートする前に、センス経路56を介して伝達されるセンス信号がシステム増幅器66にビット線62上のデータを感知させないように、メモリシステム44の構成要素が同調される。そうでなければ、SRAMセルアレイ50がビット線62上の有効データをアサートする前に、センス増幅器66がビット線62上のデータを感知することになる。一定の遅延マージン内でセンス信号がセンス増幅器66に到達する前に、アクセス経路54を介して伝達されたアクセス信号がSRAMセルアレイ50に到達することは許容の範囲である。この場合、センス増幅器66がアクティベートされる時に、ビット線62上にデータが存在することになる。メモリシステム44内のアクセス経路54の遅延は、センス信号がセンス増幅器66までセンス経路56を横断するための最低遅延を与える。
メモリシステム44で節電するため、および/または電圧スケーリングを向上させるために、メモリシステム44には2つの電圧領域が設けられる。メモリシステム44の第1部分45に低い方の電圧領域VLが設けられ、かつメモリシステム44の第2部分47に高い方の電圧領域VHが設けられる。低い方の電圧領域VLと高い方の電圧領域VHとのどちらにも、それぞれに第1電圧源と第2電圧源から電力が供給される。低い方の電圧領域VLは、全般的に高い方の電圧領域VHよりも低い電圧を供給する電圧領域である。一例として、低い方の電圧領域VLによって提供される標準電圧レベルは0.75ボルトであってよく、高い方の電圧領域VHによって提供される標準電圧レベルは1.1ボルトであってよい。本例では、第1部分45は専ら低い方の電圧領域VLを横断し、第2部分47は専ら高い方の電圧領域VHを横断する。しかしながら、メモリシステム44の第1部分および/または第2部分は、低い方の電圧領域VLと高い方の電圧領域VHとの両方を横断するように設けることもできる。別の方法として、第1部分45は低い方の電圧領域VLと高い方の電圧領域VHとの両方を横断し、第2部分47は高い方の電圧領域VHだけを横断するか、またはその反対にしてもよい。第1部分45と第2部分47とを、任意の組合せの複数の電圧領域を横断するように設けることができる。
動作中、電圧領域は、例えばハイパーパフォーマンスまたは低減消費電力用に電圧をスケーリングするよう調整することができる。本例では、入力線46および出力線48は、低い方の電圧領域VLに設けられた構成要素から延びている。制御システム52および中間ロジック60，61は、節電のために低い方の電圧領域VLによって電力供給される。したがって、アクセス経路54とセンス経路56との両方の構成要素は、低い方の電圧領域VLによって電力供給される。したがって、アクセス経路54およびセンス経路56の遅延は、低い方の電圧領域VLの電圧レベルの影響を受ける。本例では、アクセス経路54およびセンス経路56の構成要素は、図2のメモリシステム44の高い方の電圧領域VHによっても電力供給される。高い方の電圧領域VHは、SRAMセルアレイ50を動作させるように提供される。SRAMセルアレイ50は、正常なSRAMセル動作のために、最低動作電圧(VMIN)を供給するように、低い方の電圧領域VLとは独立して高い方の電圧領域VHに設けられる。例えば、VMINは0.95ボルトである。ワード線ドライバ58、中間ロジック64、およびセンス増幅器66も、それらの性能を強化するために高い方の電圧領域VHに設けられる。1つ以上のレベルシフタ68，70，73は、低い方の電圧領域VLの構成要素から伝達された信号を変換するように、高い方の電圧領域VHに設けられる。これに関して、制御システム52からアクセス経路54およびセンス経路56の中間ロジック60，61をそれぞれ通過した信号は、それぞれ、1つ以上のレベルシフタ68，70，73を介して低い方の電圧領域VLから高い方の電圧領域VHにレベルシフトされる。中間ロジック64は高い方の電圧領域VHに配置されるので、レベルシフトされる必要がない。別のレベルシフタ72が、出力線48を高い方の電圧領域VHから低い方の電圧領域VLに戻すようにシフトするために設けられる。
独立した低い方の電圧領域VLと高い方の電圧領域VHとを設けることによって、節電のために、またはハイパーパフォーマンスを可能にするために、低い方の電圧領域VLを、ダイナミック電圧スケーリング(DVS)技術などによって動的に調整できるようになる。低い方の電圧領域VLは、スタンバイ電力を節約するために、スタンバイモード中はスケールダウンするか、または縮小することができる。更なる性能の強化が望まれる場合、VMINよりも高い動作電圧レベルを供給するために高い方の電圧領域VHを引き上げることができる。
構成要素の性能(すなわち、動作速度)はそれら構成要素の動作電圧レベルによって影響を受ける。一般に、動作電圧レベルが高いほど、遅延が減少し、性能が高速化する。一般に、動作電圧レベルが低いほど、遅延が増加し、性能が低速化する。したがって、アクセス経路54およびセンス経路56のタイミングは、電圧領域を念頭において設計されているので、アクセス経路54の遅延はセンス経路56の遅延以下となる。そうでなければ、SRAMセルアレイ50がビット線62上の有効データをアサートする前に、センス増幅器66がビット線62上のデータを感知することになる。1つの電力供給の変化により1つの電圧領域の中で電圧レベルが変化する可能性があるので、結果としてアクセス経路54の遅延とセンス経路56の遅延とは動作中に変化する可能性がある。複数の電圧領域を設ける場合、低い方の電圧領域VLと高い方の電圧領域VHとのいずれか、または両方の電圧レベルの変化は、アクセス経路54およびセンス経路56における遅延変化の一因となりうる。レベルシフタ68、レベルシフタ70、および/またはレベルシフタ73間の自然許容差も、アクセス経路54およびセンス経路56の全体的な遅延変化の一因となる更なる遅延変化をもたらす可能性がある。
センス経路56の遅延がアクセス経路54の遅延と比較して増大するようにアクセス経路54および/またはセンス経路56で電圧レベル変化が発生しても、メモリシステム44は正常に動作する。この場合でも尚、センス増幅器66がビット線62上のデータを感知する前に、SRAMセルアレイ50はビット線62上にデータを置くことになる。しかしながら、センス経路56の遅延がアクセス経路54の遅延と比較して減少するように電圧レベルの変化が発生する場合、メモリシステム44は動作不能になる場合がある。この場合、SRAMセルアレイ50がビット線62上に有効データを置く前に、センス増幅器66がビット線62上のデータを感知するためにアクティベートされる可能性がある。この理由から、メモリシステム44は、センス経路56に遅延マージンを提供するように設計されている。遅延マージンとは、センス経路56の遅延がアクセス経路54と比較して減少する可能性があるが、メモリシステム44が依然として正常に機能する(すなわち、センス増幅器66がビット線62上のデータを感知する時にビット線62上に有効データが存在する)遅延量のことである。遅延マージンには必ずトレードオフがある。遅延マージンは、センス経路56の遅延を増大することによりメモリシステム44の性能を低下させる。電圧レベルの変化は一定の限られた時、すなわち一定の限られた状況でセンス経路56の遅延を減少させる場合があるが、すべての動作状況で性能は低下する。したがって、メモリシステム10を動作不能にせずにメモリシステム44の性能を最大限に高めるために、センス経路56に対する遅延マージンをできる限り限定することが望ましい。
センス経路56に設けられた遅延マージンがあったとしても、低い方の電圧領域VLまたは高い方の電圧領域VHの電圧レベルは、アクセス経路54と比較したセンス経路56の遅延が遅延マージンより大幅に減少するように依然としてばらつく場合がある。この場合、メモリシステム44は動作不能になる。センス経路54の遅延が減少することにより、SRAMセルアレイ50によってビット線62上で有効データがアサートされる前に、センス増幅器66がビット線62上のデータを感知することになる。センス経路56の遅延マージンを増やすことができるが、その結果、性能が犠牲になる。許容可能な性能を達成しながら、すべての動作条件でメモリシステム44の正常な動作を可能にするために十分な遅延マージンを提供することは不可能な場合がある。
この問題に対処するために、図2に示すように、センス経路56に1つ以上の遅延回路74が設けられている。1つ以上の遅延回路74は、センス経路56の遅延を自己同調するよう構成されている。自己同調により、センス経路56が自己調整されることを意味している。センス経路56の遅延がアクセス経路54の遅延未満になることが防止される。そうでなければ、一定の動作状況においてSRAMセルアレイ50がビット線62上の有効データをアサートする前に、センス増幅器66はビット線62上のデータを感知することができる。1つ以上の遅延回路74は、メモリシステム44の動作中に動的に遅延を調整するよう構成されている。
図3は、図2のメモリシステム44のセンス経路56で直列に接続できる遅延回路74Aの一例を示す。図2のメモリシステム44は、センス経路56内で遅延回路74の配置場所として相応しい2つの場所を示す。遅延回路74は、センス経路56で中間ロジック64の手前、中間ロジック64の後、または中間ロジック64の前後に設けることができる。しかしながら、遅延回路74は、センス経路56のどこにでも設けることができる。図3に示すように、遅延回路74Aは、バッファ76で例示される遅延素子を含む。センス経路56の高い方の電圧領域VHのセンス信号を搬送するよう構成された入力信号78が、バッファ76の入力に接続される。バッファ76はセンス経路56を通過してセンス信号に遅延を付加する。バッファ76に電力供給する動作電圧が、低い方の電圧領域VLに電力供給する電圧源によって供給される。このようにして、遅延回路74Aはバッファ76から遅延出力80を生成し、したがってセンス経路56の遅延を生成するよう構成されているが、これは低い方の電圧領域VLで遅延が大きい方の経路によってゲートされるだけである。1つ以上のレベルシフタ79は、バッファ76の出力の電圧レベルを、高い方の電圧領域VHにシフトするために設けることができる。遅延の大きな方の経路は、低い方の電圧領域VLにあることがしばしばである。したがって、メモリシステム44の動作中に低い方の電圧領域VLのばらつきにより遅延または減速が発生する場合、バッファ76の遅延出力80が、低い方の電圧領域VLで遅延の大きい方の経路に動的にゲートされることになる。したがって、センス経路56の遅延は、低い方の電圧領域VLによって引き起こされる遅延または減速に従って増やされることになる。これにより、センス経路56の遅延がアクセス経路54の遅延よりも少ない場合の、センス経路56の遅延マージンの枯渇が防がれる。
図3に示される遅延回路74Aは、低い方の電圧領域VLによって引き起こされる遅延または減速に応じて、センス経路56の遅延を調整することができる。しかしながら、遅延回路74Aは、高い方の電圧領域VHによって引き起こされる遅延または減速に応じてセンス経路56の遅延を増やすことはできない。高い方の電圧領域VHの電圧レベルが低下しない場合でも、高い方の電圧領域VHで有効な減速が発生する可能性がある。場合によって、低い方の電圧領域VLは、高い方の電圧領域VHよりも高い電圧レベルを供給する場合がある。したがって、この場合、高い方の電圧領域VHは、所与の回路の設計によっては、低い方の電圧領域VLよりも遅くなる場合がある。
図4に示される遅延回路74Bは、遅延の大きい方の経路が、低い方の電圧領域VLまたは高い方の電圧領域VHによって引き起こされる状況に関して調整される。図4に示すように、遅延回路74Bは、センス経路56に直列に接続され、センス経路56で遅延を動的に調整または自己同調するように構成されている。遅延回路74Bは、低い方の電圧領域VLまたは高い方の電圧領域VHによって引き起こされる遅延または減速により、センス経路56の遅延を動的に調整または自己同調するための遅延出力87を生成するよう構成されている。図4の遅延回路74Bで、第1バッファ82と第2バッファ84とでそれぞれに例示された第1遅延素子と第2遅延素子とが並列に接続される。センス信号を搬送するように構成された入力信号78は、第1バッファ82および第2バッファ84の入力に接続される。第1バッファ82は、図3の遅延回路74Aで供給されるのとまったく同じ様に、低い方の電圧領域VLに電力を供給する第1電圧源によって電力供給される。第1バッファ82および第2バッファ84の出力の電圧レベルを高い方の電圧領域VHに変換するために、1つ以上のレベルシフタ83が設けられる。しかしながら、第2バッファ84は、高い方の電圧領域VHに電力を供給する第2電圧源によって電力供給される。第1バッファ82および第2バッファ84の出力は、一実施形態ではANDゲートとすることのできる結合ゲート86として例示されている結合回路に入力される。結合ゲート86の遅延出力87は、入力信号78に供給されたセンス信号をセンス経路56内のセンス増幅器66に搬送する。両方の電圧領域によって電力供給される第1バッファ82および第2バッファ84を設けることによって、第1バッファ82および第2バッファ84の遅延出力87、すなわち、センス経路56の遅延は、低い方の電圧領域VLまたは高い方の電圧領域VHによって引き起こされる遅延のより大きな経路によってゲートされることになる。したがって、遅延回路74Bは、低い方の電圧領域VLが高い方の電圧領域VHと比較して遅延の大きな経路を引き起こしたか、高い方の電圧領域VHが低い方の電圧領域VLと比較して遅延の大きな経路を引き起こしたかに関わらず、センス経路56の遅延を動的に調整または自己同調することができる。
図5は、遅延回路74の別の一例を示す。図5では、センス経路56にさらに遅延を増やすために追加のバッファが設けられていること以外は図4の遅延回路74Bと類似した遅延回路74Cが設けられている。一連のチェーン形式に接続されたバッファ88として例示されている第1遅延素子セットが設けられ、遅延バッファを設けるために低い方の電圧領域VLによって電力供給される。一連のチェーン形式に接続されたバッファ90として例示され、高い方の電圧領域VHによって電力供給される第2遅延素子セットは、第1バッファのセット88に並列に接続されている。センス経路56上でセンス信号を搬送するように構成された入力信号78は、第1バッファのセット88および第2バッファのセット90の入力に接続される。第1バッファのセット88および第2バッファのセット90の出力は、一実施形態ではANDゲートとすることのできる結合ゲート92として例示される結合回路の入力に接続される。第1バッファのセット88および第2バッファのセット90の出力の電圧レベルを高い方の電圧領域VHに変換するために、1つ以上のレベルシフタ89を設けてもよい。結合ゲート92の遅延出力91は、入力信号78に供給されたセンス信号をセンス経路56内のセンス増幅器66に搬送する。図4の遅延回路74Bに設けられているように、両方の電圧領域によって電力供給される第1バッファのセット88および第2バッファのセット90を設けることによって、第1バッファのセット88および第2バッファのセット90の遅延出力91、すなわち、センス経路56の遅延は、低い方の電圧領域VLまたは高い方の電圧領域VHによって引き起こされた遅延のより大きな経路によってゲートされる。したがって、遅延回路74Cは、低い方の電圧領域VLが高い方の電圧領域VHと比較して遅延の大きな経路を引き起こしたか、高い方の電圧領域VHが低い方の電圧領域VLと比較して遅延の大きな経路を引き起こしたかに関わらず、センス経路56の遅延を動的に調整または自己同調することができる。
図6は、センス経路56に設けることができる遅延回路74Aの別の一例を示す。遅延回路74Dは、複数の電圧領域のうちの最も遅い遅延に従って遅延出力93を生成する。図6に示す遅延回路74Dは、3つ以上の電圧領域間で遅延を混合するように構成されているが、この遅延回路74Dを、図2に示すメモリシステム44のようなデュアル電圧領域システムに設けてもよい。それぞれに異なる電圧領域によって電力供給される複数の遅延チェーン(すなわち、1つの遅延素子群、または直列に設けられた複数の遅延素子)を設けるための複数の遅延素子94，96，98は、それぞれ入力信号78によって駆動される。その結果得られた遅延チェーンは、次いでレベルシフタ95，97，99を介して高い方の電圧領域VHにレベルシフトされ、それぞれに、一実施形態ではANDゲートとすることのできる結合ゲート100によって例示される結合回路に入力を供給する。このようにして、電圧領域は、結合ゲート100の出力をゲートする最も遅い遅延と混合される。結合ゲート100の遅延出力93は、電圧領域のうちの遅延の大きな方の経路に従い、センス信号の遅延を制御および調整する。
本明細書に記載の自己同調遅延回路およびこれに関連する方法は、これらに限定しないが、メモリ回路またはメモリシステムを含めていかなる回路またはシステムにも使用できる。回路および方法がメモリ回路またはメモリシステムに使用される場合、そのメモリ回路またはメモリシステムは、いかなる種類のメモリを使用してもよい。これらに限定しないが、例としては、SRAM、ダイナミックRAM(DRAM)、シンクロナスDRAM(SDRAM)、データダブルレート(DDR)SDRAM、データダブルレート2(DDR2)SDRAM、データダブルレート3(DDR3)SDRAM、モバイルDDR(MDDR)SDRAM、低電力(LP)DDR SDRAM、およびLP DDR2 SDRAMがある。メモリの技術上および/または設計上の必要に応じて、メモリセル機能を維持するのに十分な電圧レベルを供給する電圧領域によってメモリが電力供給されている限り、電圧領域の自己同調遅延回路を使用したメモリ回路またはメモリシステムのいかなる構成要素でも複数の電圧領域のいかなる電圧領域にも設けることができる。
図7は、上記回路およびシステムを使用できるプロセッサに基づくシステム120を示す。プロセッサに基づくシステム120は、電子装置121に含めることができる。プロセッサに基づくシステム120は、プロセッサ124と統合キャッシュシステム126とを含む中央演算処理装置(CPU)122を含む。キャッシュシステム126は、キャッシュ管理装置127を含み、キャッシュメモリ128へのアクセスを制御し、キャッシュメモリ128は一時記憶域に対して頻繁にアクセスするデータを高速アクセスするためにプロセッサ124にアクセス可能である。キャッシュメモリ128は、上記回路および方法を使用することができる。CPU122はシステムバス129に接続されており、システムバス129はプロセッサに基づくシステム120に含まれる他の装置を相互接続する。既知のように、CPU122は、アドレス、制御、およびデータ情報をシステムバス129を介して交換することにより上記他の装置と通信する。上記他の装置は、いかなるタイプの装置を含むこともできる。図7に示すように、上記装置の例としては、システムメモリ130、1つ以上の入力装置132、1つ以上の出力装置134、ネットワークインターフェース装置136、およびディスプレイコントローラ138がある。
入力装置132は、これらに限定しないが、入力キー、スイッチ、音声プロセッサなどを含めていかなるタイプの入力装置でも含むことができる。出力装置134は、これらに限定しないが、オーディオ、ビデオ、他の視覚インジケータなどを含めていかなるタイプの出力装置でも含むことができる。ネットワークインターフェース装置136は、ネットワーク140とデータを交換できるよう構成されたいかなる装置であってもよい。ネットワーク140は、これらに限定しないが、有線ネットワークまたは無線ネットワーク、私設通信網または公衆網、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WAN)、およびインターネットを含めていかなるタイプのネットワークであってもよい。ネットワークインターフェース装置136は、所望のいかなるタイプの通信プロトコルをサポートしてもよい。
CPU122は、システムバス31を介したアクセスシステムメモリ130であってもよい。システムメモリ130は、システムメモリ130にアクセスするための上記回路および方法を含んでよい。システムメモリ130は、スタティックメモリ141および/またはダイナミックメモリ142を含んでよい。システムメモリ130は、CPU122のためのプログラムストア144およびデータストア146を含んでよい。CPU122は、ディスプレイ154に送信された情報を制御するためにシステムバス31を介してディスプレイコントローラ138にもアクセスしてよい。ディスプレイコントローラ138は、CPU122との通信に応答してディスプレイ154に送信すべきデータを記憶するためにメモリコントローラ148およびメモリ150を含んでよい。ディスプレイコントローラ138は、ビデオプロセッサ152を介して表示されるべき情報をディスプレイ154に送信し、ビデオプロセッサ152は、その表示されるべき情報をディスプレイ154に適した形式に処理する。ディスプレイ154は、これらに限定しないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含めていかなるタイプのディスプレイを含んでもよい。
本明細書で開示した実施形態による回路は、これに限定しないが、アクセスメモリのための信号経路を含めて、信号経路を制御するためのいかなる電子装置にも設けることができる。このような電子装置は、図7のプロセッサに基づくシステム120に類似の、またはこのシステム120の1つ以上の構成要素を含むプロセッサに基づくシステムを使用することができる。このような電子装置の例としては、これらに限定しないが、移動電話、携帯電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、個人情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、デジタル音楽プレーヤー、ポータブル音楽プレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク(DVD)プレーヤー、およびポータブルデジタルビデオプレーヤーが含まれる。
当業者には、本明細書で開示した実施形態に関連して説明される様々な例示の論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、またはこれらの組合せとして実現できることがさらに理解されよう。このハードウェアおよびソフトウェアの互換性を明解に説明するために、様々な例示の構成要素、ブロック、モジュール、回路、およびステップをそれらの機能に関して全般的に上記で説明した。それらの機能がハードウェアとして実現されるかソフトウェアとして実現されるかは、システム全体に課せられた特定の用途および設計上の制約により異なる。当業者は、特定の各用途に様々な方法で上記の機能を実現してよいが、そのような実現方法を特定することが本発明の範囲からの逸脱となると解釈されるべきではない。
本明細書に開示した実施形態に関連して説明した様々な例示の論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向けIC(ASIC)、利用者書き込み可能ゲートアレイ(FPGA)または他のプログラマブル論理装置、ディスクリートゲートまたはトランジスタ論理回路、ディスクリートハードウェア構成要素、または本明細書に記載の機能を実行するよう設計されたこれらのいかなる組合せによっても実施または実行することができる。汎用プロセッサはマイクロプロセッサであってよいが、別の方法として、汎用プロセッサは、いかなる従来型プロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってよい。プロセッサは、例えばDSPおよびマイクロプロセッサ、複数のマイクロプロセッサ、DSPコアと共に実装される1つ以上のマイクロプロセッサ、またはいかなる他の同様の構成などの計算機器の組合せとして実現してもよい。
本明細書で開示した実施形態に関して記載した方法またはアルゴリズムのステップを、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはこれら2つの組合せで直接的に実現してもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリーメモリ(ROM)、電気的プログラム可能なROM(EPROM)、電気的に書き換え可能なROM(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、CD-ROM、または当技術分野で周知のいかなる他の形式の記憶媒体に常駐してもよい。例示的な記憶媒体は、プロセッサがその記憶媒体に対して情報の読み取りと書き込みを行えるようにプロセッサに接続される。別の方法として、記憶媒体はプロセッサと一体としてもよい。プロセッサおよび記憶媒体は、ASICに常駐してもよい。ASICは、遠隔局に常駐してもよい。代替形態では、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバに別個の構成要素として常駐してもよい。
本明細書のどの実施形態に記載の動作ステップも、例示と解説を提供するために記載されたものであることにも留意されたい。本明細書に記載した動作は、例示の順序以外の多数の様々な順序で実行してもよい。さらに、1つの動作ステップに記載された複数の動作は、実際には複数の異なるステップで実行してもよい。また、例示の実施形態で解説した1つ以上の動作ステップを組み合わせてもよい。フローチャート図に示した動作ステップは、当業者には容易に明らかになる多数の様々な変形が加えられてもよいことを理解されたい。当業者は、情報および信号を、様々な異なる技術および技法のいずれを使用しても表現できることも理解されよう。例えば、上記の説明を通して参照されうるデータ、命令、コマンド、情報、信号、ビット、記号、および集積回路は、電圧、電流、電磁波、磁界、または磁性粒子、光波場または光学粒子、またはこれらのいかなる組合せでも表現できる。
本開示の上記の説明は、当業者が本開示を実行または使用できるように提供されたものである。当業者には、本開示に対する様々な変形が容易に明らかになろう。また、本明細書で規定した汎用的原理は、本開示の趣旨または範囲を逸脱することなく、他の変形例に適用することができる。したがって、本開示は、本明細書に記載の例および設計に限定されることを意図するものではなく、本明細書で開示した原理および新規の特徴と一貫した最も広い範囲となる。
10，44 メモリシステム
12，46 入力線
14，48 出力線
16，50 セルアレイ
18，52 制御システム
20，54 アクセス経路
22，56 センス経路
24，30，60，61，64 中間ロジック
26，58 ワード線ドライバ
28，62 ビット線
30 中間ロジック
32，66 センス増幅器
34，36，68，70，72，73 レベルシフタ
74 遅延回路
76，82，84，88，90 バッファ
78 入力信号
79，83，95，97，99 レベルシフタ
80，87，91，93 遅延出力
86，92，100 結合ゲート
94，96，98 遅延素子
VL 低い方の電圧領域
VH 高い方の電圧領域

Claims (24)

  1. 複数の電圧領域と、
    それぞれが前記複数の電圧領域の一部を横断し、かつ前記複数の電圧領域のうちの少なくとも１つの電圧領域に応じた遅延を有する複数の経路と、
    前記複数の経路の前記遅延に関する遅延出力を生成するように構成された遅延回路と
    を具備することを特徴とする回路。
  2. 前記遅延回路が、前記複数の経路のうちの第１経路の遅延および第２経路の遅延に従い前記遅延出力を生成するように構成されることを特徴とする請求項１に記載の回路。
  3. 前記遅延回路が、前記遅延出力を生成するように構成された少なくとも１つのゲートを具備することを特徴とする請求項１に記載の回路。
  4. 前記遅延回路が、
    前記複数の電圧領域のうちの第１電圧源によって電圧が供給され、かつ１つ以上の第１出力を生成するよう構成された１つ以上の第１遅延素子と、
    前記複数の電圧領域のうちの第２電圧源によって電圧が供給され、かつ１つ以上の第２出力を生成するよう構成された１つ以上の第２遅延素子と、
    前記１つ以上の第１出力と前記１つ以上の第２出力との受信に応じて前記遅延出力を生成するよう構成された少なくとも１つの結合回路と
    を具備することを特徴とする請求項１に記載の回路。
  5. 前記１つ以上の第１遅延素子と前記１つ以上の第２遅延素子とが、それぞれ１つ以上のバッファを具備することを特徴とする請求項４に記載の回路。
  6. 前記複数の経路のうちの１つ以上の経路に少なくとも１つのレベルシフタをさらに具備することを特徴とする請求項１に記載の回路。
  7. 前記複数の電圧領域が、低い方の電圧領域と高い方の電圧領域とを具備することを特徴とする請求項１に記載の回路。
  8. 前記複数の経路のそれぞれが、前記低い方の電圧領域と前記高い方の電圧領域との両方を横断することを特徴とする請求項７に記載の回路。
  9. 前記複数の経路のうちの第１経路が、前記低い方の電圧領域を横断し、
    前記複数の経路のうちの第２経路が、前記高い方の電圧領域を横断することを特徴とする請求項７に記載の回路。
  10. 前記複数の経路のうちの第１経路が、センス経路に備えられ、
    前記複数の経路のうちの第２経路が、少なくとも１つのメモリセルに接続されたアクセス経路に備えられることを特徴とする請求項１に記載の回路。
  11. 移動電話、携帯電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、個人情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、デジタル音楽プレーヤー、ポータブル音楽プレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、およびポータブルデジタルビデオプレーヤーからなるグループを含む電子装置で使用されることを特徴とする請求項１に記載の回路。
  12. 複数の電圧領域と、
    それぞれが前記複数の電圧領域の一部を横断し、かつ前記複数の電圧領域のうちの少なくとも１つの電圧領域に応じた遅延を有する複数の経路と、
    前記複数の経路の前記遅延に関する遅延出力を生成する手段と
    を具備することを特徴とする遅延回路。
  13. 遅延回路で遅延出力を生成する方法であって、
    複数の電圧領域の一部を横断する複数の経路から複数の信号を受信する段階であって、前記複数の経路が前記電圧領域のうちの少なくとも１つの電圧領域に応じた遅延を有する、段階と、
    前記複数の経路の対応する経路の前記遅延に関する前記複数の信号のそれぞれを遅延させる段階と、
    前記複数の信号を受信する遅延回路から遅延出力を生成する段階と
    を有することを特徴とする方法。
  14. 前記複数の信号を遅延させる段階が、前記複数の経路のうちの第１経路で受信した前記複数の信号のうちの第１信号を、前記複数の経路のうちの第２経路の遅延に従い遅延させる段階をさらに含むことを特徴とする請求項１３に記載の方法。
  15. 前記遅延出力を生成する段階が、前記複数の信号を受信する前記遅延回路から少なくとも１つのゲート出力を生成する段階を含むことを特徴とする請求項１３に記載の方法。
  16. 前記遅延出力を生成する段階が、
    前記複数の信号のうちの受信した第１信号を、前記電圧領域のうちの第１電圧源によって電圧が供給される１つ以上の第１遅延素子を使用して遅延させる段階と、
    前記受信した第１信号を、前記複数の電圧領域のうちの第２電圧源によって電圧が供給される１つ以上の第２遅延素子を使用して遅延させる段階と、
    前記１つ以上の第１遅延素子からの遅延させた第１信号と前記１つ以上の第２遅延素子からの遅延させた第１信号とを結合する段階と
    を含むことを特徴とする請求項１３に記載の方法。
  17. 前記複数の信号を受信する段階が、前記複数の電圧領域のうちの低い方の電圧領域と高い方の電圧領域との両方を介して前記複数の信号を受信する段階を含むことを特徴とする請求項１３に記載の方法。
  18. 制御システムと、
    複数の電圧領域と、
    前記複数の電圧領域の第１部分を横断し、前記第１部分に応じた第１遅延を有するセンス経路と、
    前記複数の電圧領域の第２部分を横断し、前記第２部分に応じた第２遅延を有するアクセス経路と、
    前記センス経路に接続され、かつ前記第１遅延と前記第２遅延とに関する遅延出力を生成するように構成された遅延回路と
    を具備することを特徴とするメモリシステム。
  19. 前記遅延回路が、前記遅延出力を生成するようにそれぞれが構成された複数の遅延素子を具備することを特徴とする請求項１８に記載のメモリシステム。
  20. 前記遅延回路が、
    前記複数の電圧領域のうちの第１電圧源によって電圧が供給され、かつ１つ以上の第１出力を生成するよう構成された１つ以上の第１遅延素子と、
    前記複数の電圧領域のうちの第２電圧源によって電圧が供給され、かつ１つ以上の第２出力を生成するよう構成された１つ以上の第２遅延素子と、
    前記１つ以上の第１出力と前記１つ以上の第２出力との受信に応じて前記遅延出力を生成するよう構成された少なくとも１つの結合回路と
    を具備することを特徴とする請求項１８に記載のメモリシステム。
  21. 前記複数の電圧領域が、低い方の電圧領域と高い方の電圧領域とを具備することを特徴とする請求項１８に記載のメモリシステム。
  22. 前記遅延出力を受信するよう構成された複数のセンス増幅器をさらに具備することを特徴とする請求項１８に記載のメモリシステム。
  23. 前記複数のセンス増幅器が、メモリセルアレイから出力されたビット線からデータを感知するよう構成されることを特徴とする請求項２２に記載のメモリシステム。
  24. 移動電話、携帯電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、個人情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、デジタル音楽プレーヤー、ポータブル音楽プレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、およびポータブルデジタルビデオプレーヤーからなるグループを含む電子装置に含まれることを特徴とする請求項１８に記載のメモリシステム。
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