KR102531863B1 - 반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템 - Google Patents

반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템 Download PDF

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Abstract

반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템을 개시한다. 상기 시스템은 적어도 하나의 지연 논리 회로, 래치 클럭 발생기 및 래치 회로와 통신 가능하게 연결된 프로그램 가능한 RC 네트워크를 포함한다. 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 통로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배선된 선의 결합을 이용해 유도된다. 상기 시스템은 상기 데이터 경로와 관련된 상기 지연 및 상기 클럭 경로와 관련된 상기 지연에 기초한 홀드-마진을 제어한다.

Description

반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템{Method and system for controlling hold-margin of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 홀드-마진(hold-margin)을 제어하는 방법 및 시스템에 관한 것이다.
SOC(System On Chip)은 반도체 메모리 장치(예를 들면, 온-칩 메모리 등)를 포함한다. 일반적으로 SOC 영역의 10% 내지 40%를 온-칩 메모리가 차지한다. 온-칩 메모리는 SRAM(Static Random-Access Memory), ROM(Read-Only Memory), 및 레지스터 파일이 될 수 있다. 온-칩 메모리는 두 종류의 하드웨어 회로들(예를 들면, 비트 셀 어레이 회로 및 주변 회로)을 갖는다. 비트 셀 어레이 회로는 비트 셀들의 배열을 포함한다. 각각의 비트 셀은 1-비트 데이터를 저장한다. 주변 회로는 읽기 동작과 쓰기 동작을 제어하는 논리 게이트들을 포함한다.
온-칩-메모리의 홀드 마진은 내부 클럭 신호와 데이터 신호(예를 들면, 주소 신호, 활성 신호 등) 사이의 지연을 나타낸다.
도 1에 도시된 바와 같이, 홀드 마진은 내부 클럭 경로 지연(D1) 보다 큰 데이터 경로 지연(D2)에 상응한다.
통상적으로 데이터 신호는 홀드 마진을 만족시키기 위해 지연된다. 도 1은 데이터 경로에서 논리 게이트들을 이용한 지연의 구현을 도시한다. 회로(100)은 클럭 발생기(102), 지연 로직 세트들(104a-104c), 로직(106), 래치 클럭 발생기(108), 래치(110), 디코더(112), 입력/출력(IO) 회로 세트(114a- 114c)를 포함한다. 래치 클럭 발생기(108)은 래치(110)에 연결되어 있으며, 래치(110)는 디코더(112)에 연결되어 있다. 클럭 발생기(102), 지연 로직 세트들(104a-104c), 로직(106), 및 래치 클럭 발생기(108)들은 제어 블록(150)에 포함된다.
논리 게이트 지연은 프로세스, PVT(Process, Voltage and Temperature) 코너들에 걸쳐 변하기 때문에, PVT 범위를 걸친 홀드 마진을 만족시키기 위해 필요한 지연 로직들(104a-104c)의 수가 매우 높다. 이것은 SOC와 관련된 컴파일러의 성능을 제한하는 결과를 초래한다. 더욱이, 지연 로직들(104a- 104c)의 수는 가장 큰 경우에 기초하여 배치되므로, 작은 경우에는 불필요한 여분의 지연을 포함하여, 반도체 메모리 장치 성능을 저해할 것이다.
또한, 홀드 마진을 만족 시키기 위해 필요한 지연양은 다른 크기의 반도체 메모리 장치에 따라 다르다. 더욱이, 수 개의 지연 로직들(104a-104c)은 제어 블록(150)에 배치되는 반면, 같은 제어 블록이 반도체 메모리 장치의 다른 사이즈들에 걸쳐서 사용됨으로 인해, 지연 셀들의 수는 반도체 메모리 장치의 크기에 기초하여 변할 수 없으며, 이 때문에 가장 큰 경우(예를 들면, 많은 수의 IO 회로의 사용) 요구되는 지연이 보다 작은 경우(예를 들면, 적은 수의 IO 회로의 사용)에도 사용된다. 이것은 더 작은 경우들의 성능을 저해한다.
따라서, 전술한 단점들 또는 다른 단점들을 해소하거나 적어도 유용한 대안을 제공하는 것이 바람직하다.
본 발명이 해결하고자 하는 과제는 반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템을 제공하는 것이다.
또 다른 본 발명이 해결하고자 하는 과제는 논리 회로와 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 클럭 경로와 관련된 지연을 유도하는 것이다.
또 다른 본 발명이 해결하고자 하는 과제는 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 데이터 경로와 관련된 지연을 유도하는 것이다.
또 다른 본 발명이 해결하고자 하는 과제는 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진 제어를 제공하는 것이다.
본 발명의 몇몇 실시예는 반도체 메모리 장치의 홀드-마진을 제어하기 위한 방법을 개시한다. 방법은 논리 회로와 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 클럭 경로와 관련된 지연 유도를 야기하는 것을 포함한다. 또한, 방법은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 데이터 경로와 관련된 지연 유도를 야기하는 것을 포함한다. 더욱이, 방법은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하는 것을 포함한다.
본 발명의 몇몇 실시예들은 반도체 메모리 장치의 홀드-마진을 제어하는 시스템을 개시한다. 시스템은 적어도 하나의 지연 논리 회로, 래치 클럭 발생기, 클럭 발생기, 및 프로그램 가능한 RC 네트워크를 포함한다. 클럭 발생기는 클럭 신호를 생성하고, 클럭 발생기는 데이터 경로와 연결된다. 프로그램 가능한 RC 네트워크는 적어도 하나의 지연 논리 회로, 래치 클럭 발생기 및 래치 회로와 통신 가능하게 연결된다. 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 셀, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도된다. 위 시스템은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하도록 구성된다.
본 발명의 몇몇 실시예들의 이러한 측면 및 다른 측면은 다음의 설명 및 첨부 도면과 함께 고려 될 때 더 잘 이해 될 것이다. 그러나, 이하의 설명은 바람직한 실시예 및 그것의 다수의 특정 세부 사항을 나타내지만, 예시의 방법으로 주어지며 제한의 의미는 아니라는 것을 이해해야 한다. 많은 변경 및 수정이 본 발명의 사상을 벗어남이 없이 본 실시예의 범위 내에서 이루어질 수 있으며, 본 실시예는 이러한 모든 수정을 포함한다.
본 발명은 첨부된 도면들에 도시되어 있으며, 도면 전체에 걸쳐 동일한 참조 부호는 다양한 도면에서 대응하는 부분을 나타낸다. 본 명세서의 실시예는 도면을 참조한 다음의 설명으로부터 더 잘 이해 될 것이다.
도 1은 종래 기술에 따른, 논리 게이트들을 이용한 지연의 구현을 도시하는 회로도이다.
도 2는 본 발명에 개시된 일 실시예에 따른, 래치 클럭 생성을 위해 열들을 가로지르는 RC-네트워크 지연을 도시하는 회로도이다.
도 3은 본 발명에 개시된 일 실시예에 따른, 래치 클럭 생성을 위해 행들을 가로지르는 RC-네트워크 지연을 도시하는 회로도이다.
도 4는 본 발명에 개시된 일 실시예에 따른, 래치 클럭 생성을 위해 행과 열 들을 가로지르는 RC-네트워크 지연을 도시하는 회로도이다.
도 5는 본 발명에 개시된 일 실시예에 따른, 다른 래치 클럭을 생성하는 행과 열 들을 가로지르는 RC-네트워크 지연을 도시하는 회로도이다.
도 6은 본 발명에 개시된 일 실시예에 따른, 반도체 메모리 장치의 홀드-마진을 제어하는 방법을 도시하는 흐름도이다.
본 발명의 실시예 및 이의 다양한 특징 및 유리한 세부 사항은 첨부 도면에 도시되고 다음의 상세한 설명에서 상세히 설명되는 비제한적인 실시예를 참조하여 보다 완전하게 설명된다. 공지된 구성 요소 및 처리 기술의 설명은 본 명세서의 실시예를 불필요하게 불명료하게 하지 않기 위해 생략된다. 또한, 일부 실시예가 새로운 실시예를 형성하기 위해 하나 이상의 다른 실시예와 결합 될 수 있기 때문에, 여기에 설명 된 다양한 실시예는 필수적으로 상호 배타적이지 않다. 본 명세서에 사용된 용어 "또는"은 달리 명시되지 않는 한 비 배타적인 또는을 의미한다. 본 발명에서 사용된 예는 단지 본 실시예가 실시 될 수 있는 방법의 이해를 용이하게 하고 당업자가 본 명세서의 실시예를 실시 할 수 있도록 하기 위한 것이다. 따라서, 실시예는 본원의 실시 양태의 범위를 제한하는 것으로 해석되어서는 안 된다.
당 분야에서 통상적인 바와 같이, 실시예들은 설명된 기능 또는 기능들을 수행하는 블록들에 의해 기술되고 예시될 수 있다. 본 명세서에서 유닛 또는 모듈 등으로 지칭 될 수 있는 이들 블록은 논리 게이트, 집적 회로, 마이크로 프로세서, 마이크로 컨트롤러, 메모리 회로, 수동 전자 부품, 능동 전자 부품, 광학 부품, 하드웨어 회로 등을 포함 할 수 있으며, 선택적으로 펌웨어 및 소프트웨어에 의해 구동 될 수 있다. 회로는 예를 들어, 하나 이상의 반도체 칩 또는 인쇄 회로 기판 등과 같은 기판 지지체 상에 구현 될 수 있다. 블록을 구성하는 회로는 전용 하드웨어, 또는 프로세서(예를 들어, 하나 이상의 프로그램 된 마이크로 프로세서 및 관련회로)에 의해, 또는 블록의 일부 기능을 수행하기 위한 전용 하드웨어와 다른 기능을 수행하기 위한 프로세서의 조합에 의해 구현 될 수 있다. 실시예들의 각 블록은 본 발명의 범위를 벗어나지 않고 물리적으로 2 개 이상의 상호 작용하는 블록 및 개별 블록으로 분리 될 수 있다. 마찬가지로, 실시예의 블록은 본 발명의 범위를 벗어나지 않으면서 더 복잡한 블록으로 물리적으로 결합 될 수 있다.
첨부 된 도면은 다양한 기술적 특징을 쉽게 이해하도록 돕기 위해 사용되며, 여기에 제시된 실시예는 첨부된 도면에 의해 제한되지 않는다는 것을 이해해야 한다. 이와 같이, 본 개시는 첨부된 도면에 구체적으로 제시된 것에 추가하여 임의의 변경, 균등물 및 대체물로 확장되는 것으로 해석 되어야 한다. 제1, 제2 등의 용어는 다양한 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안 된다. 이 용어는 일반적으로 하나의 요소를 다른 요소와 구별하기 위해 사용된다.
다음의 설명에서 사용되는 제1 레벨 및 제2 레벨, 하이 및 로우 및 1과 0은 당업계에 공지된 다양한 로직 상태를 설명하기 위해 사용될 수 있다. 제2 및 제1 레벨의 전압 값은 클럭 및 디지털 데이터 신호와 같은 개개의 신호에 대해 다르게 정의 될 수 있다. 특정 회로가 설명 되었지만, 당업자는 개시된 회로 모두가 본 발명을 실시하는 것이 요구되지 않는 다는 것을 이해할 것이다. 또한, 본 발명에 초점을 유지하기 위해, 소정의 잘 알려진 회로가 기술되지 않았다. 유사하게, 특정 위치에서 논리적 "0" 및 논리적 "1" 또는 로우 및 하이를 언급하지만, 당업자는 논리 값이 동작에 영향을 미치지 않고 그에 따라 조정된 회로의 나머지 부분과 함께 스위칭 될 수 있음을 인식한다.
다음의 상세한 설명의 일부분은 반도체 메모리 장치 내의 데이터 비트에 대한 동작의 절차, 논리 블록, 처리 및 다른 기호 표현과 관련하여 제공된다. 이러한 설명 및 표현은 데이터 처리 기술 분야의 당업자가 그들의 작업 내용을 당업자에게 가장 효과적으로 전달하기 위해 사용되는 수단이다. 본 출원에서, 절차, 논리 블록, 처리 및 다른 기호 표현과 관련하여 제공된다. 이러한 설명 및 표현을 데이터 처리 기술 분야의 당업자가 그들의 작업 내용을 당업자에게 가장 효과적으로 전달하기 위해 사용되는 수단이다. 본 출원에서, 절차, 로직 블록, 프로세서 등은 원하는 결과를 유도하는 단계 또는 명령들의 자기 일관된 시퀀스로 생각된다. 이 단계는 물리적 양을 물리적으로 조작해야 하는 단계다. 일반적으로, 반드시 그런 것은 아니지만, 이러한 양은 컴퓨터 시스템에서 저장, 전송, 결합, 비교 및 조작이 가능한 전기 또는 자기 신호의 형태를 취한다.
본 발명의 몇몇 실시예들은 반도체 메모리 장치의 홀드-마진을 제어하는 시스템을 제공한다. 시스템은 적어도 하나의 지연 논리 회로, 래치 클럭 발생기, 클럭 발생기, 및 프로그램 가능한 RC 네트워크를 포함한다. 클럭 발생기는 클럭 신호를 생성하고, 클럭 발생기는 데이터 경로와 연결된다. 프로그램 가능한 RC 네트워크는 적어도 하나의 지연 논리 회로, 래치 클럭 발생기 그리고 래치 회로와 통신 가능하게 연결 된다. 클럭 경로와 관련된 지연은 지연 회로와 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하게 구성된다.
일 실시예에서, 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 열을 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 열을 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하게 구성된다.
일 실시예에서, 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 열을 가로질러 배치된 선의 결합을 이용하여 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 복수의 열들을 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연 및 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하게 구성된다.
일 실시예에서, 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 행을 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 행을 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연 및 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하게 구성된다.
일 실시예에서, 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 행을 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 복수의 행을 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하게 구성된다.
일 실시예에서, 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 행과 열의 결합을 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 행과 열의 결합을 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하게 구성된다.
일 실시예에서, 클럭 경로와 관련된 지연은 논리 회로와 반도체 메모리 장치의 행과 열의 결합을 가로질러 배치된 선의 결합을 이용해 유도된다. 데이터 경로와 관련된 지연은 적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 반도체 메모리 장치의 복수의 행과 복수의 열의 결합을 가로질러 배치된 선의 결합을 이용해 유도된다. 시스템은 데이터 경로와 관련된 지연 및 클럭 경로와 관련된 지연에 기초한 홀드-마진을 제어하기 위해 구성된다.
일 실시예에서, 시스템은 열들의 수가 최소일 때 홀드 마진 제어에 요구되는 데이터 경로와 관련된 지연양을 결정하기 위해 구성된다.
일 실시예에서, 시스템은 열들의 수가 최대일 때 홀드 마진 제어에 요구되는 데이터 경로와 관련된 지연양을 결정하기 위해 구성된다.
일 실시예에서, 시스템은 최소한 열들의 수가 최대일 때 요구되는 데이터 경로와 관련된 지연양과 열들의 수가 최소일 때 요구되는 데이터 경로와 관련된 지연양 사이의 차이에 기초한 프로그램 가능한 RC 네트워크를 이용한 반도체 메모리 장치의 홀드-마진을 제어하기 위해 구성된다.
일 실시예에서, 시스템은 행들의 수가 최소일 때 홀드 마진을 제어하기 위해 요구되는 데이터 경로와 관련된 지연양을 결정하기 위해 구성된다.
일 실시예에서, 시스템은 행들의 수가 최대일 때 홀드 마진을 제어하기 위해 요구되는 데이터 경로와 관련된 지연양을 결정하기 위해 구성된다.
일 실시예에서, 시스템은 적어도 행들의 수가 최대일 때 요구되는 데이터 경로와 관련된 지연양 및 행들의 수가 최소일 때 요구되는 데이터 경로와 관련된 지연양의 차이에 기초한 프로그램 가능한 RC 네트워크를 이용한 반도체 메모리 장치의 홀드-마진을 제어하기 위해 구성된다.
일 실시예에서, 홀드 마진은 기생 지연 기반 홀드 마진이다.
일 실시예에서, 홀드 마진은 SRAM의 내부 홀드 마진으로 지칭될 수 있다.
일 실시예에서, 홀드-마진은 데이터 경로와 관련된 지연과 클럭 경로와 관련된 지연 사이의 차이에 대응한다.
일 실시예에서, 데이터 경로와 관련된 지연은 프로그램 가능한 RC 네트워크와 함께 적어도 하나의 지연 논리 회로의 동작에 기초한다.
일 실시예에서, 시스템은 PVT 코너를 가로질러 적어도 하나의 홀드-마진을 처리하도록 구성된다.
종래 회로와는 달리, 제안된 시스템 및 방법은 고속 메모리(예를 들면, SRAM, ROM 등)의 홀드-마진에 기반한 기생 지연을 제어하기 위해 사용될 수 있다. 제안된 몇몇 시스템 및 방법은 고속 메모리의 성능을 향상시키기 위해 사용될 수 있다. 일례에서, 컴파일러(예를 들면, 28nm RA1HC 컴파일러, SS28LPP_RA1HC 컴파일러 등)의 경우, 메모리의 크기에 기초하여, 2% 내지 6%의 성능 이득을 달성한다.
제안된 몇몇 시스템 및 방법은 반도체 메모리 장치의 더 적은 지연 셀 요건으로서 반도체 메모리 장치의 제어 블록의 논리 게이트를 감소시키는데 사용될 수 있다. 이것은 매크로 영역이 제어 블록에 의해 제한되는 몇몇 경우에 영역 이득을 돕는 결과를 가져온다. 종래 회로에서, 반도체 메모리 장치가 차지한 물리적 영역은 제어 블록이 더 많은 양의 지연 논리 셀들 때문에 더 많은 영역을 요구했기 때문에, 높은 영역은 회로 설계 비용을 증가시키는 결과를 야기한다. 그러나, 제안된 몇몇 방법은 홀드-마진이 데이터 경로와 관련된 지연 및 클럭 경로와 관련된 지연에 기초해 제어되고 데이터 경로와 관련된 지연이 반도체 메모리 장치의 열과 행을 가로질러 배치된 선을 이용해 수행되기 때문에 시스템 설계 비용을 감소시키는데 이용 될 수 있다. 첨단 기술 반도체 메모리 장치에서, 논리 게이트 변동은 RC 지연 변동에 비해 높기 때문에, 방법은 기술의 스케일링과 함께 더 효과적일 것이다. 제안된 몇몇 회로에서, 반도체 메모리 장치의 지연 셀 변동을 감소시키기 위해, 선은 반도체 메모리 장치의 열과 행을 가로질러 배치된다.
제안된 몇몇 방법은 컴파일러(예를 들면, 28nm SS28RA1HC 메모리 컴파일러, 10nm RF2HS 메모리 컴파일러 등), SRAM 컴파일러, 무선 통신 장치, TV, 임베디드 시스템, 어플리케이션 프로세서, 또는 다른 디지털 SoC 또는 집적 회로(Integrated Circuit)에서 구현될 수 있다.
이제 도면 및 더욱 구체적으로 도 2 내지 도 6을 참조하면, 유사한 도면 부호는 도면 전체에 걸쳐 일관되게 대응하는 특징을 나타내며, 바람직한 실시예가 도시되어 있다.
도 2는 본 발명에 개시된 몇몇 실시예에 따라, 래치 클럭 생성을 위해 열들을 가로지르는 RC-네트워크 지연을 도시한 회로도(200)이다.
일반적으로, 반도체 메모리 장치(예를 들면, SRAM, ROM, 레지스터 파일들 등)는 행과 열 들의 매트릭스로 배열된 복수의 메모리 셀들(도시되지 않음)을 포함하는 메모리 셀 어레이(도시되지 않음)를 포함한다. 복수의 워드 라인들(도시되지 않음)은 메모리 셀들의 각각의 행들에 대응하여 배열되어 있다. 복수의 비트 라인들(도시되지 않음)은 메모리 셀들의 각각의 열들에 대응하여 배열되어 있다.
구체적으로는, 메모리 셀들은 워드 라인들과 비트 라인들 쌍에 대응하는 교차점에 개별적으로 배치된다. 따라서 매트릭스로 배열된 메모리 셀들은 정보 저장을 위한 메모리 셀 어레이를 구성한다.
도 2를 참조하면, 회로도(200)은 제어 블록(150), 래치(110), 디코더(112), 입/출력 회로들(IO-0 114a, IO-1 114b, IO-n 114c), 그리고 로드 세트들(116a-116c)를 포함하되, 제어 블록(150)은 클럭 발생기(120), 지연 로직(104), 논리 회로(106) 및 래치 클럭 발생기(108)을 포함한다. 클럭 입력(CLK)과 활성 입력(예를 들면, 데이터 입력, 어드레스 입력 등)(Enable)은 클럭 발생기(102)로 제공될 수 있다. 클럭 발생기(102)는 노드 A를 제공하며, 노드 A는 클럭 경로(D1)와 데이터 경로(D2)에 대한 발산점이다. 클럭 경로(D1)은 논리 회로(106)과 반도체 메모리 장치의 열들을 가로질러 배선되는 선을 포함한다. 래치 클럭 발생기(108)는 래치(110)와 결합되고, 래치(110)는 디코더(112)와 결합된다.
RC-네트워크 지연은 예를 들어, 클럭 경로(D1)와 관련된 지연과 데이터 경로(D2)와 관련된 지연을 포함할 수 있다. 지연은 예를 들어, 각각의 경로들이 통과하는 메모리 장치의 열들을 통해 생성되는 RC 지연일 수 있다. 클럭 경로(D1)와 관련된 지연은 논리 회로(106)에 의해 발생되는 지연과 반도체 메모리 장치의 열들을 가로질러 배치된 선에 의해 발생되는 지연을 포함할 수 있다. 데이터 경로(D2)는 홀드 마진을 고정하기 위해 지연 셀(예를 들면, 지연 논리 회로(104)), 로드(load) 셀(116a-116n) 및 반도체 메모리 장치의 열들을 가로질러 배치되는 선의 결합을 이용해 구현한다. 데이터 경로(D2)와 관련된 지연은 적어도 하나의 지연 셀에 의한 지연, 적어도 하나의 로드(load) 셀(116a-116n)에 의한 지연 및 반도체 메모리 장치의 열들을 가로질러 배치되는 선에 의해 발생되는 지연을 포함할 수 있다. 클럭 경로(D1)와 데이터 경로(D2)는 노드 B로 수렴하여, 데이터 경로 지연(TD2)이 클럭 경로 지연(TD1)보다 더 크다.
또한, 프로그램 가능한 RC 네트워크의 크기는 메모리 크기(IO-0 내지 IO-n 114a-114c)의 함수이며, "n"은 메모리의 크기가 증가/감소함에 따라 증가/감소하여, RC-네트워크에 의해 제공되는 지연은 "n"을 따라 조정된다. 더 자세히는, RC-네트워크에 의해 제공되는 지연은 회로들(IO-0 내지 IO-n 114a-114c)에 의해 발생되는 지연을 포함할 수 있다. RC 네트워크 지연 변동은 PVT 코너들을 가로지르는 지연 셀 변동과 비교하여 적다. 그 결과 반도체 메모리 장치의 높은 성능을 달성한다. PVT 코너들은 예를 들어, Process(공정) 변동(variation)을 통해 반영되는 Process 코너(corner)일 수 있다. PVT 코너의 예시로, Process 코너를 설명한다. 메모리(IO-0 내지 IO-n 114a-114c)를 제조하는 과정에서의 변동인 Process variation에 따라 메모리(IO-0 내지 IO-n 114a-114c)의 특성이 변할 수 있다. 예를 들어, 메모리(IO-0 내지 IO-n 114a-114c)의 특성 중 하나라고 볼 수 있는 출력 신호의 특성이 Process corner가 각각 SS(Slow-Slow), TT(Typical-Typical), FF(Fast-Fast), SF(Slow-Fast), 및 FS(Fast-Slow)인 경우에 따라 달라질 수 있다. 즉, 메모리의 크기가 증가/감소함에 따라 증가/감소하여, RC-네트워크에 의해 제공되는 지연에 의한 변동은 "n"을 따라 조정됨으로써, PVT 코너들(예를 들어, Process corner)에 해당되는 지연 셀에 의한 변동(예를 들어, Process variation)에 비교하여 그 변동(예를 들어, Process variation)의 폭을 줄일 수 있다. 이를 통해, 본 발명의 몇몇 실시예들은 반도체 메모리 장치의 홀드-마진을 제어할 수 있다.
또한, 래치 클럭은 실리콘 상의 래치(110)에 기초하여 식별될 수 있다. 래치 클럭을 횡단 시킴으로써, 래치 클럭 발생기(108)가 식별될 수 있고, 만약 입력이 행/열들을 가로질러 배선된다면 래치 클럭 발생기(108)에 대한 입력이 검출될 수 있다.
도 3은 본 발명의 몇몇 실시예의 개시에 따른, 래치 클럭 발생기를 위한 행들을 가로지르는 RC-네트워크 지연을 도시하는 회로도(300)이다.
반도체 메모리 장치는 행과 열 들의 매트릭스로 배열된 복수의 메모리 셀들(도시되지 않음)을 포함하는 메모리 셀 어레이(도시되지 않음)를 포함한다. 복수의 워드 라인들(도시되지 않음)은 각 메모리 셀들의 행들에 대응하여 배열된다. 복수의 비트 라인들(도시되지 않음)은 각 메모리 셀들의 열들에 대응하여 배열된다.
회로도(300)는 제어 블록(150), 래치(110), 디코더(112a-112d), 및 로드(load) 세트들(116a-116c)을 포함하며, 제어 블록(150)은 클럭 발생기(102), 지연 로직(104), 논리 회로(106) 및 래치 클럭 발생기(108)을 포함한다. 클럭 입력과 활성 입력은 클럭 발생기(102)에 제공된다. 래치 클럭 발생기(108)는 래치(110)와 연결된다. 래치(110)는 디코더(112n)와 연결된다.
클럭 발생기(102)는 노드 A를 제공하며, 노드 A는 클럭 경로(D1)와 데이터 경로(D2)에 대한 발산점이다. 클럭 경로(D1)는 논리 회로(106)와 반도체 메모리 장치의 행들을 가로질러 배치된 선을 포함한다. 클럭 경로(D1)와 관련된 지연은 논리 회로(106)와 반도체 메모리 장치의 행들을 가로질러 배선된 선의 결합을 이용하여 유도된다.
데이터 경로(D2)는 홀드 마진을 고정하기 위해 지연 로직(104), 로드(load) 셀들(116a-116n) 및 반도체 메모리 장치의 행들을 가로질러 배치된 선의 결합을 이용하여 구현된다. 데이터 경로(D2)와 관련된 지연은 적어도 하나의 지연 셀(104), 적어도 하나의 로드(load) 셀(116a-116n) 및 반도체 메모리 장치의 행들을 가로질러 배치된 선의 결합을 이용하여 유도된다. 클럭 경로(D1)와 데이터 경로(D2)는 노드 B로 수렴하고, 이를 통해 데이터 경로 지연(TD2)은 클럭 경로 지연(TD1)보다 크다(예를 들면, 홀드 마진=TD2-TD1>0).
도 4는 본 발명의 일 실시예에 따른, 래치 클럭 발생을 위해 행과 열 들을 가로지르는 RC-네트워크 지연을 도시한 회로도(400)이다.
도 4를 참조하면, 반도체 메모리 장치는 행과 열 들의 매트릭스로 배열된 복수의 메모리 셀들(도시되지 않음)을 갖는 메모리 셀 어레이(도시되지 않음)를 포함한다. 복수의 워드 라인들(도시되지 않음)은 각 메모리 셀들의 행들에 대응하여 배열된다. 복수의 비트 라인들(도시되지 않음)은 각 메모리 셀들의 열들에 대응하여 배열된다.
회로도(400)는 제어 블록(150), 래치들(110a, 110b), 디코더(112a-112e), 입출력 회로들(114a-114c) 및 로드(load) 세트들(116a-116c)을 포함하며, 제어 블록(150)은 클럭 발생기(102), 지연 로직(104), 논리 회로들(106a, 106b) 및 래치 클럭 발생기(108)를 포함한다. 클럭 입력과 활성 입력은 클럭 발생기(102)에 제공된다. 래치 클럭 발생기(108)는 래치(110a, 110b)와 연결된다. 래치(110a)는 디코더(112c)와 연결된다. 래치(110b)는 디코더(112d)와 연결된다.
클럭 입력과 활성 입력은 클럭 발생기(102)에 제공된다. 클럭 발생기(102)는 노드 A를 제공하며, 노드 A는 클럭 경로(D1)와 데이터 경로(D2)에 대한 발산점이다.
회로도(400)에는, 두 개의 홀드 마진들(예를 들면, HM1과 HM2)이 존재하며, HM1 = D2_HM1 - D1_HM1, 및 HM2 = D2_HM2 - D1_HM2 이다. HM1과 HM2에 대한 발산점은 같다(예를 들면, 노드A).
클럭 경로(D1)와 관련된 지연은 논리 회로들(106a, 106b)과 반도체 메모리 장치의 열과 행 들을 가로질러 배치된 선의 결합을 사용해 유도된다.
데이터 경로(D2)와 관련된 지연은 적어도 하나의 지연 셀(104), 적어도 하나의 로드(load) 셀(116a-116f), 및 반도체 메모리 장치의 열과 행 들을 가로질러 배치된 선의 결합을 이용해 유도된다.
또한, HM1에 대한 수렴점(예를 들면, 목표 점)은 노드(B_HM1)이고 HM2에 대한 수렴점은 노드(B_HM2) 이다. 데이터 경로(D2_HM1, D2_HM2)는 홀드 마진을 고정하기 위해 지연 로직(104), 로드(load) 셀(116a-116n), 및 반도체 메모리 장치의 행과 열 들을 가로질러 배치된 선의 결합을 이용하여 구현된다.
도 5는 본 발명에 개시된 몇몇 실시예에 따른, 서로 다른 래치 클럭 발생기를 위한 행과 열 들을 가로지르는 RC-네트워크를 도시한 회로도(500)이다.
도 5를 참조하면, 반도체 메모리 장치는 행과 열 들의 매트릭스로 배열된 복수의 메모리 셀들(도시되지 않음)을 갖는 메모리 셀 어레이(도시되지 않음)를 포함한다. 복수의 워드 라인들(도시되지 않음)은 각 메모리 셀들의 행에 대응하여 배열된다. 복수의 비트 라인들(도시되지 않음)은 각 메모리 셀들의 열에 대응하여 배열된다.
회로도(500)는 제어 블록(150), 래치(110), 디코더 세트들(112a-112e), 입출력 회로(114a-114c), 및 로드 세트들(116a-116f)를 포함하며, 제어 블록(150)은 클럭 발생기(102), 지연 로직들(104a, 104b), 로직 회로들(106a, 106b), 및 래치 클럭 발생기들(108a, 108b)을 포함한다. 클럭 입력과 활성 입력은 클럭 발생기(102)에 제공된다. 래치 클럭 발생기(108b)는 래치 회로(110)와 연결된다. 래치 회로(110)는 디코더(112e)와 연결된다. 클럭 입력과 활성 입력은 클럭 발생기(102)에 제공된다.
회로도(500)에는, 두 개의 홀드 마진들(예를 들면, HM1, HM2)가 존재하며, HM1 = D2_HM1 - D1_HM1, 및 HM2 = D2_HM2 - D1_HM2 이다. HM1에 대한 발산점은 노드(A_HM1)이고 HM2에 대한 발산점은 노드(B_HM2) 이다. HM1에 대한 수렴점은 노드(B_HM1)이고 HM2에 대한 수렴점은 노드(B_HM2)이다.
몇몇 설계에서, 서로 다른 래치 클럭 발생기(108a, 108b)들은 두 개의 홀드 마진들을 위해 사용된다.
클럭 경로들(D1_HM1, D1_HM2)과 관련된 지연은 논리 회로들(106a, 106b), 및 반도체 메모리 장치의 열과 행 들을 가로질러 배선된 선의 결합을 이용해 유도된다. 데이터 경로(예를 들면, D2_HM1)는 지연 로직(104a), 로드(load) 셀들(116a-116c) 및 반도체 메모리 장치의 행들을 가로질러 배치된 선의 결합을 이용하여 구현되며, 데이터 경로(예를 들면, D2_HM2)는 지연 로직(104b), 로드(load) 셀들(116d-116f) 및 반도체 메모리 장치의 열들을 가로질러 분포된 선의 결합을 이용해 구현된다.
일 실시예에, 두 개의 홀드 마진들(HM1, HM2)이 존재한다. HM1 = D2_HM1 - D1_HM1이다. HM2 = D2_HM2 - D1_HM2이다. HM1에 대한 발산점은 노드(A_HM1), HM2에 대한 발산점은 같은 노드(A_HM2)이고, HM1에 대한 수렴점은 노드(B_HM1), HM2에 대한 수렴점은 노드(B_HM2)이다. 몇몇 설계에서 래치 클럭 발생기들은 두 개의 마진들에 사용된다. 데이터 경로(D2_HM1)는 지연 로직, 선, 및 행들을 가로질러 퍼진 로드(load) 셀들의 결합을 이용하여 구현되며, 데이터 경로(D2_HM2)는 지연 로직, 선 그리고 열들을 가로질러 퍼진 로드(load) 셀들의 결합을 이용하여 구현된다.
도 6은 개시된 본 발명의 몇몇 실시예에 따른, 반도체 메모리 장치의 홀드-마진을 제어하기 위한 방법을 도시한 흐름도(600)이다.
602에서, 이 방법은 논리 회로(106)와 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용한 클럭 경로(D1)와 관련된 지연 유도의 야기를 포함한다. 604에서, 방법은 적어도 하나의 지연 셀(104), 적어도 하나의 로드(load) 셀(116) 및 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용한 데이터 경로(D2)와 관련된 지연 유도의 야기를 포함한다. 606에서, 이 방법은 데이터 경로(D2)와 관련된 지연 및 클럭 경로(D1)와 관련된 지연에 기초한 홀드-마진의 제어를 포함한다.
제안된 몇몇 방법은 열들의 수가 최소일 때 홀드 마진을 제어하기 위해 데이터 경로(D2)에서 요구되는 지연 논리 회로(104)와 관련된 지연양을 결정하기 위해 사용될 수 있다. 도 5를 함께 참조하여 예를 들어 설명하면, 회로도(500)의 반도체 메모리 장치가 작동되기 위해 필요한 최소한의 열들의 수(예를 들어, 비트 라인들의 수)로 회로도(500)가 구성된 경우, 홀드 마진(HM2)에서, 데이터 경로(D2_HM2)와 관련된 지연의 값이 작아짐으로 래치 클럭 발생기(108b)를 이용하여, HM2 = D2_HM2 - D1_HM2 값을 조정하기 위해, 클럭 경로(D1_HM2)와 관련된 지연 값을 줄일 수 있다. 회로도(500)에서 필요한 홀드 마진의 적정 값을 유지하기 위해, 홀드 마진의 적정 값을 유지하기 위한 회로도(500)의 동작이 수행될 수 있다.
제안된 몇몇 방법은 열들의 수가 최대일 때 홀드 마진을 제어하기 위해 데이터 경로(D2)에서 요구되는 지연양을 결정하기 위해 사용될 수 있다. 도 5를 함께 참조하여 예를 들어 설명하면, 회로도(500)의 반도체 메모리 장치가 작동되기 위해 배치될 수 있는 최대한의 열들의 수(예를 들어, 비트 라인들의 수)로 회로도(500)가 구성된 경우, 홀드 마진(HM2)에서, 데이터 경로(D2_HM2)와 관련된 지연의 값이 커짐으로 래치 클럭 발생기(108b)를 이용하여, HM2 = D2_HM2 - D1_HM2 값을 조정하기 위해, 클럭 경로(D1_HM2)와 관련된 지연 값을 늘릴 수 있다. 회로도(500)에서 필요한 홀드 마진의 적정 값을 유지하기 위해, 홀드 마진의 적정 값을 유지하기 위한 회로도(500)의 동작이 수행될 수 있다.
제안된 몇몇 방법은 최소한 열들의 수가 최대일 때 요구되는 데이터 경로(D2)와 관련된 지연양과 열들의 수가 최소일 때 요구되는 데이터 경로(D2)와 관련된 지연양의 차이에 기초한 프로그램 가능한 RC 네트워크를 사용하여 반도체 메모리 장치의 홀드-마진을 제어하기 위해 사용될 수 있다.
제안된 몇몇 방법은 행들의 수가 최소일 때 홀드 마진을 제어하기 위해 데이터 경로(D2)의 요구되는 지연 논리 회로(104)와 관련된 지연양을 결정하기 위해 사용될 수 있다.
일 실시예에서, 행들의 수가 최대일 때 홀드 마진을 제어하기 위해 필요한 데이터 경로(D2)의 지연양을 결정하기 위해 방법이 사용될 수 있다.
일 실시예에서, 최소한 행들의 수가 최대일 때 요구되는 데이터 경로(D2)와 관련된 지연양과 행들의 수가 최소일 때 요구되는 데이터 경로(D2)와 관련된 지연양의 차이에 기초한 프로그램 가능한 RC 네트워크를 사용한 반도체 메모리 장치의 홀드-마진을 제어하기 위해 방법이 사용될 수 있다.
방법(600)의 다양한 동작, 행동, 블록, 단계 등은 다른 순서 또는 동시에 제시된 순서로 수행 될 수 있다. 또한, 일부 실시예에서, 본 발명의 범위를 벗어나지 않으면서, 동작, 행동, 블록, 단계 등의 일부는 생략, 추가, 수정 또는 생략 될 수 있다.
본 발명에 개시된 실시예는 적어도 하나의 하드웨어 장치상에서 실행되는 적어도 하나의 소프트웨어 프로그램을 통해 구현 될 수 있고 요소를 제어하기 위해 네트워크 관리 기능을 수행 할 수 있다. 도 2 내지 도 6은 하드웨어 장치 또는 하드웨어 장치와 소프트웨어 모듈의 조합 중 적어도 하나일 수 있는 블록, 요소, 동작, 행동, 단계 등을 포함한다.
특정 실시예에 대한 전술한 설명은 현재의 지식을 적용함으로써 다른 사람들이 포괄적인 개념을 벗어나지 않고 이러한 특정 실시예를 다양한 애플리케이션에 용이하게 변형 및 개조 할 수 있고, 그러므로, 그러한 적응 및 수정은 개시된 실시예들의 등가물의 의미 및 범위 내에서 이해되도록 의도되고 이해되어야 한다. 여기에 사용된 표현 또는 용어는 설명을 위한 것이지 제한하려는 것이 아님을 이해해야 한다. 따라서, 본 발명의 실시예가 바람직한 실시예와 관련하여 설명되었지만, 당업자는 본 발명의 실시예가 본 발명에 설명된 실시예의 사상 및 범위 내에서 변형하여 실시 될 수 있다는 것을 인식한다.
100, 200, 300, 400, 500: 회로도
114a, 114b, 114c: 입출력 회로도
600: 흐름도

Claims (13)

  1. 반도체 메모리 장치의 홀드-마진(hold-margin)을 제어하는 방법으로써,
    논리 회로와, 상기 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용한 클럭 경로와 관련된 지연 유도를 야기하고,
    적어도 하나의 지연 논리 회로, 적어도 하나의 로드(load) 셀, 및 상기 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용한 데이터 경로와 관련된 지연 유도를 야기하고,
    상기 데이터 경로와 관련된 상기 지연 및 상기 클럭 경로와 관련된 상기 지연에 기초한 상기 홀드-마진을 제어하는 것을 포함하고,
    상기 홀드-마진은 기생 지연 기반 홀드-마진인 반도체 메모리 장치 제어 방법.
  2. 제 1항에 있어서,
    상기 데이터 경로와 관련된 상기 지연은 프로그램 가능한 저항-커패시터(RC) 네트워크와 함께 적어도 하나의 지연 논리 회로의 동작에 기초하는, 반도체 메모리 장치 제어 방법.
  3. 제 1항에 있어서,
    상기 홀드-마진은 상기 데이터 경로와 관련된 상기 지연과 상기 클럭 경로와 관련된 상기 지연의 차이에 상응하는 반도체 메모리 장치 제어 방법.
  4. 제 1항에 있어서,
    Process, Voltage 및 Temperature(PVT) 코너를 통한 상기 홀드-마진을 관리하는 것을 더 포함하는 반도체 메모리 장치 제어 방법.
  5. 제 1항에 있어서,
    상기 반도체 메모리 장치의 열을 가로질러 배치된 선의 결합을 이용하여 상기 클럭 경로와 관련된 지연 유도가 야기된 경우,
    상기 홀드-마진을 제어하기 위해 필요한 상기 데이터 경로의 상기 지연 논리 회로와 관련된 지연양은 복수의 열들이 최소일 때 결정되는 반도체 메모리 장치 제어 방법.
  6. 제 5항에 있어서,
    상기 홀드-마진을 제어하기 위해 필요한 상기 데이터 경로와 관련된 상기 지연양은 복수의 열들이 최대일 때 결정되고,
    최소한 열들의 수가 최대일 때 필요한 상기 데이터 경로와 관련된 상기 지연양과 열들의 수가 최소일 때 필요한 상기 데이터 경로와 관련된 상기 지연양 사이의 차이가 프로그램 가능한 RC 네트워크를 이용한 상기 반도체 메모리 장치를 제어하는데 사용되는 반도체 메모리 장치 제어 방법.
  7. 반도체 메모리 장치의 홀드-마진을 제어하는 시스템으로써,
    적어도 하나의 지연 논리 회로;
    래치 클럭 발생기;
    클럭 발생기; 및
    프로그램 가능한 RC 네트워크를 포함하되,
    상기 클럭 발생기는 클럭 신호를 생성하고, 상기 클럭 발생기는 데이터 경로와 연결되고,
    상기 프로그램 가능한 RC 네트워크는 적어도 하나의 상기 지연 논리 회로, 상기 래치 클럭 발생기 및 래치 회로와 통신 가능하게 연결되고,
    클럭 경로와 관련된 지연은 논리 회로와 상기 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도되고,
    데이터 경로와 관련된 지연은 적어도 하나의 상기 지연 논리 회로, 적어도 하나의 로드(load) 셀 및 상기 반도체 메모리 장치의 열과 행 중 적어도 하나를 가로질러 배치된 선의 결합을 이용해 유도되고,
    상기 시스템은 상기 데이터 경로와 관련된 상기 지연과 상기 클럭 경로와 관련된 상기 지연에 기초한 상기 홀드-마진을 제어하도록 구성된 반도체 메모리 장치 시스템.
  8. 제 7항에 있어서,
    상기 홀드-마진은 상기 데이터 경로와 관련된 상기 지연과 상기 클럭 경로와 관련된 상기 지연의 차이에 상응하는 반도체 메모리 장치 시스템.
  9. 제 7항에 있어서,
    상기 홀드-마진은 기생 지연 기반 홀드 마진인 반도체 메모리 장치 시스템.
  10. 제 7항에 있어서,
    상기 데이터 경로와 관련된 상기 지연은 상기 프로그램 가능한 RC 네트워크와 함께 적어도 하나의 상기 지연 논리 회로의 동작에 기초하는 반도체 메모리 장치 시스템.
  11. 제 7항에 있어서,
    상기 시스템은 Process, Voltage 및 Temperature(PVT) 코너를 통한 상기 홀드-마진을 관리하는 반도체 메모리 장치 시스템.
  12. 제 7항에 있어서,
    상기 클럭 경로와 관련된 지연이 상기 반도체 메모리 장치의 열들을 가로질러 배치된 선의 결합을 이용해 유도된 경우,
    상기 시스템은 상기 열들의 수가 최소일 때, 홀드 마진을 제어하는 상기 데이터 경로에서 요구되는 상기 지연 논리 회로와 관련된 지연양을 결정하는 반도체 메모리 장치 시스템.
  13. 제 12항에 있어서,
    상기 시스템은 열들의 수가 최대일 때, 홀드 마진을 제어하기 위해 요구되는 데이터 경로의 상기 지연양을 결정하고,
    상기 시스템은, 최소한 열들의 수가 최대일 때 요구되는 상기 데이터 경로와 관련된 지연양과 열들의 수가 최소일 때 요구되는 상기 데이터 경로와 관련된 지연양의 차이를 이용하여, 상기 프로그램 가능한 RC 네트워크를 이용한 반도체 메모리 장치의 상기 홀드-마진을 제어하는 반도체 메모리 장치 시스템.
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