KR100543199B1

KR100543199B1 - 반도체 기억 장치에서 출력 인에이블을 제어하기 위한 회로

Info

Publication number: KR100543199B1
Application number: KR1020030013469A
Authority: KR
Inventors: 김근국
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-03-04
Filing date: 2003-03-04
Publication date: 2006-01-20
Also published as: KR20040078510A

Abstract

본 발명은 리드명령에 의한 뱅크와 액티브된 뱅크가 일치하는 경우에만 출력단이 인에이블되도록 하기 위하여 반도체 기억 장치에 있어서, 외부클럭동기신호, 라이트신호, 와이버스트신호 및 리드라이트신호를 논리결합하여 리드 명령이나 라이트 명령 이후 버스트동작이 끝나면 더 이상 데이터신호를 출력하지 않도록 하기 위한 논리수단; 상기 논리수단의 출력을 제어신호로 사용하기 위한 전원전압단과 연결된 제1 트랜지스터; 상기 리드라이트신호를 제어신호로 사용하기 위한 상기 제1 트랜지스터와 동종의 제2 트랜지스터; 리드 명령시에 인에이블되는 리드뱅크신호와 액티브 명령시에 인에이블되는 액티브뱅크신호의 인에이블 여부를 비교하여 상기 리드뱅크신호와 액티브뱅크신호가 동시에 인에이블되는 경우에만 리드명령을 출력시키기 위한 비교수단; 상기 비교수단의 출력을 제어신호로 이용하기 위한 상기 제2 트랜지스터의 타단을 공유하며 각각 전원전압단과 접지전압단에 결합되는 이종의 제3 및 제4 트랜지스터; 리셋신호 및 출력 인에이블 리셋신호를 입력받아 상기 제3 및 제4 트랜지스터간의 노드로부터의 출력을 리셋시키기 위한 리셋수단; 및 상기 제3 및 제4 트랜지스터간의 노드로부터의 출력을 래치하기 위한 래칭수단을 포함한다.

반도체 기억 장치, 비교, 인에이블, 리드, 액티브, 뱅크

Description

반도체 기억 장치에서 출력 인에이블을 제어하기 위한 회로{OUTPUT ENABLE CONTROL CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 출력 인에이블 제어를 위한 회로도,

도 2는 본 발명의 일실시예에 따른 리드 뱅크와 액티브 뱅크의 비교 회로를 포함하는 리드명령출력회로도,

도 3은 본 발명의 일실시예에 따른 출력 인에이블 제어를 위한 회로도,

도 4는 도 1 및 도 3에 개시된 출력 인에이블 제어를 위한 회로의 시뮬레이션 타이밍도.

< 도면의 주요 부분에 대한 설명>

310: 논리부 320: 제1 트랜지스터

330: 제2 트랜지스터 340: 제3 및 제4 트랜지스터

350: 리셋부 360: 래치부

본 발명은 일리걸 리드로 인한 반도체 기억 소자의 오동작을 방지하기 위한 회로로서, SDR(Single Data Rate) SDRAM이나 DDR(Double Data Rate) SDRAM에서 적용가능하다.

일반적으로 종래의 반도체 기억 소자는 집적도와 속도를 향상시키기 위한 노력의 일환으로 데이터를 섹터별로 나누어 저장하는데 이들 각 부분을 뱅크라 부른다.

그런데 종래의 반도체 기억 소자는 복수의 뱅크 중 하나만을 액티브시킨 상태에서 리드 명령을 주면 리드명령이 주어지는 뱅크와 실제 액티브되는 뱅크가 불일치하더라도 출력 인에이블 신호가 출력되는 경우가 있다.

도 1은 종래의 출력 인에이블 제어를 위한 회로도이다.

종래의 회로는 외부클럭동기신호(BCLK), 라이트신호(WTS), 와이버스트신호(YBST) 및 리드라이트신호(RDWTR)를 논리결합하여 리드 명령이나 라이트 명령 이후 버스트동작이 끝나면 더 이상 데이터신호를 출력하지 않도록 하는 논리부(110), 논리부의 출력을 제어신호로 사용하고 전원전압단과 연결된 제1 트랜지스터(120), 리드라이트신호(RDWTR)를 각각의 제어신호로 사용하는 직렬연결된 한쌍의 제2 및 제3 트랜지스터로 이루어지고, 제1 트랜지스터와 동종인 제2 트랜지스터는 제1 트랜지스터(120)와 결합된 리드라이트제어동작부(130), 리드 명령을 제어신호로 사용하고 제1 트랜지스터와 이종이며 제3 트랜지스터와 결합된 제4 트랜지스터(140), 리셋신호 및 출력 인에이블 리셋신호를 입력받아 제2 및 제3 트랜지스 터간의 노드로부터의 출력을 리셋시키기 위한 리셋부(150) 및 제2 및 제3 트랜지스터간의 노드로부터의 출력을 래치하기 위한 래치부(160)로 이루어진다.

종래의 회로에 따르면, 만일 제1 뱅크의 소정 어드레스에 대하여 제1 리드 명령을 인가한 후 바로 다음의 명령으로서 제2 뱅크의 소정 어드레스에 대하여 제2 리드 명령을 인가하는 경우, 제1 리드 명령에서의 출력의 인이에블 상태를 디저블상태로 변경시킬 시간적인 여유가 없기 때문에 출력의 인에이블 상태를 그대로 유지하고 있다. 그러므로 제2 리드 명령이 액티브되지 않은 뱅크내 지정된 셀에 저장된 데이터를 읽으라는 비정상적인 명령이라 하더라도 출력단(OE00)은 "H"상태가 되어 데이터가 출력되는 문제가 존재하였다. 또한, 종래의 회로에서는 제1 리드 명령이 인가된 후 제1 리드 명령에 의하여 복수의 데이터를 일거에 처리하는 동작(이를, 버스트(burst) 동작이라 한다)이 완료하지 않은 상태에서 바로 다음 명령인 제2 리드 명령이 오면(이를, 리드 인터럽트 리드(Read Interrupt Read) 명령이라 한다) 리드 뱅크와 액티브 뱅크가 일치하지 않더라도 앞서 인에이블된 출력 인에이블 신호가 디저블되지 않아 일리걸 상태가 되지만 출력단(OE00)은 인에이블 상태를 그대로 유지하게 된다.

여기서, 외부클럭동기신호(BCLK)는 외부에서 입력되는 외부클럭신호(CLK)에 동기되는 내부 클럭신호 중의 하나이고, 리드신호(RD)는 리드 명령시에 인에이블되는 신호이며, 와이버스트신호(YBST)는 하나의 명령으로 복수의 데이터신호를 처리하는 버스트동작이 완료되면 더 이상 데이터가 출력되지 않도록 하는 신호이고, 라이트신호(WTS)는 라이트(Write) 명령시에 인에이블되는 신호이며, 리드라이트신호(RDWTR)는 리드시 또는 라이트시에 인에이블되는 신호이고, 리셋신호(RESET)와 출력인에이블리셋신호(OE_RESET)는 출력(OE00)의 초기화를 위한 신호이다.

상기의 문제점을 해결하기 위하여 본 발명은 리드명령에 의한 뱅크와 액티브된 뱅크가 일치하는 경우에만 출력단이 인에이블되도록 출력 인에이블을 제어하기 위한 회로를 제공함에 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 출력 인에이블을 제어하기 위한 회로는 반도체 기억 장치에 있어서, 외부클럭동기신호, 라이트신호, 와이버스트신호 및 리드라이트신호를 논리결합하여 리드 명령이나 라이트 명령 이후 버스트동작이 끝나면 더 이상 데이터신호를 출력하지 않도록 하기 위한 논리수단; 상기 논리수단의 출력을 제어신호로 사용하기 위한 전원전압단과 연결된 제1 트랜지스터; 상기 리드라이트신호를 제어신호로 사용하기 위한 상기 제1 트랜지스터와 동종의 제2 트랜지스터; 리드 명령시에 인에이블되는 리드뱅크신호와 액티브 명령시에 인에이블되는 액티브뱅크신호의 인에이블 여부를 비교하여 상기 리드뱅크신호와 액티브뱅크신호가 동시에 인에이블되는 경우에만 리드명령을 출력시키기 위한 비교수단; 상기 비교수단의 출력을 제어신호로 이용하기 위한 상기 제2 트랜지스터의 타단을 공유하 며 각각 전원전압단과 접지전압단에 결합되는 이종의 제3 및 제4 트랜지스터; 리셋신호 및 출력 인에이블 리셋신호를 입력받아 상기 제3 및 제4 트랜지스터간의 노드로부터의 출력을 리셋시키기 위한 리셋수단; 및 상기 제3 및 제4 트랜지스터간의 노드로부터의 출력을 래치하기 위한 래칭수단을 포함한다.

바람직하게는, 본 발명의 상기 비교수단은, 리드 명령을 제어신호로 사용하는 직렬의 제5 및 제6 트랜지스터의 일단과 접지전압단 사이에 연결되면서, 각 뱅크별로 상기 리드뱅크신호와 상기 액티브뱅크신호를 비교하기 위한 복수의 스위칭부가 병렬연결된 뱅크비교부를 포함하고, 상기 복수의 스위칭부는 한 쌍의 직렬연결된 동종의 스위칭소자로 구성되고, 상기 리드뱅크신호와 상기 액티브뱅크신호를 각각 상기 동종의 스위칭소자의 제어신호로 사용할 수 있다.

바람직하게는, 본 발명의 상기 이종의 제3 및 제4 트랜지스터는, 상기 제2 트랜지스터의 타단과 전원전압단 사이에 연결된 상기 제1 트랜지스터와 동종의 상기 제3 트랜지스터; 및 상기 제2 트랜지스터의 타단과 접지전압단 사이에 연결된 상기 제4 트랜지스터임을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명의 일실시예에 따른 리드 뱅크와 액티브 뱅크의 비교 회로를 포함하는 리드명령출력회로도이다.

본 발명에 따른 리드명령출력회로는 비교회로의 출력이 정상적인 경우에만 입력되는 리드명령신호를 출력한다.

본 발명의 일실시예에 따른 비교 회로(220)는 리드 명령에 따라 인에이블되는 스위칭소자와 접지전원 사이에 구비된다. 위 비교회로(220)는 뱅크별로 리드 명령시에 인에이블되는 리드뱅크신호(YBA<0:3>)와 액티브 명령시에 인에이블되는 액티브뱅크신호(XBA<0:3>)를 한 쌍의 직렬연결된 스위칭소자(221)의 게이트 제어신호로 입력받으며, 위 한 쌍의 직렬연결된 스위칭소자는 뱅크의 수만큼 병렬연결(221, 223, 225, 227)된다. 여기서, 본 발명의 일실시예에 따른 반도체 기억 소자는 4개의 뱅크로 구성되어 있다. 또한, 위 한 쌍의 직렬연결된 스위칭소자군은 리드뱅크신호와 액티브뱅크신호의 인에이블여부를 비교하여 동시에 인에이블되는 경우에만 리드명령이 출력되도록 논리곱 결합되어 있다.

위와 같은 비교회로(220)를 이용하여 리드뱅크신호와 액티브뱅크신호의 인에이블여부를 비교하여 동시에 인에이블되는 경우에만 리드명령이 출력되며, 이 신호가 버퍼링된 신호와 리드라이트신호(RDWTR)를 낸드게이트의 입력으로 사용하고, 낸드게이트의 출력을 도 3의 제3 및 제4의 트랜지스터에서 제어신호로 활용한다.

도 3은 본 발명의 일실시예에 따른 출력 인에이블 제어를 위한 회로도로서, 도 1의 종래 회로에서의 문제점을 해결하기 위하여 일부 수정된 것이다.

본 발명의 일실시예에 따른 출력 인에이블 제어를 위한 회로도는 외부클럭동기신호(BCLK), 라이트신호(WTS), 와이버스트신호(YBST) 및 리드라이트신호(RDWTR)를 논리결합하여 리드 명령이나 라이트 명령 이후 버스트동작이 끝나면 더 이상 데이터신호를 출력하지 않도록 하는 논리부(310), 논리부(310)의 출력을 제어신호로 사용하고 일단이 전원전압단과 연결된 제1 트랜지스터(320), 리드라이트신호(RDWTR)를 제어신호로 사용하고 일단이 제1 트랜지스터의 타단과 결합된 제1 트랜지스터와 동종의 제2 트랜지스터(330), 리드뱅크신호와 액티브뱅크신호가 동시에 인에이블되는 경우에만 출력되는 리드명령에 제어되고, 제2 트랜지스터의 타단을 공유하며 전원전압단과 접지전압단에 결합되는 이종의 제3 및 제4 트랜지스터(340), 리셋신호 및 출력 인에이블 리셋신호를 입력받아 제3 및 제4 트랜지스터간의 노드로부터의 출력을 리셋시키기 위한 리셋부(350) 및 제3 및 제4 트랜지스터간의 노드로부터의 출력을 래치하기 위한 래치부(360)으로 이루어진다.

도 4는 도 1 및 도 3에 개시된 출력 인에이블 제어를 위한 회로의 시뮬레이션 타이밍도이다.

출력(OE00)은 도 1의 종래기술에 의한 출력신호이고, 출력(OE01)은 도 3의 본 발명의 일실시예에 의한 출력신호이다. 또한, 입력되는 3개의 리드 명령(RD) 중 제1 리드 명령은 노말(Normal, 정상신호)한 것이고, 제2 리드 명령은 리걸 리드 인터럽트 리드 명령(Legal Read Interrupt Read)이며, 제3 리드 명령은 일리걸 리드 인터럽트 리드 명령(Illegal Read Interrupt Read)이다.

제1 리드 명령이 입력되는 경우에 제1 액티브 뱅크 신호(XBA0)와 제1 리드 뱅크 신호(YBA0)가 동시에 인에이블되므로 도 1에 의한 종래 회로와 도 3에 의한 본 발명의 일실시 회로 모두 정상적으로 출력이 인에이블된다. 또한, 제2 리드 명령인 리걸 리드 인터럽트 리드 명령(Legal Read Interrupt Read)이 입력되는 경우에도 제2 액티브 뱅크 신호(XBA1)에 의해 제2 뱅크(BA1)가 액티브된 상태에서 제2 리드 뱅크 신호(YBA1)가 인에이블되므로 도 1에 의한 종래 회로와 도 3에 의한 본 발명의 일실시 회로 모두 정상적으로 출력이 인에이블된다. 그러나, 제3 리드 명령인 일리걸 리드 인터럽트 리드 명령(Illegal Read Interrupt Read)이 입력되는 경우에는 제3 뱅크를 리드하도록 리드뱅크신호(YBA2)는 인에이블되는 반면, 액티브뱅크신호(XBA2)는 인에이블되지 않는다. 이 때 도 1에 의한 종래 회로에서는 출력(OE00)이 인에이블되는 문제가 있지만, 도 3에 의한 본 발명의 일실시 회로의 출력(OE01)은 인에이블되지 않아 종래기술에 의한 문제가 해결되었음을 알 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지 식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따라 리드 뱅크와 액티브 뱅크가 일치하지 않으면 출력단에 일리걸 데이터가 출력되지 않도록 할 수 있고, 리드 명령에 의한 버스트 동작의 완료전에 바로 다음에 오는 명령이 리드 명령인 리드 인터럽트 리드 명령에 의해 출력단에 일리걸 데이터가 출력될 수 있는 문제를 해결할 수 있는 유리한 효과가 있다.

Claims

반도체 기억 장치에 있어서,

외부클럭동기신호(BCLK), 라이트신호(WTS), 와이버스트신호(YBST) 및 리드라이트신호(RDWTR)를 논리결합하여 리드 명령이나 라이트 명령 이후 버스트동작이 끝나면 더 이상 데이터신호를 출력하지 않도록 하기 위한 논리수단(310);

상기 논리수단(310)의 출력에 제어 받으며 그 일측이 전원전압단과 연결된 제1 트랜지스터(320);

상기 리드라이트신호(RDWTR)에 제어 받으며 그 일측이 상기 제1 트랜지스터의 타측에 연결된 제2 트랜지스터(330);

리드 명령시에 인에이블되는 리드뱅크신호(YBA<0:3>)와 액티브 명령시에 인에이블되는 액티브뱅크신호(XBA<0:3>)의 인에이블 여부를 비교하여 상기 리드뱅크신호와 상기 액티브뱅크신호가 동시에 인에이블되는 경우에만 리드명령을 출력시키기 위한 비교수단(220);

상기 비교수단(220)의 출력에 제어 받으며 상기 제2 트랜지스터(330)의 타측에 연결되며, 각각 전원전압단과 접지전압단에 접속된 이종의 제3 및 제4 트랜지스터(340);

리셋신호(RESET) 및 출력 인에이블 리셋신호(OE_RESET)에 응답하여 상기 제3 및 제4 트랜지스터의 공통 노드(상기 제2 트랜지스터의 타측)를 리셋시키기 위한 리셋수단(350); 및

상기 제3 및 제4 트랜지스터의 공통 노드에 실린 신호를 래치하기 위한 래칭수단(360)

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