KR100795024B1 - Ｄｌｌ 회로의 동작 모드 설정 장치 - Google Patents

Ｄｌｌ 회로의 동작 모드 설정 장치 Download PDF

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Abstract

본 발명의 DLL 회로의 동작 모드 설정 장치는, 리셋 신호의 입력에 대응하여 제 1 노드의 전위를 제어하는 리셋부; 고정 완료 신호 및 펄스 신호의 입력에 대응하여 제 2 노드에 전원을 공급하는 전원 공급부; 상기 펄스 신호의 적어도 3주기 동안 입력되는 위상 비교 신호의 레벨 천이 여부를 판별하여 그 결과에 따라 상기 제 1 노드의 전위를 제어하는 제 1 제어부; 상기 위상 비교 신호 및 상기 펄스 신호의 입력에 대응하여 상기 제 2 노드의 전위를 제어하는 제 2 제어부; 및 상기 제 1 노드에 형성되는 전위를 래치시키고 상기 고정 완료 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
DLL 회로, 코스 고정 모드, 고정 완료 신호

Description

ＤＬＬ 회로의 동작 모드 설정 장치{Apparatus for Setting Operation Mode in DLL Circuit}
도 1a 및 도 1b는 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 동작 모드 설정 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 동작 모드 설정 장치의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 리셋부 20 : 전원 공급부
30 : 제 1 제어부 40 : 제 2 제어부
50 : 래치부
본 발명은 DLL(Delay Locked Loop) 회로의 동작 모드 설정 장치에 관한 것으로, 보다 상세하게는 오동작 발생 가능성을 감소시키는 DLL 회로의 동작 모드 설정 장치에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 입력핀을 통해 입력되는 외부 클럭이 클럭 버퍼로 입력되면 클럭 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다. 따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다.
종래의 기술에 따른 DLL 회로는 내부의 기준 클럭이 반도체 집적 회로의 외부까지 전송되는 경로에 존재하는 지연량을 모델링한 리플리카 지연기를 구비하여 피드백 클럭을 생성한다. 이후 기준 클럭과 피드백 클럭의 위상을 비교하여 그 결과에 따른 신호를 발생시키며, 지연 라인은 상기 기준 클럭과 피드백 클럭의 위상을 동기시키기 위하여 상기 기준 클럭에 소정의 지연 시간을 부여하게 된다.
이 때 상기 기준 클럭에 지연 시간을 부여하는 클럭을 고정시키는 방법으로는 코스 고정 모드(Coarse Locking Mode) 및 파인 고정 모드(Fine Locking Mode) 등이 활용된다. 상기 코스 고정 모드는 상기 지연 라인에 구비된 복수 개의 단위 지연기 중 1개 단위로 지연 시간을 부여하는 방법이고, 상기 파인 고정 모드는 상기 단위 지연기를 활용하지 않고 위상 혼합기를 사용하여 클럭을 미세 지연시키는 방법이다. 이와 같은 동작을 수행하기 위해 DLL 회로는 동작 모드 설정 장치를 구비하며, 상기 동작 모드 설정 장치는 기준 클럭과 피드백 클럭의 위상을 비교하는 위상 비교기로부터 위상 비교 신호를 입력 받아 코스 고정 모드의 종료 타이밍을 지시하기 위한 고정 완료 신호를 출력하여 지연 라인의 동작을 제어한다.
이하, 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b는 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치의 동작을 설명하기 위한 타이밍도로서, 기준 클럭(clk_ref)과 DLL 회로의 동작 주기마다 지연되는 피드백 클럭(clk_fb)의 위상에 따라 상기 위상 비교 신호(phcmp)의 위상이 변화하는 것을 나타낸 것이다. 여기에서는 DLL 회로의 동작이 시작되는 시점에 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞서는 것을 예로 들어 나타내었다.
도 1a를 통해, 상기 피드백 클럭(clk_fb)의 라이징 에지 타임에 상기 기준 클럭(clk_ref)의 전위가 하이 레벨(High Level)인 상태에는 상기 위상 비교 신 호(phcmp)의 전위가 하이 레벨이며, 이후 상기 피드백 클럭(clk_fb)이 DLL 회로의 동작 주기마다 지연됨에 따라 상기 피드백 클럭(clk_fb)의 라이징 에지 타임에 상기 기준 클럭(clk_ref)의 전위가 로우 레벨(Low Level)인 상태가 되면 상기 위상 비교 신호(phcmp)의 전위가 로우 레벨이 되는 것을 확인할 수 있다. 그러나 다시 상기 피드백 클럭(clk_fb)의 다음 주기의 라이징 에지 타임에 상기 기준 클럭(clk_ref)의 전위가 하이 레벨인 것이 판별되면, 상기 위상 비교 신호(phcmp)의 전위가 하이 레벨이 된다. 상기 고정 완료 신호(lock)는 이처럼 상기 위상 비교 신호(phcmp)의 전위가 로우 레벨에서 하이 레벨로 상승할 때 인에이블 된다.
도 1b에는 상기 기준 클럭(clk_ref)이 일정한 펄스 폭을 갖지 못하는 오동작의 예를 나타내었다. 점선으로 나타낸 부분은 상기 기준 클럭(clk_ref)의 펄스 폭이 임의의 원인에 의해 늘어나게 된 예를 나타낸 것이다.
이 경우에도, 상기 피드백 클럭(clk_fb)의 라이징 에지 타임에 상기 기준 클럭(clk_ref)의 전위가 하이 레벨이면 상기 위상 비교 신호(phcmp)는 하이 레벨의 전위를 갖는다. 그리고 DLL 회로의 다음 동작 주기가 되어 상기 피드백 클럭(clk_fb)의 라이징 에지 타임에 상기 기준 클럭(clk_ref)의 전위가 로우 레벨이 되면 상기 위상 비교 신호(phcmp)의 전위는 로우 레벨로 천이한다. 그러나 이후 DLL 회로의 다음 동작 주기에 상기 기준 클럭(clk_ref)의 펄스 폭이 넓어지게 되면 상기 피드백 클럭(clk_fb)의 라이징 에지 타임에 상기 기준 클럭(clk_ref)의 전위는 다시 하이 레벨인 것으로 판별되고, 상기 위상 비교 신호(phcmp)의 전위는 하이 레벨로 상승하게 된다. 따라서 상기 고정 완료 신호(lock)는 하이 레벨로 인에이블 되고, 코스 고정 모드 동작이 완료된다.
이처럼 상기 위상 비교 신호(phcmp)의 전위가 로우 레벨에서 하이 레벨로 천이하게 되면 상기 고정 완료 신호(lock)는 코스 고정 모드의 완료를 인식하여 하이 레벨로 인에이블 된다. 즉, 상기 피드백 클럭(clk_fb)과 상기 기준 클럭(clk_ref)의 위상이 반주기 정도 차이가 나는 시점인데도 상기 기준 클럭(clk_ref)의 펄스 폭 변화로 인해 코스 고정 모드가 완료되는 오동작이 발생하게 된 것이다.
실제로, 상술한 것과 같은 기준 클럭의 펄스 폭 변화는 DLL 회로에서 자주 발생하는 오동작이다. 상기 기준 클럭 뿐만 아니라 상기 피드백 클럭 또한 상술한 것과 같은 펄스 폭의 변화를 겪을 수 있으며, 클럭의 라이징 타이밍 변화와 같은 오동작 또한 빈번하게 발생하고 있다. 이러한 오동작으로 인해 상기 고정 완료 신호가 기 설정된 타이밍을 벗어나서 인에이블 되면 상기 DLL 회로를 이용하는 반도체 집적 회로는 클럭과 데이터를 동기시키는 동작을 제대로 수행할 수 없게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 위상 비교 신호의 전위가 DLL 회로의 두 주기 이상 유지된 후 천이하는 경우에만 고정 완료 신호를 인에이블 시킴으로써, 기준 클럭 또는 피드백 클럭의 펄스 폭 변화에 의한 오동작의 발생 가능성을 감소시키는 DLL 회로의 동작 모드 설정 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로 의 동작 모드 설정 장치는, 리셋 신호의 입력에 대응하여 제 1 노드의 전위를 제어하는 리셋부; 고정 완료 신호 및 펄스 신호의 입력에 대응하여 제 2 노드에 전원을 공급하는 전원 공급부; 상기 펄스 신호의 적어도 3주기 동안 입력되는 위상 비교 신호의 레벨 천이 여부를 판별하여 그 결과에 따라 상기 제 1 노드의 전위를 제어하는 제 1 제어부; 상기 위상 비교 신호 및 상기 펄스 신호의 입력에 대응하여 상기 제 2 노드의 전위를 제어하는 제 2 제어부; 및 상기 제 1 노드에 형성되는 전위를 래치시키고 상기 고정 완료 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 일 실시예에 따른 DLL 회로의 동작 모드 설정 장치는, 리셋 신호의 입력에 대응하여 제 1 노드의 전위를 제어하는 리셋부; 고정 완료 신호 및 펄스 신호의 입력에 대응하여 제 2 노드에 전원을 공급하는 전원 공급부; 상기 펄스 신호의 제어에 따라 위상 비교 신호를 래치하는 제 1 플립플롭과 상기 펄스 신호의 제어에 따라 상기 제 1 플립플롭의 출력 신호를 래치하는 제 2 플립플롭을 구비하여, 상기 제 1 플립플롭에 입력되는 상기 위상 비교 신호의 논리값이 특정 조합일 때 상기 제 1 노드의 전위를 천이시키는 제 1 제어부; 상기 위상 비교 신호 및 상기 펄스 신호의 입력에 대응하여 상기 제 2 노드의 전위를 제어하는 제 2 제어부; 및 상기 제 1 노드에 형성되는 전위를 래치시키고 상기 고정 완료 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 동작 모드 설정 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 동작 모드 설정 장치는 리셋 신호(rst)를 입력 받아 제 1 노드(N1)의 전위를 제어하는 리셋부(10), 고정 완료 신호(lock) 및 펄스 신호(pls)의 입력에 대응하여 제 2 노드(N2)에 전원을 공급하는 전원 공급부(20), 위상 비교 신호(phcmp) 및 상기 펄스 신호(pls)의 입력에 대응하여 상기 제 1 노드(N1)의 전위를 제어하는 제 1 제어부(30), 상기 위상 비교 신호(phcmp) 및 상기 펄스 신호(pls)의 입력에 대응하여 상기 제 2 노드(N2)의 전위를 제어하는 제 2 제어부(40) 및 상기 제 1 노드(N1)에 형성되는 전위를 래치시키고 상기 고정 완료 신호(lock)를 출력하는 래치부(50)를 포함한다.
여기에서 상기 제 1 제어부(30)는 상기 펄스 신호(pls)의 적어도 3주기 동안 입력되는 상기 위상 비교 신호(phcmp)의 레벨이 특정 조합일 때 상기 제 1 노드(N1)의 전위 레벨을 천이시키는 기능을 수행한다. 즉, 상기 펄스 신호(pls)의 두 주기 이상 상기 위상 비교 신호(phcmp)가 로우 레벨의 전위를 유지하다가 이후 하이 레벨로 천이하는 경우에만 상기 제 1 노드(N1)의 전위를 천이시켜 상기 고정 완료 신호(lock)가 인에이블 되게 한다.
이에 따라 기준 클럭(clk_ref) 또는 피드백 클럭(clk_fb)의 위상이나 그 라이징 에지 타임이 변화하는 오동작이 발생하는 경우와 같이, 일시적으로 상기 위상 비교 신호(phcmp)의 레벨이 천이하는 경우에는 상기 고정 완료 신호(lock)가 인에 이블 되지 않도록 함으로써 종래 기술에서와 같은 오동작이 방지 가능하게 된다.
도 3은 도 2에 도시한 동작 모드 설정 장치의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 리셋부(10)는 상기 리셋 신호(rst)를 반전시키는 제 1 인버터(IV1) 및 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 1 트랜지스터(TR1)를 포함한다.
그리고 상기 전원 공급부(20)는 게이트 단에 상기 고정 완료 신호(lock)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 2 트랜지스터(TR2) 및 게이트 단에 상기 펄스 신호(pls)가 입력되고 소스 단이 상기 제 2 트랜지스터(TR2)의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 3 트랜지스터(TR3)를 포함한다.
또한 상기 제 1 제어부(30)는 상기 펄스 신호(pls)의 제어에 따라 상기 위상 비교 신호(phcmp)를 래치시키는 제 1 플립플롭(FF1), 상기 펄스 신호(pls)의 제어에 따라 상기 상기 제 1 플립플롭(FF1)의 출력 신호를 래치시키는 제 2 플립플롭(FF2), 상기 제 1 플립플롭(FF1)의 출력 신호와 상기 제 2 플립플롭(FF2)의 출력 신호가 모두 로우 레벨일 때 상기 제 1 노드(N1)와 상기 제 2 노드(N2)를 연결하는 스위치(SWT)를 포함한다.
여기에서 상기 스위치(SWT)는 상기 제 1 플립플롭(FF1)의 출력 신호와 상기 제 2 플립플롭(FF2)의 출력 신호를 입력 받는 노어게이트(NR), 상기 노어게이 트(NR)의 출력 신호를 래치시키는 래치(LAT) 및 게이트 단에 상기 래치(LAT)의 출력 신호를 입력 받고 드레인 단이 상기 제 1 노드(N1)에 연결되며 소스 단이 상기 제 2 노드(N2)에 연결되는 제 4 트랜지스터(TR4)를 포함한다.
그리고 상기 제 2 제어부(40)는 게이트 단에 상기 위상 비교 신호(phcmp)가 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 5 트랜지스터(TR5) 및 게이트 단에 상기 펄스 신호(pls)가 입력되고 드레인 단이 상기 제 5 트랜지스터(TR5)의 소스 단에 연결되며 소스 단이 접지되는 제 6 트랜지스터(TR6)를 포함한다.
마지막으로 상기 래치부(50)는 상기 제 1 노드(N1)에 형성되는 신호를 입력 받아 상기 고정 완료 신호(lock)를 출력하는 제 2 인버터(IV2) 및 상기 제 2 인버터(IV2)와 래치 구조를 형성하는 제 3 인버터(IV3)를 포함한다.
상기 위상 비교 신호(phcmp)는 위상 비교기가 기준 클럭과 1개의 단위 지연기를 거친 피드백 클럭을 비교하여 어느 클럭의 위상이 앞서는지에 대해 판별한 정보를 그 레벨에 담고 있는 신호이다. 여기에서 상기 1개의 단위 지연기만큼 지연된 피드백 클럭의 위상이 상기 기준 클럭의 위상에 앞설 때에는 상기 위상 비교 신호(phcmp)의 전위가 로우 레벨(Low Level)이 되고, 상기 기준 클럭의 위상이 상기 1개의 단위 지연기만큼 지연된 피드백 클럭의 위상에 앞설 때에는 상기 위상 비교 신호(phcmp)의 전위가 하이 레벨(High Level)이 된다. 이처럼 피드백 클럭을 지연시킨 뒤 기준 클럭과 그 위상을 비교하는 것은 피드백 클럭과 기준 클럭의 위상을 DLL 회로의 루프 한 주기만큼 미리 비교하여 두 클럭의 위상 차이가 상기 1개의 단 위 지연기에 의한 지연량보다 작아지면 상기 고정 완료 신호(lock)를 인에이블 시키고 파인 고정 모드에 돌입하도록 하기 위함이다.
그리고 상기 펄스 신호(pls)는 DLL 회로 내부에서 생성되는 신호로서, 일반적으로 내부 클럭의 한 주기에 해당하는 펄스 폭을 가지며, 내부 클럭의 소정 주기, 예를 들어 15주기마다 한 번씩 토글(Toggle)하는 형태로 구현된다.
상기 DLL 회로의 동작이 시작되면, 상기 리셋 신호(rst)가 인에이블 되고 상기 리셋부(10)는 상기 제 1 노드(N1)의 전위를 하이 레벨로 만든다.
그리고 이 때 상기 고정 완료 신호(lock)는 로우 레벨의 전위를 가지며, 상기 펄스 신호(pls)는 내부 클럭의 소정 주기마다 한 번씩 토글하는 신호이므로, 상기 전원 공급부(20)에 의해 상기 제 2 노드(N2) 또한 하이 레벨의 전위를 갖게 된다.
1개의 단위 지연기만큼 지연된 피드백 클럭의 위상이 기준 클럭의 위상에 앞서 있는 상황에서, 상기 위상 비교 신호(phcmp)는 로우 레벨의 전위를 갖는다. 따라서 이 때 상기 펄스 신호(pls)가 인에이블 되면 상기 제 1 제어부(30)의 상기 제 1 플립플롭(FF1)에 로우 레벨의 상기 위상 비교 신호(phcmp)가 입력된다. 이후, DLL 회로의 동작 한 주기 이후에도 상기 위상 비교 신호(phcmp)의 전위가 로우 레벨이면, 상기 제 1 플립플롭(FF1)에서 출력되는 로우 레벨의 신호는 상기 제 2 플립플롭(FF2)에 입력되고 상기 제 1 플립플롭(FF1)에는 또 한번 로우 레벨의 상기 위상 비교 신호(phcmp)가 입력된다. 상기 노어게이트(NR)는 로우 레벨의 신호들을 입력 받아 하이 레벨의 신호를 출력하며, 상기 노어게이트(NR)에서 출력된 신호는 상기 래치(LAT)에서 래치된 후 상기 제 4 트랜지스터(TR4)의 게이트 단에 전달되어 상기 제 4 트랜지스터(TR4)를 턴 온 시킨다. 그러나 이 때 상기 제 2 제어부(40)의 상기 제 5 트랜지스터(TR5)가 턴 오프 되어 있으므로, 상기 제 1 노드(N1)와 상기 제 2 노드(N2)의 전위는 모두 하이 레벨을 유지한다.
이후, 상기 기준 클럭의 위상이 상기 지연된 피드백 클럭의 위상에 앞서게 되면 상기 위상 비교 신호(phcmp)의 전위는 하이 레벨로 천이한다. 이 경우, 상기 펄스 신호(pls)가 인에이블 되면 상기 제 2 제어부(40)의 상기 제 5 트랜지스터(TR5)와 상기 제 6 트랜지스터(TR6)는 턴 온 되고, 상기 제 2 노드(N2)의 전위는 로우 레벨이 된다. 그리고 이 때에는 상기 제 1 제어부(30)의 상기 제 4 트랜지스터(TR4)가 턴 온 되어 있는 상태이므로, 상기 제 1 노드(N1)의 전위 또한 로우 레벨이 된다. 한편, 상기 제 1 제어부(30)의 상기 제 1 플립플롭(FF1)의 출력 신호는 하이 레벨이 되고, 상기 제 2 플립플롭(FF2)의 출력 신호는 로우 레벨이 된다. 따라서 상기 노어게이트(NR)의 출력 신호는 로우 레벨이 되고, 이에 따라 상기 제 4 트랜지스터(TR4)가 턴 오프 되므로, 상기 제 1 노드(N1)와 상기 제 2 노드(N2)의 연결이 차단된다. 따라서 상기 제 1 노드(N1)의 전위는 로우 레벨 상태를 유지하고, 상기 고정 완료 신호(lock)는 하이 레벨로 인에이블 된다.
상기 기준 클럭 또는 상기 피드백 클럭의 펄스 폭이 DLL 회로의 매 주기마다 일정하지 않은 오동작에 의해, 상기 위상 비교 신호(phcmp)의 전위가 하이 레벨에서 로우 레벨로 천이하였다가 다시 하이 레벨로 천이하는 경우, 종래의 기술에 의해서는 상기 고정 완료 신호(lock)가 잘못된 타이밍에 인에이블 되는 오동작이 발 생하였다.
그러나 본 발명에서는 이러한 경우에도 오동작이 발생하지 않는다. 즉, 상기 펄스 신호(pls)의 인에이블시 상기 제 1 제어부(30)의 상기 제 1 플립플롭(FF1)에 하이 레벨의 상기 위상 비교 신호(phcmp)가 입력되고, 이후 상기 펄스 신호(pls)의 다음 주기에 상기 제 1 플립플롭(FF1)에 로우 레벨의 상기 위상 비교 신호(phcmp)가 입력되면, 상기 노어게이트(NR)에 전달되는 신호는 하이 레벨의 신호와 로우 레벨의 신호이므로, 상기 노어게이트(NR)의 출력 신호는 로우 레벨이 된다. 따라서 이 때 상기 제 4 트랜지스터(TR4)는 턴 온 되지 않는다.
또한 이후 상기 펄스 신호(pls)의 그 다음 주기에 상기 제 1 플립플롭(FF1)에 하이 레벨의 상기 위상 비교 신호(phcmp)가 입력되면, 상기 노어게이트(NR)에 전달되는 신호는 로우 레벨의 신호와 하이 레벨의 신호이므로, 상기 노어게이트(NR)의 출력 신호는 로우 레벨의 전위를 유지하게 되고, 상기 제 4 트랜지스터(TR4)는 턴 오프 상태를 유지한다.
상술한 바와 같이, 본 발명의 DLL 회로의 동작 모드 설정 장치는 상기 위상 비교 신호(phcmp)의 전위가 로우 레벨을 상기 펄스 신호(pls)의 두 주기 이상 유지하다가 이후 하이 레벨로 천이하는 경우에만 상기 고정 완료 신호(lock)를 인에이블 시킨다. 즉, 상기 제 1 제어부(30)에 상기 펄스 신호(pls)의 3주기 동안 입력되는 상기 위상 비교 신호(phcmp)의 레벨이 특정 조합일 때에만 상기 제 1 노드(N1)의 전위 레벨이 천이하므로, 상기 위상 비교 신호(phcmp)가 오동작에 의해 일시적으로 겪는 레벨 천이에 의한 영향을 방지할 수 있게 된다.
또한 도시하지는 않았지만, 상기 제 1 제어부(30)에 플립플롭을 세 개 구비하면, 상기 펄스 신호(pls)의 4주기 동안 입력되는 상기 위상 비교 신호(phcmp)의 레벨이 특정 조합인 것을 판별하여 상기 고정 완료 신호(lock)를 인에이블 시키는 동작을 하게 된다. 이와 같이 상기 제 1 제어부(30)에 구비되는 플립플롭의 수와 상기 위상 비교 신호(phcmp)의 레벨의 특정 조합을 판별하는 동작은 도면에 도시한 형태에 한정되지는 않는다.
이처럼 본 발명의 DLL 회로의 동작 모드 설정 장치는 매 주기마다 일정하지 않은 클럭이 사용되는 현재의 반도체 집적 회로의 상황에서 오동작을 감소시키며, 보다 안정적인 지연 고정 동작을 지원하는 이점을 지닌다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로의 동작 모드 설정 장치는, 위상 비교 신호의 전위가 DLL 회로의 두 주기 이상 유지된 후 천이하는 경우에만 고정 완료 신호를 인에이블 시킴으로써, 기준 클럭 또는 피드백 클럭의 펄스 폭 변화에 의한 오동작의 발생 가능성을 감소시키는 효과가 있다.

Claims (22)

  1. 리셋 신호의 입력에 대응하여 제 1 노드의 전위를 제어하는 리셋부;
    고정 완료 신호 및 펄스 신호의 입력에 대응하여 제 2 노드에 전원을 공급하는 전원 공급부;
    상기 펄스 신호의 적어도 3주기 동안 입력되는 위상 비교 신호의 레벨 천이 여부를 판별하여 그 결과에 따라 상기 제 1 노드의 전위를 제어하는 제 1 제어부;
    상기 위상 비교 신호 및 상기 펄스 신호의 입력에 대응하여 상기 제 2 노드의 전위를 제어하는 제 2 제어부; 및
    상기 제 1 노드에 형성되는 전위를 래치시키고 상기 고정 완료 신호를 출력하는 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  2. 제 1 항에 있어서,
    상기 제 1 제어부는 상기 위상 비교 신호가 상기 펄스 신호의 두 주기 이상 제 1 레벨을 유지하다 제 2 레벨로의 레벨 천이가 발생하는 경우에만 상기 제 1 노드에 상기 제 1 레벨의 전위를 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  3. 제 1 항에 있어서,
    상기 리셋부는 상기 리셋 신호가 인에이블 되면 상기 제 1 노드에 전원을 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  4. 제 1 항에 있어서,
    상기 리셋부는,
    상기 리셋 신호를 반전시키는 인버터; 및
    게이트 단에 상기 인버터의 출력 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  5. 제 2 항에 있어서,
    상기 전원 공급부는 상기 고정 완료 신호가 디스에이블 되고, 상기 펄스 신호가 상기 제 1 레벨일 때 상기 제 2 노드에 전원을 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  6. 제 1 항에 있어서,
    상기 전원 공급부는,
    게이트 단에 상기 고정 완료 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되는 제 1 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 소스 단이 상기 제 1 트랜지스터의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  7. 제 1 항에 있어서,
    상기 제 1 제어부는,
    상기 펄스 신호의 제어에 따라 상기 위상 비교 신호를 래치시키는 제 1 플립플롭;
    상기 펄스 신호의 제어에 따라 상기 상기 제 1 플립플롭의 출력 신호를 래치시키는 제 2 플립플롭; 및
    상기 제 1 플립플롭의 출력 신호와 상기 제 2 플립플롭의 출력 신호가 상기 제 1 레벨일 때 상기 제 1 노드와 상기 제 2 노드를 연결하는 스위치;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  8. 제 2 항에 있어서,
    상기 제 2 제어부는 상기 위상 비교 신호와 상기 펄스 신호가 상기 제 2 레벨일 때 상기 제 2 노드에 상기 제 1 레벨의 전위를 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  9. 제 1 항에 있어서,
    상기 제 2 제어부는,
    게이트 단에 상기 위상 비교 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 드레인 단이 상기 제 1 트랜지스터의 소스 단에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  10. 제 1 항에 있어서,
    상기 래치부는 상기 제 1 노드의 전위를 반전 구동하여 상기 고정 완료 신호를 출력하고, 이를 저장하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  11. 제 1 항에 있어서,
    상기 래치부는,
    상기 제 1 노드에 형성되는 신호를 입력 받아 상기 고정 완료 신호를 출력하는 제 1 인버터; 및
    상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  12. 리셋 신호의 입력에 대응하여 제 1 노드의 전위를 제어하는 리셋부;
    고정 완료 신호 및 펄스 신호의 입력에 대응하여 제 2 노드에 전원을 공급하는 전원 공급부;
    상기 펄스 신호의 제어에 따라 위상 비교 신호를 래치하는 제 1 플립플롭과 상기 펄스 신호의 제어에 따라 상기 제 1 플립플롭의 출력 신호를 래치하는 제 2 플립플롭을 구비하여, 상기 제 1 플립플롭에 입력되는 상기 위상 비교 신호의 논리값이 특정 조합일 때 상기 제 1 노드의 전위를 천이시키는 제 1 제어부;
    상기 위상 비교 신호 및 상기 펄스 신호의 입력에 대응하여 상기 제 2 노드의 전위를 제어하는 제 2 제어부; 및
    상기 제 1 노드에 형성되는 전위를 래치시키고 상기 고정 완료 신호를 출력하는 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  13. 제 12 항에 있어서,
    상기 제 1 제어부는 상기 위상 비교 신호의 전위가 상기 펄스 신호의 두 주기 이상 제 1 레벨을 유지하다 제 2 레벨로의 레벨 천이가 발생하는 경우에만 상기 제 1 노드에 상기 제 1 레벨의 전위를 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  14. 제 12 항에 있어서,
    상기 리셋부는 상기 리셋 신호가 인에이블 되면 상기 제 1 노드에 전원을 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  15. 제 12 항에 있어서,
    상기 리셋부는,
    상기 리셋 신호를 반전시키는 인버터; 및
    게이트 단에 상기 인버터의 출력 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  16. 제 13 항에 있어서,
    상기 전원 공급부는 상기 고정 완료 신호가 디스에이블 되고, 상기 펄스 신호가 상기 제 1 레벨일 때 상기 제 2 노드에 전원을 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  17. 제 12 항에 있어서,
    상기 전원 공급부는,
    게이트 단에 상기 고정 완료 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되는 제 1 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 소스 단이 상기 제 1 트랜지스터의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  18. 제 12 항에 있어서,
    상기 제 1 제어부는,
    상기 펄스 신호의 제어에 따라 상기 위상 비교 신호를 래치시키는 제 1 플립플롭;
    상기 펄스 신호의 제어에 따라 상기 상기 제 1 플립플롭의 출력 신호를 래치시키는 제 2 플립플롭; 및
    상기 제 1 플립플롭의 출력 신호와 상기 제 2 플립플롭의 출력 신호가 상기 제 1 레벨일 때 상기 제 1 노드와 상기 제 2 노드를 연결하는 스위치;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  19. 제 13 항에 있어서,
    상기 제 2 제어부는 상기 위상 비교 신호와 상기 펄스 신호가 상기 제 2 레벨일 때 상기 제 2 노드에 상기 제 1 레벨의 전위를 공급하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  20. 제 12 항에 있어서,
    상기 제 2 제어부는,
    게이트 단에 상기 위상 비교 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 드레인 단이 상기 제 1 트랜지스터 의 소스 단에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  21. 제 12 항에 있어서,
    상기 래치부는 상기 제 1 노드의 전위를 반전 구동하여 상기 고정 완료 신호를 출력하고, 이를 저장하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  22. 제 12 항에 있어서,
    상기 래치부는,
    상기 제 1 노드에 형성되는 신호를 입력 받아 상기 고정 완료 신호를 출력하는 제 1 인버터; 및
    상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터;
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