KR100784921B1 - Ｄｌｌ 회로의 동작 모드 설정 장치 - Google Patents

Ｄｌｌ 회로의 동작 모드 설정 장치 Download PDF

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Abstract

본 발명의 DLL 회로의 동작 모드 설정 장치는, 리셋 신호, 고정 완료 신호, 위상 비교 신호, 패스트 모드 신호 및 펄스 신호를 입력 받아 패스트 모드 종료 신호를 생성하는 패스트 고정 모드 설정 수단; 상기 펄스 신호의 입력에 응답하여 상기 패스트 모드 종료 신호의 출력 래치를 제어하는 제 1 래치 제어 수단; 상기 패스트 모드 종료 신호와 상기 펄스 신호의 입력에 응답하여 상기 패스트 모드 종료 신호를 생성하기 위한 전원을 공급하는 제 1 전원 공급 수단; 상기 리셋 신호, 상기 위상 비교 신호, 코스 모드 신호 및 상기 펄스 신호를 입력 받아 상기 고정 완료 신호를 생성하는 코스 고정 모드 설정 수단; 상기 펄스 신호의 입력에 응답하여 상기 고정 완료 신호의 출력 래치를 제어하는 제 2 래치 제어 수단; 및 상기 고정 완료 신호와 상기 펄스 신호의 입력에 응답하여 상기 고정 완료 신호를 생성하기 위한 전원을 공급하는 제 2 전원 공급 수단;을 포함하는 것을 특징으로 한다.
DLL 회로, 패스트 고정 모드, 코스 고정 모드

Description

ＤＬＬ 회로의 동작 모드 설정 장치{Apparatus for Setting Operation Mode in DLL Circuit}
도 1은 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치의 구성도,
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 동작 모드 설정 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 동작 모드 설정 장치의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 패스트 고정 모드 설정 수단 20 : 코스 고정 모드 설정 수단
30 : 제 1 래치 제어 수단 40 : 제 1 전원 공급 수단
50 : 제 2 래치 제어 수단 60 : 제 2 전원 공급 수단
본 발명은 DLL(Delay Locked Loop) 회로의 동작 모드 설정 장치에 관한 것으로, 보다 상세하게는 오동작 발생 가능성을 감소시키는 DLL 회로의 동작 모드 설정 장치에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 입력핀을 통해 입력되는 외부 클럭이 클럭 버퍼로 입력되면 클럭 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다. 따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다.
종래의 기술에 따른 DLL 회로는 내부의 기준 클럭이 반도체 집적 회로의 외부까지 전송되는 경로에 존재하는 지연량을 모델링한 리플리카 지연기를 구비하여 피드백 클럭을 생성한다. 이후 기준 클럭과 피드백 클럭의 위상을 비교하여 그 결과에 따른 신호를 발생시키며, 지연 라인은 상기 기준 클럭과 피드백 클럭의 위상을 동기시키기 위하여 상기 기준 클럭에 소정의 지연 시간을 부여하게 된다.
이 때 상기 기준 클럭에 지연 시간을 부여하는 클럭을 고정시키는 방법으로 는 패스트 고정 모드(Fast Locking Mode), 코스 고정 모드(Coarse Locking Mode) 및 파인 고정 모드(Fine Locking Mode) 등이 활용된다. 상기 패스트 고정 모드는 상기 지연 라인에 구비된 복수 개의 단위 지연기 중 4개 단위로 지연 시간을 부여하는 방법이고, 상기 코스 고정 모드는 1개 단위로 지연 시간을 부여하는 방법이며, 상기 파인 고정 모드는 상기 단위 지연기를 활용하지 않고 위상 혼합기를 사용하여 클럭을 미세 지연시키는 방법이다. 이와 같은 동작을 수행하기 위해 DLL 회로는 동작 모드 설정 장치를 구비하며, 상기 동작 모드 설정 장치는 기준 클럭과 피드백 클럭의 위상을 비교하는 위상 비교기로부터 위상 비교 신호, 패스트 모드 신호 및 코스 모드 신호를 입력 받아 각 동작 모드를 지시하기 위한 패스트 모드 종료 신호 및 고정 완료 신호를 출력하여 지연 라인의 동작을 제어한다.
이하, 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치의 구성도이다.
도시한 바와 같이, 상기 동작 모드 설정 장치는 리셋 신호(rst), 고정 완료 신호(lock), 위상 비교 신호(phcmp), 패스트 모드 신호(fstmd) 및 펄스 신호(pls)를 입력 받아 패스트 모드 종료 신호(fmend)를 생성하는 패스트 고정 모드 설정 수단(10) 및 상기 리셋 신호(rst), 상기 위상 비교 신호(phcmp), 코스 모드 신호(crsmd) 및 상기 펄스 신호(pls)를 입력 받아 상기 고정 완료 신호(lock)를 생성하는 코스 고정 모드 설정 수단(20)으로 구성된다.
여기에서 상기 패스트 고정 모드 설정 수단(10)은, 상기 리셋 신호(rst) 및 상기 고정 완료 신호(lock)를 입력 받아 제 1 노드(N1)의 전위를 제어하는 제 1 리셋부(110), 상기 위상 비교 신호(phcmp), 상기 패스트 모드 신호(fstmd) 및 상기 펄스 신호(pls)를 입력 받아 상기 제 1 노드(N1)의 전위를 제어하는 제 1 동작 모드 입력부(120) 및 상기 제 1 노드(N1)에 형성되는 전위를 래치시키고 상기 패스트 모드 종료 신호(fmend)를 출력하는 제 1 래치부(130)로 구성된다.
그리고 상기 제 1 리셋부(110)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 고정 완료 신호(lock)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 연결되며 소스 단이 접지되는 제 2 트랜지스터(TR2)로 구성된다.
또한 상기 제 1 동작 모드 입력부(120)는 게이트 단에 상기 위상 비교 신호(phcmp)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 연결되며 소스 단이 제 2 노드(N2)에 연결되는 제 3 트랜지스터(TR3), 게이트 단에 상기 패스트 모드 신호(fstmd)가 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 4 트랜지스터(TR4), 게이트 단에 상기 펄스 신호(pls)가 입력되고 드레인 단이 상기 제 4 트랜지스터(TR4)의 소스 단에 연결되며 소스 단이 접지되는 제 5 트랜지스터(TR5), 상기 패스트 모드 신호(fstmd)를 입력 받는 제 1 인버터(IV1), 상기 펄스 신호(pls)의 제어에 따라 상기 제 1 인버터(IV1)의 출력 신호를 래치시키는 제 1 플립플롭(FF1) 및 게이트 단에 상기 제 1 플립플롭(FF1)의 출력 신호가 입력되고 상 기 제 3 트랜지스터(TR3)와 병렬로 연결되는 제 6 트랜지스터(TR6)로 구성된다.
그리고 상기 제 1 래치부(130)는 상기 제 1 노드(N1)에 형성되는 신호를 입력 받아 상기 패스트 모드 종료 신호(fmend)를 출력하는 제 2 인버터(IV2) 및 상기 제 2 인버터(IV2)와 래치 구조를 형성하는 제 3 인버터(IV3)로 구성된다.
한편, 상기 코스 고정 모드 설정 수단(20)은, 상기 리셋 신호(rst) 및 상기 고정 완료 신호(lock)를 입력 받아 제 3 노드(N3)의 전위를 제어하는 제 2 리셋부(210), 상기 위상 비교 신호(phcmp), 상기 코스 모드 신호(crsmd) 및 상기 펄스 신호(pls)를 입력 받아 상기 제 3 노드(N3)에 형성되는 전위를 제어하는 제 2 동작 모드 입력부(220) 및 상기 제 3 노드(N3)에 형성되는 전위를 래치시키고 상기 고정 완료 신호(lock)를 출력하는 제 2 래치부(230)로 구성된다.
여기에서 상기 제 2 리셋부(210)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 연결되는 제 7 트랜지스터(TR7)로 구성된다.
또한 상기 제 2 동작 모드 입력부(220)는 게이트 단에 상기 위상 비교 신호(phcmp)가 입력되고 드레인 단이 상기 제 3 노드(N3)에 연결되며 소스 단이 제 4 노드(N4)에 연결되는 제 8 트랜지스터(TR8), 게이트 단에 상기 코스 모드 신호(crsmd)가 입력되고 드레인 단이 상기 제 4 노드(N4)에 연결되는 제 9 트랜지스터(TR9), 게이트 단에 상기 펄스 신호(pls)가 입력되고 드레인 단이 상기 제 9 트랜지스터(TR9)의 소스 단과 연결되며 소스 단이 접지되는 제 10 트랜지스터(TR10), 상기 코스 모드 신호(crsmd)를 입력 받는 제 4 인버터(IV4), 상기 펄스 신호(pls) 의 제어에 따라 상기 제 4 인버터(IV4)의 출력 신호를 래치시키는 제 2 플립플롭(FF2) 및 게이트 단에 상기 제 2 플립플롭(FF2)의 출력 신호가 입력되고 상기 제 8 트랜지스터(TR8)와 병렬로 연결되는 제 11 트랜지스터(TR11)로 구성된다.
마지막으로 상기 제 2 래치부(230)는 상기 제 3 노드(N3)에 형성되는 신호를 입력 받아 상기 고정 완료 신호(lock)를 출력하는 제 5 인버터(IV5) 및 상기 제 5 인버터(IV5)와 래치 구조를 형성하는 제 6 인버터(IV6)로 구성된다.
상기 위상 비교 신호(phcmp)는 위상 비교기가 기준 클럭과 피드백 클럭을 비교하여, 어느 클럭의 위상이 앞서는지에 대한 정보를 그 레벨에 담고 있는 신호이다. 그리고 상기 펄스 신호(pls)는 DLL 회로 내부에서 생성되는 신호로서, 내부 클럭의 7주기마다 한 번씩 토글(Toggle)하는 형태로 구현된다.
또한 상기 패스트 모드 신호(fstmd)는 상기 위상 비교기가 패스트 고정 모드 동작을 지시하기 위해 발생시키는 신호이고, 상기 코스 모드 신호(crsmd)는 상기 위상 비교기가 코스 고정 모드 동작을 지시하기 위해 발생시키는 신호이다.
상기 DLL 회로가 패스트 고정 모드를 수행중일 때에는 상기 패스트 모드 종료 신호(fmend)와 상기 고정 완료 신호(lock)가 모두 디스에이블 되어 로우 레벨(Low Level)의 전위를 갖는다. 그리고 상기 DLL 회로가 코스 고정 모드를 수행중일 때에는 상기 패스트 모드 종료 신호(fmend)는 인에이블 되고 상기 고정 완료 신호(lock)는 디스에이블 된다. 또한 상기 DLL 회로가 파인 고정 모드를 수행중일 때에는 상기 패스트 모드 종료 신호(fmend)와 상기 고정 완료 신호(lock)가 모두 인에이블 되어 하이 레벨(High Level)의 전위를 갖는다.
상기 DLL 회로가 패스트 고정 모드 동작을 수행중이면, 상기 동작 모드 설정 장치의 상기 패스트 고정 모드 설정 수단(10)에 입력되는 상기 고정 완료 신호(lock)는 로우 레벨의 전위를 갖는다. 이 때 상기 리셋 신호(rst)가 입력되면 상기 제 1 리셋부(110)는 상기 제 1 노드(N1)에 하이 레벨의 전위를 전달한다.
상기 제 1 노드(N1)에 형성되는 전위는 상기 제 1 래치부(130)를 통해 로우 레벨의 상기 패스트 모드 종료 신호(fmend)로서 지속적으로 출력된다.
이 때 상기 패스트 모드 신호(fstmd)가 인에이블 되므로, 상기 제 1 동작 모드 입력부(120)의 상기 제 4 트랜지스터(TR4)는 턴 온(Turn On) 되고, 상기 제 1 플립플롭(FF1)에는 로우 레벨의 신호가 입력되므로, 상기 제 6 트랜지스터(TR6)는 턴 오프(Turn Off) 된다. 이후 상기 펄스 신호(pls)가 토글하여 하이 레벨의 전위를 가지면, 상기 제 2 노드(N2)의 전위는 로우 레벨로 싱크(Sink)된다. 이 때의 상기 제 2 노드(N2)의 전위는 상기 제 1 노드(N1)의 전위에 영향을 미치게 된다.
게다가, 이 상태에서 상기 위상 비교 신호(phcmp)가 하이 레벨의 전위를 갖게 되면 상기 제 1 노드(N1)의 전위 또한 로우 레벨로 싱크된다. 이 때의 상기 제 1 노드(N1)의 전위는 상기 제 1 래치부(130)를 통해 래치되어 하이 레벨의 신호로서 출력된다. 아직 패스트 고정 모드가 종료되지 않았는데도 상기 패스트 모드 종료 신호(fmend)가 하이 레벨로 인에이블 되는 오동작이 발생하게 되는 것이다.
상기 코스 고정 모드 설정 수단(20) 또한 상기 패스트 고정 모드 설정 수단(10)과 유사한 구조로 구성되므로, 상기 코스 고정 모드 설정 수단(20)에서도 코스 고정 모드가 종료되지 않은 상태에 상기 고정 완료 신호(lock)가 하이 레벨로 인에이블 되는 오동작이 발생할 수 있다.
이와 같이, 종래의 기술에 따른 DLL 회로의 동작 모드 설정 장치에서는 패스트 모드 신호 또는 코스 모드 신호의 인에이블시, 펄스 신호의 입력에 의해 전위 형성단(여기에서는, 제 1 노드(N1), 제 3 노드(N3))의 전위가 변화함으로써 최종 출력 신호인 패스트 모드 종료 신호 또는 고정 완료 신호가 원하지 않는 레벨을 갖게 되는 오동작이 발생 가능하였다. 이와 같은 오동작으로 인해 상기 DLL 회로 전체의 성능이 저하되고, 상기 DLL 회로가 정상적으로 동작하지 못하게 되는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 펄스 신호와 출력 신호를 이용하여 전위 형성단의 레벨 강하를 제어함으로써, 전위 형성단의 레벨이 강하하여 출력 신호의 레벨이 변화하게 되는 오동작의 발생 가능성을 감소시키는 DLL 회로의 동작 모드 설정 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로의 동작 모드 설정 장치는, 리셋 신호, 고정 완료 신호, 위상 비교 신호, 패스트 모드 신호 및 펄스 신호를 입력 받아 패스트 모드 종료 신호를 생성하는 패스트 고정 모드 설정 수단; 상기 펄스 신호의 입력에 응답하여 상기 패스트 모드 종료 신호의 출력 래치를 제어하는 제 1 래치 제어 수단; 상기 패스트 모드 종료 신호와 상기 펄스 신호의 입력에 응답하여 상기 패스트 모드 종료 신호를 생성하기 위한 전원을 공급하는 제 1 전원 공급 수단; 상기 리셋 신호, 상기 위상 비교 신호, 코스 모드 신호 및 상기 펄스 신호를 입력 받아 상기 고정 완료 신호를 생성하는 코스 고정 모드 설정 수단; 상기 펄스 신호의 입력에 응답하여 상기 고정 완료 신호의 출력 래치를 제어하는 제 2 래치 제어 수단; 및 상기 고정 완료 신호와 상기 펄스 신호의 입력에 응답하여 상기 고정 완료 신호를 생성하기 위한 전원을 공급하는 제 2 전원 공급 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로의 동작 모드 설정 장치는, DLL 회로의 패스트 고정 모드를 설정하는 패스트 고정 모드 설정 수단; 펄스 신호의 입력에 응답하여 상기 패스트 고정 모드 설정 수단의 출력 신호를 제어하는 제 1 래치 제어 수단; 상기 패스트 고정 모드 설정 수단의 신호 출력을 위한 전위 형성단에 전원을 공급하는 제 1 전원 공급 수단; 상기 DLL 회로의 코스 고정 모드를 설정하는 코스 고정 모드 설정 수단; 상기 펄스 신호의 입력에 응답하여 상기 코스 고정 모드 설정 수단의 출력 신호를 제어하는 제 2 래치 제어 수단; 및 상기 코스 고정 모드 설정 수단의 신호 출력을 위한 전위 형성단에 전원을 공급하는 제 2 전원 공급 수단;을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 동작 모드 설정 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 리셋 신호(rst), 고정 완료 신호(lock), 위상 비교 신호(phcmp), 패스트 모드 신호(fstmd) 및 펄스 신호(pls)를 입력 받아 패스트 모드 종료 신호(fmend)를 생성하는 패스트 고정 모드 설정 수단(10), 상기 펄스 신호(pls)의 입력에 응답하여 상기 패스트 모드 종료 신호(fmend)의 출력 래치를 제어하는 제 1 래치 제어 수단(30), 상기 패스트 모드 종료 신호(fmend)와 상기 펄스 신호(pls)의 입력에 응답하여 상기 패스트 모드 종료 신호(fmend)를 생성하기 위한 전원을 공급하는 제 1 전원 공급 수단(40), 상기 리셋 신호(rst), 상기 위상 비교 신호(phcmp), 코스 모드 신호(crsmd) 및 상기 펄스 신호(pls)를 입력 받아 상기 고정 완료 신호(lock)를 생성하는 코스 고정 모드 설정 수단(20), 상기 펄스 신호(pls)의 입력에 응답하여 상기 고정 완료 신호(lock)의 출력 래치를 제어하는 제 2 래치 제어 수단(50) 및 상기 고정 완료 신호(lock)와 상기 펄스 신호(pls)의 입력에 응답하여 상기 고정 완료 신호(lock)를 생성하기 위한 전원을 공급하는 제 2 전원 공급 수단(60)을 포함한다.
여기에서 상기 패스트 고정 모드 설정 수단(10)은, 상기 리셋 신호(rst) 및 상기 고정 완료 신호(lock)를 입력 받아 제 1 노드(N1)의 전위를 제어하는 제 1 리셋부(110), 상기 위상 비교 신호(phcmp), 상기 패스트 모드 신호(fstmd) 및 상기 펄스 신호(pls)를 입력 받아 상기 제 1 노드(N1)의 전위를 제어하는 제 1 동작 모드 입력부(120) 및 상기 제 1 래치 제어 수단(30)의 제어에 따라 상기 제 1 노드(N1)에 형성되는 신호로부터 상기 패스트 모드 종료 신호(fmend)를 출력하는 제 1 신호 출력부(130)를 포함한다.
또한 상기 코스 고정 모드 설정 수단(20)은, 상기 리셋 신호(rst) 및 상기 고정 완료 신호(lock)를 입력 받아 제 3 노드(N3)의 전위를 제어하는 제 2 리셋부(210), 상기 위상 비교 신호(phcmp), 상기 코스 모드 신호(crsmd) 및 상기 펄스 신호(pls)를 입력 받아 상기 제 3 노드(N3)에 형성되는 전위를 제어하는 제 2 동작 모드 입력부(220) 및 상기 제 2 래치 제어 수단(50)의 제어에 따라 상기 제 3 노드(N3)에 형성되는 신호로부터 상기 고정 완료 신호(lock)를 출력하는 제 2 신호 출력부(230)를 포함한다.
이와 같이 구성된 본 발명에 따른 DLL 회로의 동작 모드 설정 장치에서, 상기 제 1 래치 제어 수단(30)은 상기 펄스 신호(pls)의 제어에 따라 상기 패스트 고정 모드 설정 수단(10)의 상기 제 1 신호 출력부(130)의 동작을 제어한다. 즉, 상기 펄스 신호(pls)의 전위 레벨에 따라 상기 제 1 래치 제어 수단(30)은 상기 제 1 신호 출력부(130)에 상기 제 1 노드(N1)에 형성되는 전위에 대한 래치 동작 또는 반전 구동 동작을 지시한다. 그리고 상기 제 1 전원 공급 수단(40)은 상기 패스트 모드 종료 신호(fmend)와 상기 펄스 신호(pls)의 제어에 따라 상기 제 1 동작 모드 입력부(120)에 전원을 공급하여 상기 제 1 노드(N1)에 형성되는 신호의 전위 레벨을 제어한다.
마찬가지로 상기 제 2 래치 제어 수단(50)은 상기 펄스 신호(pls)의 제어에 따라 상기 코스 고정 모드 설정 수단(20)의 상기 제 2 신호 출력부(230)의 동작을 제어한다. 즉, 상기 펄스 신호(pls)의 전위 레벨에 따라 상기 제 2 래치 제어 수단(50)은 상기 제 2 신호 출력부(230)에 상기 제 3 노드(N3)에 형성되는 전위에 대 한 래치 동작 또는 반전 구동 동작을 지시한다. 그리고 상기 제 2 전원 공급 수단(60)은 상기 고정 완료 신호(lock)와 상기 펄스 신호(pls)의 제어에 따라 상기 제 2 동작 모드 입력부(220)에 전원을 공급하여 상기 제 3 노드(N3)에 형성되는 전위 레벨을 제어한다.
이와 같은 동작에 의해 상기 패스트 고정 모드 설정 수단(10)은 상기 패스트 모드 신호(fstmd)와 상기 펄스 신호(pls)의 제어에 따라 전위 형성단인 상기 제 1 노드(N1)의 전위 레벨이 원하지 않는 레벨로 변동되는 부작용을 방지할 수 있다. 또한 상기 코스 고정 모드 설정 수단(20)은 상기 코스 모드 신호(crsmd)와 상기 펄스 신호(pls)의 제어에 따라 전위 형성단인 상기 제 3 노드(N3)의 전위 레벨이 원하지 않는 레벨로 변동되는 부작용을 방지할 수 있다.
본 발명의 DLL 회로의 동작 모드 설정 장치에 대한 보다 상세한 설명은 도 3의 상세 회로도를 통해 실시하기로 한다.
도 3은 도 2에 도시한 동작 모드 설정 장치의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 패스트 고정 모드 설정 수단(10)의 상기 제 1 리셋부(110)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 고정 완료 신호(lock)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 연결되며 소스 단이 접지되는 제 2 트랜지스터(TR2)를 포함한다.
또한 상기 제 1 동작 모드 입력부(120)는 게이트 단에 상기 위상 비교 신 호(phcmp)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 연결되며 소스 단이 제 2 노드(N2)에 연결되는 제 3 트랜지스터(TR3), 게이트 단에 상기 패스트 모드 신호(fstmd)가 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 4 트랜지스터(TR4), 게이트 단에 상기 펄스 신호(pls)가 입력되고 드레인 단이 상기 제 4 트랜지스터(TR4)의 소스 단에 연결되며 소스 단이 접지되는 제 5 트랜지스터(TR5), 상기 패스트 모드 신호(fstmd)를 입력 받는 제 1 인버터(IV1), 상기 펄스 신호(pls)의 제어에 따라 상기 제 1 인버터(IV1)의 출력 신호를 래치시키는 제 1 플립플롭(FF1) 및 게이트 단에 상기 제 1 플립플롭(FF1)의 출력 신호가 입력되고 상기 제 3 트랜지스터(TR3)와 병렬로 연결되는 제 6 트랜지스터(TR6)를 포함한다.
그리고 상기 제 1 신호 출력부(130)는 상기 제 1 노드(N1)에 형성되는 신호를 입력 받아 상기 패스트 모드 종료 신호(fmend)를 출력하는 제 2 인버터(IV2)를 포함한다.
상기 제 1 래치 제어 수단(30)은 상기 펄스 신호(pls)의 제어에 따라 동작하고 상기 제 1 신호 출력부(130)의 상기 제 2 인버터(IV2)와 래치 구조를 형성하는 제 1 3단 인버터(TIV1)를 포함한다.
또한 상기 제 1 전원 공급 수단(40)은 게이트 단에 상기 패스트 모드 종료 신호(fmend)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 7 트랜지스터(TR7) 및 게이트 단에 상기 펄스 신호(pls)가 입력되고 소스 단이 상기 제 7 트랜지스터(TR7)의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 8 트랜지스터(TR8)를 포함한다.
한편, 상기 코스 고정 모드 설정 수단(20)의 상기 제 2 리셋부(210)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 연결되는 제 9 트랜지스터(TR9)를 포함한다.
또한 상기 제 2 동작 모드 입력부(220)는 게이트 단에 상기 위상 비교 신호(phcmp)가 입력되고 드레인 단이 상기 제 3 노드(N3)에 연결되며 소스 단이 제 4 노드(N4)에 연결되는 제 10 트랜지스터(TR10), 게이트 단에 상기 코스 모드 신호(crsmd)가 입력되고 드레인 단이 상기 제 4 노드(N4)에 연결되는 제 11 트랜지스터(TR11), 게이트 단에 상기 펄스 신호(pls)가 입력되고 드레인 단이 상기 제 11 트랜지스터(TR11)의 소스 단과 연결되며 소스 단이 접지되는 제 12 트랜지스터(TR12), 상기 코스 모드 신호(crsmd)를 입력 받는 제 3 인버터(IV3), 상기 펄스 신호(pls)의 제어에 따라 상기 제 3 인버터(IV3)의 출력 신호를 래치시키는 제 2 플립플롭(FF2) 및 게이트 단에 상기 제 2 플립플롭(FF2)의 출력 신호가 입력되고 상기 제 10 트랜지스터(TR10)와 병렬로 연결되는 제 13 트랜지스터(TR13)를 포함한다.
그리고 상기 제 2 신호 출력부(230)는 상기 제 3 노드(N3)에 형성되는 신호를 입력 받아 상기 고정 완료 신호(lock)를 출력하는 제 4 인버터(IV4)를 포함한다.
상기 제 2 래치 제어 수단(50)은 상기 펄스 신호(pls)의 제어에 따라 동작하고 상기 제 4 인버터(IV4)와 래치 구조를 형성하는 제 2 3단 인버터(TIV2)를 포함 한다.
마지막으로 상기 제 2 전원 공급 수단(60)은 게이트 단에 상기 고정 완료 신호(lock)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 14 트랜지스터(TR14) 및 게이트 단에 상기 펄스 신호(pls)가 입력되고 소스 단이 상기 제 14 트랜지스터(TR14)의 드레인 단에 연결되며 드레인 단이 상기 제 4 노드(N4)에 연결되는 제 15 트랜지스터(TR15)를 포함한다.
상술한 구성에 의해, 상기 패스트 고정 모드 설정 수단(10)의 상기 제 1 신호 출력부(130)는 상기 펄스 신호(pls)의 전위가 로우 레벨일 때에만 상기 제 1 노드(N1)에 형성되는 전위에 대한 래치 동작을 수행한다. 즉, 종래 기술에서와 같이 상기 펄스 신호(pls)의 전위가 하이 레벨일 때 상기 제 3 내지 제 5 트랜지스터(TR3 ~ TR5)가 모두 턴 온 되어 상기 제 1 노드(N1)의 전위가 로우 레벨로 싱크되면, 상기 제 1 래치부(130)는 이 때의 상기 제 1 노드(N1)의 전위를 반전시켜 출력할 뿐, 이를 래치하지 않으므로 상기 패스트 모드 종료 신호(fmend)가 하이 레벨인 상태를 지속적으로 유지하지 못한다.
게다가, 상기 펄스 신호(pls)와 상기 패스트 모드 종료 신호(fmend)의 전위가 모두 로우 레벨일 때 상기 제 2 노드(N2)에 하이 레벨의 전위가 공급되므로, 종래 기술에서와 같이 상기 제 2 노드(N2)의 전위가 로우 레벨로 쉽게 싱크되는 현상이 발생하지 않으며, 이에 따라 상기 제 1 노드(N1)의 전위도 쉽게 하강하지 않게 된다. 즉, 상기 제 1 전원 공급 수단(40)에 의해 상기 제 1 노드(N1)의 전위 레벨이 제어되어 상기 패스트 모드 종료 신호(fmend)가 원하지 않는 레벨을 갖게 되는 오동작이 방지된다.
마찬가지로, 상기 코스 고정 모드 설정 수단(20)에서도 상기 제 3 노드(N3)와 상기 제 4 노드(N4)의 전위가 쉽게 싱크되지 않는다. 즉, 상기 제 2 전원 공급 수단(60)에 의해 상기 제 3 노드(N3)의 전위 레벨이 제어되는 것이다. 그리고 상기 펄스 신호(pls)의 전위가 하이 레벨일 때에는 상기 제 3 노드(N3)의 전위가 래치되지 않으므로, 상기 고정 완료 신호(lock)의 전위가 원하지 않는 레벨을 갖게 되는 오동작이 방지된다.
즉, 펄스 신호의 전위에 따라 패스트 모드 고정 신호 또는 고정 완료 신호의 래치 동작을 제어하고, 상기 펄스 신호와 기 생성된 패스트 모드 고정 신호 또는 고정 완료 신호를 이용하여 전위 형성단(제 1 노드, 제 3 노드)의 전위를 제어함으로써 최종 출력 신호인 패스트 모드 종료 신호 또는 고정 완료 신호가 원하지 않는 레벨을 갖게 되는 오동작이 방지된다. 따라서 패스트 고정 모드, 코스 고정 모드 및 파인 고정 모드를 수행하도록 하는 동작 모드 설정 장치의 오동작이 방지되어 상기 DLL 회로 전체의 성능을 향상시킬 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로의 동작 모드 설정 장치는, 펄스 신호와 출력 신호를 이용하여 전위 형성단의 레벨 강하를 제어함으로써, 전위 형성단의 레벨이 강하하여 출력 신호의 레벨이 변화하게 되는 오동작의 발생 가능성을 감소시키는 효과가 있다.
아울러, 본 발명의 DLL 회로의 동작 모드 설정 장치는, 펄스 신호의 토글 여부에 따라 출력 신호에 대한 래치 동작을 수행하여 출력 신호가 원하지 않는 레벨로 변동되는 오동작을 방지하는 효과가 있다.

Claims (34)

  1. 리셋 신호, 고정 완료 신호, 위상 비교 신호, 패스트 모드 신호 및 펄스 신호를 입력 받아 패스트 모드 종료 신호를 생성하는 패스트 고정 모드 설정 수단;
    상기 펄스 신호의 입력에 응답하여 상기 패스트 모드 종료 신호의 출력 래치를 제어하는 제 1 래치 제어 수단;
    상기 패스트 모드 종료 신호와 상기 펄스 신호의 입력에 응답하여 상기 패스트 모드 종료 신호를 생성하기 위한 전원을 공급하는 제 1 전원 공급 수단;
    상기 리셋 신호, 상기 위상 비교 신호, 코스 모드 신호 및 상기 펄스 신호를 입력 받아 상기 고정 완료 신호를 생성하는 코스 고정 모드 설정 수단;
    상기 펄스 신호의 입력에 응답하여 상기 고정 완료 신호의 출력 래치를 제어하는 제 2 래치 제어 수단; 및
    상기 고정 완료 신호와 상기 펄스 신호의 입력에 응답하여 상기 고정 완료 신호를 생성하기 위한 전원을 공급하는 제 2 전원 공급 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  2. 제 1 항에 있어서,
    상기 패스트 고정 모드 설정 수단은 상기 펄스 신호의 전위가 로우 레벨일 때에만 래치 동작을 통해 상기 패스트 모드 종료 신호를 출력하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  3. 제 1 항에 있어서,
    상기 패스트 고정 모드 설정 수단은,
    상기 리셋 신호 및 상기 고정 완료 신호를 입력 받아 제 1 노드의 전위를 제어하는 리셋부;
    상기 위상 비교 신호, 상기 패스트 모드 신호 및 상기 펄스 신호를 입력 받아 상기 제 1 노드의 전위를 제어하는 동작 모드 입력부; 및
    상기 제 1 래치 제어 수단의 제어에 따라 상기 제 1 노드에 형성되는 신호로부터 상기 패스트 모드 종료 신호를 출력하는 신호 출력부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  4. 제 3 항에 있어서,
    상기 리셋부는,
    게이트 단에 상기 리셋 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 고정 완료 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  5. 제 3 항에 있어서,
    상기 동작 모드 입력부는,
    게이트 단에 상기 위상 비교 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 제 2 노드에 연결되는 제 1 트랜지스터;
    게이트 단에 상기 패스트 모드 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;
    게이트 단에 상기 펄스 신호가 입력되고 드레인 단이 상기 제 2 트랜지스터의 소스 단에 연결되며 소스 단이 접지되는 제 3 트랜지스터;
    상기 패스트 모드 신호를 입력 받는 인버터;
    상기 펄스 신호의 제어에 따라 상기 인버터의 출력 신호를 래치시키는 플립플롭; 및
    게이트 단에 상기 플립플롭의 출력 신호가 입력되고 상기 제 1 트랜지스터와 병렬로 연결되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  6. 제 3 항에 있어서,
    상기 신호 출력부는 상기 제 1 노드에 형성되는 신호를 입력 받아 상기 패스트 모드 종료 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  7. 제 3 항에 있어서,
    상기 제 1 래치 제어 수단은 상기 펄스 신호의 전위 레벨에 따라 상기 신호 출력부에 상기 제 1 노드에 형성되는 전위에 대한 래치 동작 또는 반전 구동 동작을 지시하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  8. 제 6 항에 있어서,
    상기 제 1 래치 제어 수단은 상기 펄스 신호의 제어에 따라 동작하고 상기 신호 출력부의 상기 인버터와 래치 구조를 형성하는 3단 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  9. 제 5 항에 있어서,
    상기 제 1 전원 공급 수단은,
    게이트 단에 상기 패스트 모드 종료 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되는 제 5 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 소스 단이 상기 제 5 트랜지스터의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  10. 제 1 항에 있어서,
    상기 코스 고정 모드 설정 수단은 상기 펄스 신호의 전위가 로우 레벨일 때에만 래치 동작을 통해 상기 고정 완료 신호를 출력하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  11. 제 1 항에 있어서,
    상기 코스 고정 모드 설정 수단은,
    상기 리셋 신호를 입력 받아 제 1 노드의 전위를 제어하는 리셋부;
    상기 위상 비교 신호, 상기 코스 모드 신호 및 상기 펄스 신호를 입력 받아 상기 제 1 노드의 전위를 제어하는 동작 모드 입력부; 및
    상기 제 2 래치 제어 수단의 제어에 따라 상기 제 1 노드에 형성되는 신호로부터 상기 고정 완료 신호를 출력하는 신호 출력부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  12. 제 11 항에 있어서,
    상기 리셋부는 게이트 단에 상기 리셋 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  13. 제 11 항에 있어서,
    상기 동작 모드 입력부는,
    게이트 단에 상기 위상 비교 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 제 2 노드에 연결되는 제 1 트랜지스터;
    게이트 단에 상기 코스 모드 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;
    게이트 단에 상기 펄스 신호가 입력되고 드레인 단이 상기 제 2 트랜지스터의 소스 단에 연결되며 소스 단이 접지되는 제 3 트랜지스터;
    상기 코스 모드 신호를 입력 받는 인버터;
    상기 펄스 신호의 제어에 따라 상기 인버터의 출력 신호를 래치시키는 플립플롭; 및
    게이트 단에 상기 플립플롭의 출력 신호가 입력되고 상기 제 1 트랜지스터와 병렬로 연결되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  14. 제 11 항에 있어서,
    상기 신호 출력부는 상기 제 1 노드에 형성되는 신호를 입력 받아 상기 고정 완료 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  15. 제 11 항에 있어서,
    상기 제 2 래치 제어 수단은 상기 펄스 신호의 전위 레벨에 따라 상기 신호 출력부에 상기 제 1 노드에 형성되는 전위에 대한 래치 동작 또는 반전 구동 동작을 지시하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  16. 제 14 항에 있어서,
    상기 제 2 래치 제어 수단은 상기 펄스 신호의 제어에 따라 동작하고 상기 신호 출력부의 상기 인버터와 래치 구조를 형성하는 3단 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  17. 제 13 항에 있어서,
    상기 제 2 전원 공급 수단은,
    게이트 단에 상기 고정 완료 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되는 제 5 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 소스 단이 상기 제 5 트랜지스터의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  18. DLL 회로의 패스트 고정 모드를 설정하는 패스트 고정 모드 설정 수단;
    펄스 신호의 입력에 응답하여 상기 패스트 고정 모드 설정 수단의 출력 신호를 제어하는 제 1 래치 제어 수단;
    상기 패스트 고정 모드 설정 수단의 신호 출력을 위한 전위 형성단에 전원을 공급하는 제 1 전원 공급 수단;
    상기 DLL 회로의 코스 고정 모드를 설정하는 코스 고정 모드 설정 수단;
    상기 펄스 신호의 입력에 응답하여 상기 코스 고정 모드 설정 수단의 출력 신호를 제어하는 제 2 래치 제어 수단; 및
    상기 코스 고정 모드 설정 수단의 신호 출력을 위한 전위 형성단에 전원을 공급하는 제 2 전원 공급 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  19. 제 18 항에 있어서,
    상기 패스트 고정 모드 설정 수단은 상기 펄스 신호의 전위가 로우 레벨일 때에만 상기 패스트 고정 모드 설정 수단의 신호 출력을 위한 전위 형성단의 전위를 래치시켜 신호를 출력하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  20. 제 18 항에 있어서,
    상기 패스트 고정 모드 설정 수단은,
    리셋 신호 및 고정 완료 신호를 입력 받아 제 1 노드의 전위를 제어하는 리셋부;
    위상 비교 신호, 패스트 모드 신호 및 펄스 신호를 입력 받아 상기 제 1 노드의 전위를 제어하는 동작 모드 입력부; 및
    상기 제 1 래치 제어 수단의 제어에 따라 상기 제 1 노드에 형성되는 신호로부터 패스트 모드 종료 신호를 출력하는 신호 출력부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  21. 제 20 항에 있어서,
    상기 리셋부는,
    게이트 단에 상기 리셋 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 고정 완료 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  22. 제 20 항에 있어서,
    상기 동작 모드 입력부는,
    게이트 단에 상기 위상 비교 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 제 2 노드에 연결되는 제 1 트랜지스터;
    게이트 단에 상기 패스트 모드 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;
    게이트 단에 상기 펄스 신호가 입력되고 드레인 단이 상기 제 2 트랜지스터의 소스 단에 연결되며 소스 단이 접지되는 제 3 트랜지스터;
    상기 패스트 모드 신호를 입력 받는 인버터;
    상기 펄스 신호의 제어에 따라 상기 인버터의 출력 신호를 래치시키는 플립 플롭; 및
    게이트 단에 상기 플립플롭의 출력 신호가 입력되고 상기 제 1 트랜지스터와 병렬로 연결되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  23. 제 20 항에 있어서,
    상기 신호 출력부는 상기 제 1 노드에 형성되는 신호를 입력 받아 상기 패스트 모드 종료 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  24. 제 20 항에 있어서,
    상기 제 1 래치 제어 수단은 상기 펄스 신호의 전위 레벨에 따라 상기 신호 출력부에 상기 제 1 노드에 형성되는 전위에 대한 래치 동작 또는 반전 구동 동작을 지시하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  25. 제 23 항에 있어서,
    상기 제 1 래치 제어 수단은 상기 펄스 신호의 제어에 따라 동작하고 상기 신호 출력부의 상기 인버터와 래치 구조를 형성하는 3단 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  26. 제 22 항에 있어서,
    상기 제 1 전원 공급 수단은,
    게이트 단에 상기 패스트 모드 종료 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되는 제 5 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 소스 단이 상기 제 5 트랜지스터의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  27. 제 18 항에 있어서,
    상기 코스 고정 모드 설정 수단은 상기 펄스 신호의 전위가 로우 레벨일 때에만 상기 코스 고정 모드 설정 수단의 신호 출력을 위한 전위 형성단의 전위를 래치시켜 신호를 출력하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  28. 제 18 항에 있어서,
    상기 코스 고정 모드 설정 수단은,
    리셋 신호를 입력 받아 제 1 노드의 전위를 제어하는 리셋부;
    위상 비교 신호, 코스 모드 신호 및 펄스 신호를 입력 받아 상기 제 1 노드의 전위를 제어하는 동작 모드 입력부; 및
    상기 제 2 래치 제어 수단의 제어에 따라 상기 제 1 노드에 형성되는 신호로부터 고정 완료 신호를 출력하는 신호 출력부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  29. 제 28 항에 있어서,
    상기 리셋부는 게이트 단에 상기 리셋 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  30. 제 28 항에 있어서,
    상기 동작 모드 입력부는,
    게이트 단에 상기 위상 비교 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 제 2 노드에 연결되는 제 1 트랜지스터;
    게이트 단에 상기 코스 모드 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;
    게이트 단에 상기 펄스 신호가 입력되고 드레인 단이 상기 제 2 트랜지스터의 소스 단에 연결되며 소스 단이 접지되는 제 3 트랜지스터;
    상기 코스 모드 신호를 입력 받는 인버터;
    상기 펄스 신호의 제어에 따라 상기 인버터의 출력 신호를 래치시키는 플립플롭; 및
    게이트 단에 상기 플립플롭의 출력 신호가 입력되고 상기 제 1 트랜지스터와 병렬로 연결되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  31. 제 28 항에 있어서,
    상기 신호 출력부는 상기 제 1 노드에 형성되는 신호를 입력 받아 상기 고정 완료 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  32. 제 28 항에 있어서,
    상기 제 2 래치 제어 수단은 상기 펄스 신호의 전위 레벨에 따라 상기 신호 출력부에 상기 제 1 노드에 형성되는 전위에 대한 래치 동작 또는 반전 구동 동작을 지시하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  33. 제 31 항에 있어서,
    상기 제 2 래치 제어 수단은 상기 펄스 신호의 제어에 따라 동작하고 상기 신호 출력부의 상기 인버터와 래치 구조를 형성하는 3단 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
  34. 제 30 항에 있어서,
    상기 제 2 전원 공급 수단은,
    게이트 단에 상기 고정 완료 신호가 입력되고 소스 단에 상기 외부 공급전원 이 인가되는 제 5 트랜지스터; 및
    게이트 단에 상기 펄스 신호가 입력되고 소스 단이 상기 제 5 트랜지스터의 드레인 단에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로의 동작 모드 설정 장치.
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KR20030037675A (ko) * 2001-11-07 2003-05-14 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
KR20040046329A (ko) * 2002-11-27 2004-06-05 주식회사 하이닉스반도체 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ
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