JP2003037485A - クロック発生回路 - Google Patents

クロック発生回路

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JP2003037485A
JP2003037485A JP2001223355A JP2001223355A JP2003037485A JP 2003037485 A JP2003037485 A JP 2003037485A JP 2001223355 A JP2001223355 A JP 2001223355A JP 2001223355 A JP2001223355 A JP 2001223355A JP 2003037485 A JP2003037485 A JP 2003037485A
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clock signal
circuit
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frequency dividing
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Jingo Nakanishi
甚吾 中西
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 リセット信号を外部から導入することなく、
エッジの揃った周波数の異なる複数のクロック信号を生
成することが可能なクロック発生回路を提供する。 【解決手段】 半導体集積回路装置のクロック発生回路
において、直列接続されて初段が参照クロック信号ＣＬ
ＫＲを受け、各々がリセット信号を必要としない分周回
路１〜３と、それぞれ参照クロック信号ＣＬＫＲおよび
分周回路１〜３の出力クロック信号ＣＬＫ１〜ＣＬＫ３
を半導体集積回路装置の内部回路に伝達させるためのバ
ッファ４〜７とを設ける。したがって、リセット信号を
入力するための外部ピンや、リセット信号を生成するた
めの回路を別途設ける必要がない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はクロック発生回路
に関し、特に、周波数の異なる複数のクロック信号を生
成するクロック発生回路に関する。
【０００２】
【従来の技術】従来より、半導体集積回路装置には、エ
ッジの揃った周波数の異なる複数の内部クロック信号を
生成するためのクロック発生回路が設けられている。複
数の内部クロック信号は、半導体集積回路装置内である
部分（たとえばコア部）を高速動作させるとともに他の
部分（たとえばバスインターフェイス部）を低速動作さ
せる場合や、通常動作時は内部回路を高速動作させ、軽
負荷時は内部回路を低速動作させることにより消費電力
の低減化を図る場合などに使用される。
【０００３】図２６は、そのようなクロック発生回路の
構成を示す回路ブロック図である。図２６において、こ
のクロック発生回路は、リセット機能付きの分周回路８
１〜８３とバッファ８４〜８７とを備える。分周回路８
１は、図２７に示すように、セレクタ９０、フリップフ
ロップ９１およびインバータ９２を含む。フリップフロ
ップ９１は、参照クロック信号ＣＬＫＲが「Ｌ」レベル
の期間にセレクタ９０の出力信号φ９０のレベルを取込
み、参照クロック信号ＣＬＫＲの立上がりエッジに応答
して、取込んだレベルを出力する。フリップフロップ９
１の出力クロック信号ＣＬＫ１は、インバータ９２を介
してセレクタ９０に与えられる。セレクタ９０は、リセ
ット信号／ＲＳＴが活性化レベルの「Ｌ」レベルの場合
は「Ｈ」レベル（電源電位ＶＣＣ）をフリップフロップ
９１に与え、リセット信号／ＲＳＴが非活性化レベルの
「Ｈ」レベルの場合はインバータ９２の出力信号をフリ
ップフロップ９１に与える。
【０００４】リセット信号／ＲＳＴが活性化レベルの
「Ｌ」レベルの期間は、セレクタ９０の出力信号φ９０
は「Ｈ」レベルに固定され、フリップフロップ９１の出
力クロック信号ＣＬＫ１は「Ｈ」レベルに固定され、イ
ンバータ９２の出力信号は「Ｌ」レベルに固定される。
【０００５】図２８に示すように、参照クロック信号Ｃ
ＬＫＲのある立上がりエッジ（時刻ｔ０）に同期してリ
セット信号／ＲＳＴが非活性化レベルの「Ｈ」レベルに
立上げられると、セレクタ９０の出力信号φ９０が
「Ｌ」レベルに立下げられる。参照クロック信号ＣＬＫ
Ｒが「Ｌ」レベルの期間に「Ｌ」レベルの信号がフリッ
プフロップ９１に取込まれ、参照クロック信号ＣＬＫＲ
の立上がりエッジに応答して、取込まれた「Ｌ」レベル
の信号がフリップフロップ９１から出力される。フリッ
プフロップ９１から出力された「Ｌ」レベルの信号は、
インバータ９２で反転されてフリップフロップ９１に入
力される。したがって、フリップフロップ９１の出力ク
ロック信号ＣＬＫ１は、参照クロック信号ＣＬＫＲを１
／２の分周比で分周した信号となる。分周回路８１の出
力クロック信号ＣＬＫ１は、バッファ８５を介して半導
体集積回路装置の内部回路に与えられる。
【０００６】分周回路８２は、参照クロック信号ＣＬＫ
Ｒを１／４の分周比で分周して内部クロック信号ＣＬＫ
２を生成する。分周回路８２は、分周回路８１のフリッ
プフロップ９１を２段のフリップフロップで置換したも
のである。分周回路８２の出力クロック信号ＣＬＫ２
は、バッファ８６を介して内部回路に与えられる。
【０００７】分周回路８３は、参照クロック信号ＣＬＫ
Ｒを１／８の分周比で分周して内部クロック信号ＣＬＫ
３を生成する。分周回路８３は、分周回路８１のフリッ
プフロップ９１を３段のフリップフロップで置換したも
のである。分周回路８３の出力クロック信号ＣＬＫ３
は、バッファ８７を介して内部回路に与えられる。
【０００８】また、参照クロック信号ＣＬＫＲはバッフ
ァ８４を介して内部回路に与えられる。このようにし
て、立上がりエッジの揃った（時刻ｔ２）、周波数の異
なる複数の内部クロック信号ＣＬＫＲ，ＣＬＫ１〜ＣＬ
Ｋ３が生成される。
【０００９】
【発明が解決しようとする課題】ところで、このような
クロック発生回路では、リセット信号／ＲＳＴを使用し
なければ、分周回路８１〜８３が分周を開始するタイミ
ングがばらばらになって立上がりエッジを揃えることが
できない。
【００１０】しかし、リセット信号／ＲＳＴを使用する
ためには、リセット信号／ＲＳＴを外部から入力する
か、リセット信号／ＲＳＴを生成するためのたとえばパ
ワーオンリセット回路を別途設ける必要があった。この
ため、半導体集積回路装置の外部ピンの数が増加した
り、回路構成が複雑化するという問題があった。
【００１１】それゆえに、この発明の主たる目的は、リ
セット信号を外部から導入することなく、エッジの揃っ
た周波数の異なる複数のクロック信号を生成することが
可能なクロック発生回路を提供することである。
【００１２】
【課題を解決するための手段】この発明に係るクロック
発生回路は、周波数の異なる複数のクロック信号を生成
するクロック発生回路であって、直列接続されて初段が
参照クロック信号を受け、それぞれ複数のクロック信号
を出力する複数の分周回路を備えたものである。ここ
で、分周回路は、直列接続されて初段の入力端子が第１
の電位を受け、各々が、分周回路の入力クロック信号が
第２の電位の期間に入力端子の電位を取込み、取込んだ
電位を分周回路の入力クロック信号が第２の電位から第
１の電位に変化したことに応じて出力し、最終段から第
１の電位が出力されたことに応じてリセットされて第２
の電位を出力する複数のフリップフロップを含む。複数
のフリップフロップのうちの予め定められたフリップフ
ロップの出力クロック信号が分周回路の出力クロック信
号となる。
【００１３】また、この発明に係る他のクロック発生回
路は、周波数の異なる複数のクロック信号を生成するク
ロック発生回路であって、帰還クロック信号と参照クロ
ック信号の位相が一致するように出力クロック信号の位
相を制御する位相制御回路と、直列接続されて初段が位
相制御回路の出力クロック信号を受け、それぞれ複数の
クロック信号を出力し、最終段の出力クロック信号が帰
還クロック信号としても使用される複数の分周回路とを
備えたものである。
【００１４】好ましくは、分周回路は、直列接続されて
初段の入力端子が第１の電位を受け、各々が、分周回路
の入力クロック信号が第２の電位の期間に入力端子の電
位を取込み、取込んだ電位を分周回路の入力クロック信
号が第２の電位から第１の電位に変化したことに応じて
出力し、最終段から第１の電位が出力されたことに応じ
てリセットされて第２の電位を出力する複数のフリップ
フロップを含む。複数のフリップフロップのうちの予め
定められたフリップフロップの出力クロック信号が分周
回路の出力クロック信号となる。
【００１５】また好ましくは、位相制御回路は、制御信
号が活性化レベルにされたことに応じて活性化されると
ともに制御信号が非活性化レベルにされたことに応じて
非活性化される。参照クロック信号は、最終段の分周回
路の出力クロック信号の代わりに、複数のクロック信号
のうちの１つのクロック信号として使用される。
【００１６】また好ましくは、さらに、複数の分周回路
のうちの最終段の分周回路以外の各分周回路に対応して
設けられて対応の分周回路の出力クロック信号を遅延さ
せ、遅延させたクロック信号と最終段の分周回路の出力
クロック信号との位相を一致させるための遅延回路が設
けられる。
【００１７】また好ましくは、さらに、各分周回路に対
応して設けられ、対応の分周回路の出力クロック信号の
デューティ比を所定の値に補正するための補正回路が設
けられる。
【００１８】また好ましくは、補正回路は、その入力端
子が対応の分周回路の出力クロック信号を受け、対応の
分周回路の入力クロック信号が第２の電位の期間に入力
端子の電位を取込み、取込んだ電位を対応の分周回路の
入力クロック信号が第２の電位から第１の電位に変化し
たことに応じて出力するフリップフロップを含む。
【００１９】また好ましくは、補正回路は、対応の分周
回路の出力クロック信号と対応の分周回路の所定ノード
に現われる信号とを受け、デューティ比が補正されたク
ロック信号を出力する論理回路を含む。
【００２０】また好ましくは、最終段の分周回路以外の
各分周回路に対応する補正回路は、対応の分周回路とそ
の後段の分周回路との間に介挿される。
【００２１】また好ましくは、さらに、最終段の補正回
路以外の各補正回路に対応して設けられて対応の補正回
路の出力クロック信号を遅延させ、遅延させたクロック
信号と最終段の補正回路の出力クロック信号との位相を
一致させるための遅延回路が設けられる。
【００２２】また、この発明に係るさらに他のクロック
発生回路は、周波数の異なる複数の第１クロック信号お
よび複数の第２クロック信号を生成するクロック発生回
路であって、帰還クロック信号と参照クロック信号の位
相が一致するように出力クロック信号の位相を制御する
位相制御回路と、直列接続されて初段が位相制御回路の
出力クロック信号を受け、それぞれ複数の第１クロック
信号を出力し、最終段から出力される第１クロック信号
が帰還クロック信号としても使用される複数の第１分周
回路と、直列接続されて初段が最終段の第１分周回路か
ら出力される第１クロック信号を受け、それぞれ複数の
第２クロック信号を出力する複数の第２分周回路を備え
たものである。ここで、第２分周回路は、直列接続され
て初段の入力端子が第１の電位を受け、各々が、第２分
周回路の入力クロック信号が第２の電位の期間に入力端
子の電位を取込み、取込んだ電位を第２分周回路の入力
クロック信号が第２の電位から第１の電位に変化したこ
とに応じて出力し、最終段から第１の電位が出力された
ことに応じてリセットされて第２の電位を出力する複数
の第１フリップフロップを含み、複数の第１フリップフ
ロップのうちの予め定められた第１フリップフロップの
出力クロック信号が第２分周回路から出力される第２ク
ロック信号となる。
【００２３】好ましくは、第１分周回路は、直列接続さ
れて初段の入力端子が第１の電位を受け、各々が、第１
分周回路の入力クロック信号が第２の電位の期間に入力
端子の電位を取込み、取込んだ電位を第１分周回路の入
力クロック信号が第２の電位から第１の電位に変化した
ことに応じて出力し、最終段から第１の電位が出力され
たことに応じてリセットされて第２の電位を出力する複
数の第２フリップフロップを含み、複数の第２フリップ
フロップのうちの予め定められた第２フリップフロップ
の出力クロック信号が第１分周回路から出力される第１
クロック信号となる。
【００２４】また好ましくは、位相制御回路は、制御信
号が活性化レベルにされたことに応じて活性化されると
ともに制御信号が非活性化レベルにされたこと応じて非
活性化される。初段の第２分周回路は、最終段の第１分
周回路から出力される第１クロック信号の代わりに参照
クロック信号を受ける。
【００２５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による半導体集積回路装置のクロック
発生回路の構成を示す回路ブロック図である。このクロ
ック発生回路は、外部からリセット信号を受けることな
く、外部から与えられた参照クロック信号ＣＬＫＲに従
って、エッジの揃った周波数の異なる複数の内部クロッ
ク信号ＣＬＫＲ，ＣＬＫ１〜ＣＬＫ３を生成し、半導体
集積回路装置の内部回路（図示せず）に与えるものであ
る。
【００２６】図１において、このクロック発生回路は、
分周回路１〜３およびバッファ４〜７を備える。参照ク
ロック信号ＣＬＫＲは、分周回路１に入力されるととも
に、バッファ４を介して内部回路に与えられる。分周回
路１は、所定の分周比１／ｉ（ただし、ｉは２以上の整
数である）を有し、参照クロック信号ＣＬＫＲを分周し
てクロック信号ＣＬＫ１を生成する。クロック信号ＣＬ
Ｋ１の周波数ｆ１は、参照クロック信号ＣＬＫＲの周波
数ｆ０の１／ｉ倍になる（ｆ１＝ｆ０／ｉ）。クロック
信号ＣＬＫ１は、分周回路２に入力されるとともに、バ
ッファ５を介して内部回路に与えられる。
【００２７】分周回路２は、所定の分周比１／ｊ（ただ
し、ｊは２以上の整数である）を有し、分周回路１の出
力クロック信号ＣＬＫ１を分周してクロック信号ＣＬＫ
２を生成する。クロック信号ＣＬＫ２の周波数ｆ２は、
クロック信号ＣＬＫ１の周波数ｆ１＝ｆ０／ｉの１／ｊ
倍になる（ｆ２＝ｆ０／ｉｊ）。クロック信号ＣＬＫ２
は、分周回路３に入力されるとともに、バッファ６を介
して内部回路に与えられる。
【００２８】分周回路３は、所定の分周比１／ｋ（ただ
し、ｋは２以上の整数である）を有し、分周回路２の出
力クロック信号ＣＬＫ２を分周してクロック信号ＣＬＫ
３を生成する。クロック信号ＣＬＫ３の周波数ｆ３は、
クロック信号ＣＬＫ２の周波数ｆ２＝ｆ０／ｉｊの１／
ｋ倍になる（ｆ３＝ｆ０／ｉｊｋ）。クロック信号ＣＬ
Ｋ２は、バッファ７を介して内部回路に与えられる。
【００２９】このクロック発生回路では、リセット信号
が与えられないので、３つの分周回路１〜３がそれぞれ
独自のタイミングで分周を開始する可能性があるが、３
つの分周回路１〜３は直列接続されているので、最終的
には４つのクロック信号ＣＬＫＲ，ＣＬＫ１〜ＣＬＫ３
はエッジの揃ったクロック信号となる。すなわち、この
クロック発生回路によれば、リセット信号を外部から導
入することなしに、エッジの揃った複数のクロック信号
を生成することができる。
【００３０】なお、この実施の形態１では、３つの分周
回路１〜３を直列接続したが、これに限るものではな
く、２つの分周回路を直列接続してもよいし、４つ以上
の分周回路を直列接続してもよいことは言うまでもな
い。以下、分周回路の具体的構成について説明する。
【００３１】（具体例１）図２は、分周比が１／２の分
周回路Ａの構成を示す回路ブロック図である。図２で
は、この分周回路が初段の分周回路１として使用されて
いる状態が示される。
【００３２】図２において、この分周回路Ａは、リセッ
ト機能付きフリップフロップ８，９とインバータ１０と
を含む。フリップフロップ８，９のクロック端子には参
照クロック信号ＣＬＫＲが入力され、それらのリセット
端子には分周回路１内で生成されたリセット信号／ＲＳ
Ｔが入力される。フリップフロップ８の入力端子には電
源電位ＶＣＣ（「Ｈ」レベル）が与えられ、その出力ク
ロック信号が分周回路１の出力クロック信号ＣＬＫ１と
なる。クロック信号ＣＬＫ１はフリップフロップ９の入
力端子に与えられ、フリップフロップ９の出力信号φ９
がインバータ１０で反転されてリセット信号／ＲＳＴと
なる。
【００３３】フリップフロップ８は、図３に示すよう
に、入力端子８ａ、出力端子８ｂ、クロック端子８ｃ、
リセット端子８ｄ、ＮＡＮＤゲート１１，１２、トラン
スファーゲート１３〜１６、およびインバータ１７〜１
９を含む。リセット信号／ＲＳＴは、リセット端子８ｄ
を介してＮＡＮＤゲート１１，１２の一方入力ノードに
入力される。入力端子８ａには、電源電位ＶＣＣが与え
られる。トランスファーゲート１３は、入力端子８ａと
ＮＡＮＤゲート１１の他方入力ノードＮ１３との間に接
続される。ＮＡＮＤゲート１１の出力信号は、インバー
タ１７およびトランスファーゲート１４を介してＮＡＮ
Ｄゲート１１の他方入力ノードＮ１３に入力される。ま
たＮＡＮＤゲート１１の出力信号は、トランスファーゲ
ート１５およびインバータ１８を介して出力端子８ｂに
出力される。インバータ１８の出力信号ＣＬＫ１はＮＡ
ＮＤゲート１２の他方入力ノードに入力され、ＮＡＮＤ
ゲート１２の出力信号はトランスファーゲート１６を介
してインバータ１８の入力ノードに与えられる。
【００３４】参照クロック信号ＣＬＫＲは、クロック端
子８ｃを介してトランスファーゲート１３，１６のＰチ
ャネルＭＯＳトランジスタ側のゲートおよびトランスフ
ァーゲート１５，１４のＮチャネルＭＯＳトランジスタ
側のゲートに直接入力されるとともに、クロック端子８
ｃおよびインバータ１９を介してトランスファーゲート
１３，１６のＮチャネルＭＯＳトランジスタ側のゲート
およびトランスファーゲート１５，１４のＰチャネルＭ
ＯＳトランジスタ側のゲートに入力される。
【００３５】リセット信号／ＲＳＴが非活性化レベルの
「Ｈ」レベルの場合は、ＮＡＮＤゲート１１，１２の各
々は他方入力ノードに入力される信号に対してインバー
タとして動作する。参照クロック信号ＣＬＫＲが「Ｌ」
レベルの場合は、トランスファーゲート１３，１６が導
通するとともにトランスファーゲート１４，１５が非導
通になり、ノードＮ１３が「Ｈ」レベルにされるととも
に、出力端子８ｂのレベルがＮＡＮＤゲート１２、トラ
ンスファーゲート１６およびインバータ１８によってラ
ッチされる。参照クロック信号ＣＬＫＲが「Ｈ」レベル
になると、トランスファーゲート１３，１６が非導通に
なるとともに、トランスファーゲート１４，１５が導通
し、ノードＮ１３のレベルがＮＡＮＤゲート１１、イン
バータ１７およびトランスファーゲート１４でラッチさ
れるとともに、ノードＮ１３のレベルがＮＡＮＤゲート
１１、トランスファーゲート１５およびインバータ１８
を介して出力端子８ｂに伝達される。
【００３６】リセット信号／ＲＳＴが活性化レベルの
「Ｌ」レベルの場合は、ＮＡＮＤゲート１１，１２の出
力信号はともに「Ｈ」レベルに固定される。参照クロッ
ク信号ＣＬＫＲが「Ｌ」レベルの場合はＮＡＮＤゲート
１２の出力信号がトランスファーゲート１６およびイン
バータ１８を介して出力端子８ｂに出力され、参照クロ
ック信号ＣＬＫＲが「Ｈ」レベルの場合はＮＡＮＤゲー
ト１１の出力信号がトランスファーゲート１５およびイ
ンバータ１８を介して出力端子８ｂに出力される。した
がって、リセット信号／ＲＳＴが活性化レベルの「Ｌ」
レベルの場合は、出力端子８ｂは「Ｌ」レベルに固定さ
れる。フリップフロップ９もフリップフロップ８と同じ
構成である。
【００３７】図４は、図２および図３で示した分周回路
Ａの動作を示すタイムチャートである。図４において、
参照クロック信号ＣＬＫＲのサイクル１における立上が
りエッジ（時刻ｔ１）に応答してリセット信号／ＲＳＴ
が「Ｌ」レベルされ、フリップフロップ８，９がリセッ
トされてフリップフロップ８，９の出力信号ＣＬＫ１，
φ９がともに「Ｌ」レベルにされる。サイクル１におけ
る参照クロック信号ＣＬＫＲが「Ｌ」レベルの期間に、
「Ｈ」レベルがフリップフロップ８に取込まれ、「Ｌ」
レベルがフリップフロップ９に取込まれる。
【００３８】サイクル２における参照クロック信号ＣＬ
ＫＲの立上がりエッジ（時刻ｔ２）に応答して、フリッ
プフロップ８の出力信号ＣＬＫ１が「Ｈ」レベルに立上
げられる。このとき、フリップフロップ９の出力信号φ
９は「Ｌ」レベルのまま変化しない。サイクル２におけ
る参照クロック信号ＣＬＫＲが「Ｌ」レベルの期間に、
「Ｈ」レベルがフリップフロップ８，９に取込まれる。
【００３９】サイクル３における参照クロック信号ＣＬ
ＫＲの立上がりエッジ（時刻ｔ３）に応答して、フリッ
プフロップ９の出力信号φ９が「Ｈ」レベルに立上げら
れる。これに応じてリセット信号／ＲＳＴが活性化レベ
ルの「Ｌ」レベルに立下げられ、フリップフロップ８，
９の出力信号ＣＬＫ１，φ９が「Ｌ」レベルにリセット
される。信号ＣＬＫ１，φ９は、サイクル３では「Ｌ」
レベルのまま変化しない。このようにして、クロック信
号ＣＬＫ１は、参照クロック信号ＣＬＫＲを１／２の分
周比で分周した信号となる。
【００４０】（具体例２）図５は、分周比が１／３の分
周回路Ｂの構成を示す回路ブロック図である。図５で
は、この分周回路Ｂが初段の分周回路１として使用され
ている状態が示されている。
【００４１】図５において、この分周回路Ｂが図２の分
周回路Ａと異なる点は、インバータ１０が削除され、フ
リップフロップ２０およびインバータ２１が追加されて
いる点である。フリップフロップ２０のクロック端子に
は参照クロック信号ＣＬＫＲが入力され、そのリセット
端子にはリセット信号／ＲＳＴが入力され、その入力端
子にはフリップフロップ９の出力信号φ９が入力され
る。フリップフロップ２０の出力信号φ２０は、インバ
ータ２１で反転されてリセット信号／ＲＳＴとなる。
【００４２】図６は、図５に示した分周回路Ｂの動作を
示すタイムチャートである。図６において、初期状態で
はフリップフロップ８，９，２０がリセットされてフリ
ップフロップ８，９，２０の出力信号ＣＬＫ１，φ９，
φ２０がともに「Ｌ」レベルにされている。このとき、
参照クロック信号ＣＬＫＲが「Ｌ」レベルの期間に、
「Ｈ」レベルがフリップフロップ８に取込まれ、「Ｌ」
レベルがフリップフロップ９，２０に取込まれる。
【００４３】サイクル０における参照クロック信号ＣＬ
ＫＲの立上がりエッジ（時刻ｔ０）に応答して、フリッ
プフロップ８の出力信号ＣＬＫ１が「Ｈ」レベルに立上
げられる。このときフリップフロップ９，２０の出力信
号φ９，φ２０は「Ｌ」レベルのまま変化しない。サイ
クル０における参照クロック信号ＣＬＫＲが「Ｌ」レベ
ルの期間に、「Ｈ」レベルがフリップフロップ８，９に
取込まれるとともに「Ｌ」レベルがフリップフロップ２
０に取込まれる。
【００４４】サイクル１における参照クロック信号ＣＬ
ＫＲの立上がりエッジ（時刻ｔ１）に応答して、フリッ
プフロップ９の出力信号φ９が「Ｈ」レベルの立上げら
れる。このときフリップフロップ８，２０の出力信号Ｃ
ＬＫ１，φ２０はそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルのまま変化しない。サイクル１における参照クロッ
ク信号ＣＬＫＲが「Ｌ」レベルの期間に、「Ｈ」レベル
がフリップフロップ８，９，２０に取込まれる。
【００４５】サイクル２における参照クロック信号ＣＬ
ＫＲの立上がりエッジ（時刻ｔ２）に応答して、フリッ
プフロップ２０の出力信号φ２０が「Ｈ」レベルに立上
げられる。これに応じてリセット信号／ＲＳＴが活性化
レベルの「Ｌ」レベルに立下げられ、フリップフロップ
８，９，２０の出力信号ＣＬＫ１，φ９，φ２０が
「Ｌ」レベルにリセットされる。この後は、サイクル０
〜２と同じ動作が繰返される。このようにしてクロック
信号ＣＬＫ１は、参照クロック信号ＣＬＫＲを１／３の
分周比で分周した信号となる。
【００４６】（具体例３）図７は、分周比が１／４の分
周回路Ｃの構成を示す回路ブロック図である。図７にお
いて、この分周回路Ｃが図５の分周回路Ｂと異なる点
は、インバータ２１が削除され、フリップフロップ２２
およびインバータ２３が追加されている点である。フリ
ップフロップ２２のクロック端子には参照クロック信号
ＣＬＫＲが入力され、そのリセット端子にはリセット信
号／ＲＳＴが入力され、その入力端子にはフリップフロ
ップ２０の出力信号φ２０が入力される。フリップフロ
ップ２２の出力信号φ２２は、インバータ２３で反転さ
れてリセット信号／ＲＳＴとなる。また、フリップフロ
ップ９の出力クロック信号は、この分周回路Ｃの出力ク
ロック信号ＣＬＫ１となる。
【００４７】図８は、図７に示した分周回路Ｃの動作を
示すタイムチャートである。図８において、この分周回
路Ｃでは、参照クロック信号ＣＬＫＲのサイクル０，
１，２，３における立上がりエッジ（時刻ｔ０，ｔ１，
ｔ２，ｔ３）に応答して、フリップフロップ８，９，２
０，２２の出力信号φ８，ＣＬＫ１，φ２０，φ２２が
「Ｈ」レベルに立上げられる。フリップフロップ２２の
出力信号φ２２が「Ｈ」レベルに立上げられると、リセ
ット信号／ＲＳＴが「Ｌ」レベルに立下げられ、フリッ
プフロップ８，９，２０，２２がリセットされる。この
ようにしてクロック信号ＣＬＫ１は、参照クロック信号
ＣＬＫＲを１／４の分周比で分周した信号となる。
【００４８】なお、具体例１〜３からわかるように、分
周比が１／Ｎ（ただし、Ｎは２以上の整数である）の分
周回路は、直列接続されたＮ個のリセット機能付きフリ
ップフロップと、最終段のフリップフロップの出力信号
を反転させてリセット信号を生成するインバータとで構
成される。
【００４９】［実施の形態２］図９は、この発明の実施
の形態２による半導体集積回路装置のクロック発生回路
の構成を示す回路ブロック図である。このクロック発生
回路は、外部からリセット信号を受けることなく、外部
から与えられた参照クロック信号ＣＬＫＲに従って、エ
ッジの揃った複数の内部クロック信号ＣＬＫ１０〜ＣＬ
Ｋ１３を生成し、半導体集積回路装置の内部回路（図示
せず）に与えるものである。
【００５０】図９において、このクロック発生回路は、
ＰＬＬ（位相同期ループ）回路３０、分周回路３１〜３
３およびバッファ３４〜３７を備える。分周回路３１
は、所定の分周比１／ｌ（ただし、ｌは２以上の整数で
ある）を有し、ＰＬＬ回路３０の出力クロック信号ＣＬ
Ｋ１３を分周してクロック信号ＣＬＫ１２を生成する。
クロックＣＬＫ１２の周波数ｆ１２は、ＰＬＬ回路３０
の出力クロック信号ＣＬＫ１３の周波数ｆ１３の１／ｌ
倍になる（ｆ１２＝ｆ１３／ｌ）。クロック信号ＣＬＫ
１２は、分周回路３２に入力されるとともに、バッファ
３６を介して内部回路に与えられる。
【００５１】分周回路３２は、所定の分周比１／ｍ（た
だし、ｍは２以上の整数である）を有し、分周回路３１
の出力クロック信号ＣＬＫ１２を分周してクロック信号
ＣＬＫ１１を生成する。クロック信号ＣＬＫ１１の周波
数ｆ１１は、クロック信号ＣＬＫ１２の周波数ｆ１２＝
ｆ１３／ｌの１／ｍ倍になる（ｆ１１＝ｆ１３／ｌ
ｍ）。クロック信号ＣＬＫ１１は、分周回路３３に入力
されるとともに、バッファ３５を介して内部回路に与え
られる。
【００５２】分周回路３３は、所定の分周比１／ｎ（た
だし、ｎは２以上の整数である）を有し、分周回路３２
の出力クロック信号ＣＬＫ１１を分周してクロック信号
ＣＬＫ１０を生成する。クロック信号ＣＬＫ１０の周波
数ｆ１０は、クロック信号ＣＬＫ１１の周波数ｆ１１＝
ｆ１３／ｌｍの１／ｎ倍になる（ｆ１０＝ｆ１３／ｌｍ
ｎ）。クロック信号ＣＬＫ１０は、ＰＬＬ回路３０に入
力されたとともに、バッファ３４を介して内部回路に与
えられる。
【００５３】分周回路３１，３２，３３は、実施の形態
１で示した分周回路と同じものであり、それぞれ直列接
続されたｌ，ｍ，ｎ個のリセット機能付きフリップフロ
ップと、インバータとを含む。
【００５４】ＰＬＬ回路３０は、参照クロック信号ＣＬ
ＫＲと分周回路３３の出力クロック信号ＣＬＫ１０とを
受け、クロック信号ＣＬＫ１０の周波数および位相が参
照クロック信号ＣＬＫＲの周波数および位相に一致する
ようにクロック信号ＣＬＫ１３の周波数および位相を制
御する。したがって、クロック信号ＣＬＫ１０の周波数
ｆ１０は参照クロック信号ＣＬＫＲの周波数ｆ０と同じ
になる。また、クロック信号ＣＬＫ１３の周波数ｆ１３
は、参照クロック信号ＣＬＫＲの周波数ｆ０のｌｍｎ倍
になる（ｆ１３＝ｌｍｎｆ０，ｆ１２＝ｍｎｆ０，ｆ１
１＝ｎｆ０，ｆ１０＝ｆ０）。
【００５５】以上より、このクロック発生回路によれ
ば、リセット信号を外部から導入することなしに、エッ
ジの揃った複数のクロック信号ＣＬＫ１０〜ＣＬＫ１３
を生成することができる。
【００５６】なおこの実施の形態２では、３つの分周回
路３１〜３３を直列接続したが、これに限るものではな
く、２つの分周回路を直列接続してもよいし、４つ以上
の分周回路を直列接続してもよいことは言うまでもな
い。
【００５７】また、図１０に示すように、ＰＬＬ回路３
０をＰＬＬ回路３０′で置換し、分周回路３３の出力ク
ロック信号ＣＬＫ１０の代わりに参照クロック信号ＣＬ
ＫＲをバッファ３４に与えてもよい。ＰＬＬ回路３０′
は、信号φＥが「Ｈ」レベルの場合に活性化され、信号
φＥが「Ｌ」レベルの場合は非活性化される。通常動作
時は、信号φＥを「Ｈ」レベルにしてＰＬＬ回路３０′
を活性化させ、参照クロック信号ＣＬＫＲを逓倍したク
ロック信号ＣＬＫ１１〜ＣＬＫ１３を使用する。低速動
作時は、信号φＥを「Ｌ」レベルにしてＰＬＬ回路３
０′を非活性化させ、参照クロック信号ＣＬＫＲのみを
使用する。この場合は、周波数が高いクロック信号ＣＬ
Ｋ１１〜ＣＬＫ１３が不要な低速動作時にＰＬＬ回路３
０′を停止させるので、消費電力の低減化を図ることが
できる。
【００５８】また、実施の形態１と２を組合せ、図９お
よび図１０のクロック発生回路のバッファ３４を図１の
クロック発生回路と置換してもよい。この場合は、参照
クロック信号ＣＬＫＲを分周した周波数の低いクロック
信号と、参照クロック信号ＣＬＫＲを逓倍した周波数の
高いクロック信号とを生成することができる。
【００５９】［実施の形態３］図１１は、この発明の実
施の形態３による半導体集積回路装置のクロック発生回
路を示す回路ブロック図であって、図１と対比される図
である。図１１を参照して、このクロック発生回路が図
１のクロック発生回路と異なる点は、遅延回路４０〜４
５が追加されている点である。
【００６０】図４で示したように、分周回路１の入力ク
ロック信号ＣＬＫＲの立上がりエッジと出力クロック信
号ＣＬＫ１の立上がりエッジの間には、分周回路１の遅
延時間による位相差が生じる。分周回路２，３の各々で
も入力クロック信号と出力クロック信号の間に位相差が
生じる。
【００６１】そこで、この実施の形態３では、分周回路
２とバッファ６の間に１つの遅延回路４０を接続し、分
周回路１とバッファ５の間に２つの遅延回路４１，４２
を直列接続し、分周回路１の入力ノードとバッファ４の
間に３つの遅延回路４３〜４５を直列接続する。
【００６２】遅延回路４０〜４５の１つ当たりの遅延時
間は、分周回路１〜３の１つ当たりの遅延時間と等しく
設定されている。したがって、４つの内部クロック信号
ＣＬＫＲ，ＣＬＫ１〜ＣＬＫ３の位相差はキャンセルさ
れる。
【００６３】なお、この方法は、実施の形態２のクロッ
ク発生回路にも適用可能であることは言うまでもない。
【００６４】［実施の形態４］図１２は、この発明の実
施の形態４による半導体集積回路装置のクロック発生回
路の構成を示す回路ブロック図であって、図１と対比さ
れる図である。図１２を参照して、このクロック発生回
路が図１のクロック発生回路と異なる点は、デューティ
補正回路４６〜４８が追加されている点である。
【００６５】図４、図６および図８で示したように、分
周回路の出力クロック信号のデューティ比は５０％より
も大きくなる。そこで、この実施の形態４では、分周回
路１〜３とバッファ５〜７の間にそれぞれデューティ補
正回路４６〜４８を設ける。これにより、内部クロック
信号ＣＬＫＲ，ＣＬＫ１〜ＣＬＫ３の各々のデューティ
比を５０％にすることが可能になる。以下、デューティ
補正回路の具体的な構成について説明する。
【００６６】（具体例１）図１３は、分周比が１／２の
分周回路Ａの出力信号ＣＬＫ１のデューティ比を補正す
るためのデューティ補正回路５０の構成を示す回路ブロ
ック図である。
【００６７】図１３において、このデューティ補正回路
５０はフリップフロップ５１を含む。フリップフロップ
５１のクロック端子には分周回路Ａの入力クロック信号
である参照クロック信号ＣＬＫＲが与えられ、その入力
端子には分周回路Ａの出力クロック信号ＣＬＫ１が与え
られる。フリップフロップ５１は、図１４に示すよう
に、参照クロック信号ＣＬＫＲが「Ｌ」レベルの期間に
クロック信号ＣＬＫ１のレベルを取込み、参照クロック
信号ＣＬＫＲの立上がりエッジに応答して、取込んだレ
ベルを出力する。したがって、フリップフロップ５１す
なわちデューティ補正回路５０の出力クロック信号ＣＬ
Ｋ１′は、デューティ比が５０％のクロック信号とな
る。
【００６８】（具体例２）図１５は、分周比が１／２の
分周回路Ａの出力クロック信号ＣＬＫ１のデューティ比
を補正するための他のデューティ補正回路５２の構成を
示す回路ブロック図である。
【００６９】図１５において、このデューティ補正回路
５２は、ＡＮＤゲート５３およびインバータ５４を含
む。分周回路Ａの出力クロック信号ＣＬＫ１はＡＮＤゲ
ート５３の一方入力ノードに与えられ、信号φ９はイン
バータ５４を介してＡＮＤゲート５３の他方入力ノード
に入力される。ＡＮＤゲート５３の出力クロック信号Ｃ
ＬＫ１′は、図１６に示すように、クロック信号ＣＬＫ
１が「Ｈ」レベルであり、かつ信号φ９が「Ｌ」レベル
である期間に「Ｈ」レベルになる。したがって、デュー
ティ補正回路５２の出力クロック信号ＣＬＫ１′は、デ
ューティ比が５０％のクロック信号となる。
【００７０】（具体例３）図１７は、分周比が１／３の
分周回路Ｂの出力クロック信号ＣＬＫ１のデューティ比
を補正するためのデューティ補正回路５５の構成を示す
回路ブロック図である。
【００７１】図１７において、このデューティ補正回路
５５はＡＮＤゲート５６を含む。ＡＮＤゲート５６の一
方入力ノードには分周回路Ｂの出力クロック信号ＣＬＫ
１が入力され、その他方入力ノードにはフリップフロッ
プ２０に含まれるＮＡＮＤゲート１１の出力信号φ１１
が入力される。信号φ１１は、図１８に示すように、ク
ロック信号ＣＬＫ１が「Ｈ」レベルに立上げられた後の
参照クロック信号ＣＬＫＲの２回目の立下がりエッジに
応答して「Ｈ」レベルから「Ｌ」レベルに立下げられ、
クロック信号ＣＬＫ１の立下がりエッジと同時に「Ｌ」
レベルから「Ｈ」レベルに立上げられる。ＡＮＤゲート
５６の出力クロック信号ＣＬＫ１′は、クロック信号Ｃ
ＬＫ１，φ１１がともに「Ｈ」レベルの期間に「Ｈ」レ
ベルになる。したがって、デューティ補正回路５５の出
力クロック信号ＣＬＫ１′は、デューティ比が５０％の
クロック信号となる。
【００７２】（具体例４）図１９は、分周比が１／４の
分周回路Ｃの出力クロック信号ＣＬＫ１のデューティ比
を補正するためのデューティ補正回路５７の構成を示す
回路ブロック図である。
【００７３】図１９において、このデューティ補正回路
５７はフリップフロップ５８を含む。フリップフロップ
５８のクロック端子には分周回路Ｃの入力クロック信号
である参照クロック信号ＣＬＫＲが与えられ、その入力
端子には分周回路Ｃの出力クロック信号ＣＬＫ１が与え
られる。フリップフロップ５８は、図２０に示すよう
に、参照クロック信号ＣＬＫＲが「Ｌ」レベルの期間に
クロック信号ＣＬＫ１のレベルを取込み、参照クロック
信号ＣＬＫＲの立上がりエッジに応答して、取込んだレ
ベルを出力する。したがって、フリップフロップ５８で
のデューティ補正回路５７の出力クロック信号ＣＬＫ
１′は、デューティ比が５０％のクロック信号となる。
【００７４】（具体例５）図２１は、分周比が１／４の
分周回路Ｃの出力信号のデューティ比を補正するための
他のデューティ補正回路６０の構成を示す回路ブロック
図である。
【００７５】図２１において、このデューティ補正回路
６０は、ＡＮＤゲート６１およびインバータ６２を含
む。分周回路Ｃに含まれるフリップフロップ８の出力信
号φ８はＡＮＤゲート６１の一方入力ノードに与えら
れ、フリップフロップ２０の出力信号φ２０はインバー
タ６２を介してＡＮＤゲート６１の他方入力ノードに入
力される。信号φ８は、図２２に示すように、参照クロ
ック信号ＣＬＫＲの１回目の立上がりエッジ（時刻ｔ
０）に応答して「Ｌ」レベルから「Ｈ」レベルに立上げ
られ、参照クロック信号ＣＬＫＲの４回目の立上がりエ
ッジ（時刻ｔ３）に応答して「Ｈ」レベルから「Ｌ」レ
ベルに立下げられ、参照クロック信号ＣＬＫＲの５回目
の立上がりエッジ（時刻ｔ４）に応答して「Ｌ」レベル
から「Ｈ」レベルに立上げられる。また、信号φ２０
は、参照クロック信号ＣＬＫＲの３回目の立上がりエッ
ジ（時刻ｔ２）に応答して「Ｌ」レベルから「Ｈ」レベ
ルに立上げられ、４回目の立上がりエッジ（時刻ｔ３）
に応答して「Ｈ」レベルから「Ｌ」レベルに立下げられ
る。ＡＮＤゲート６１の出力クロック信号ＣＬＫ１′
は、クロック信号φ８が「Ｈ」レベルであり、かつクロ
ック信号φ２０が「Ｌ」レベルである期間に「Ｈ」レベ
ルになる。したがって、デューティ補正回路６０の出力
クロック信号ＣＬＫ１′は、デューティ比が５０％のク
ロック信号となる。
【００７６】（変更例１）図２３は、実施の形態４の変
更例１を示す回路ブロック図である。図２３を参照し
て、このクロック発生回路が図１２のクロック発生回路
と異なる点は、デューティ補正回路４６，４７の出力ク
ロック信号ＣＬＫ１′，ＣＬＫ２′がそれぞれ分周回路
２，３にも入力されている点である。このクロック発生
回路でも図１２のクロック発生回路と同じ効果が得られ
る。
【００７７】（変更例２）図２４は、実施の形態４の変
更例２を示す回路ブロック図である。図２４を参照し
て、このクロック発生回路が図１２のクロック発生回路
と異なる点は、遅延回路６３が追加されている点であ
る。遅延回路６３は、デューティ補正回路４６〜４８の
各々と同じ遅延時間を有し、参照クロック信号ＣＬＫＲ
を遅延させてバッファ４に与える。したがって、内部ク
ロック信号ＣＬＫＲ，ＣＬＫ１′〜ＣＬＫ３′のエッジ
をより精度よく揃えることができる。
【００７８】（変更例３）図２５は、実施の形態４の変
更例３を示す回路ブロック図である。図２５を参照し
て、このクロック発生回路が図２３のクロック発生回路
と異なる点は、遅延回路７０〜７５が追加されている点
である。
【００７９】遅延回路７０は、デューティ補正回路４７
の出力クロック信号ＣＬＫ２′を遅延させてバッファ６
に与える。遅延回路７１，７２は、デューティ補正回路
４６の出力クロック信号ＣＬＫ１′を遅延させてバッフ
ァ５に与える。遅延回路７３〜７５は、参照クロック信
号ＣＬＫＲを遅延させてバッファ４に与える。
【００８０】遅延回路７０〜７５の１つ当たりの遅延時
間は、デューティ補正回路４６〜４８の１つ当たりの遅
延時間と等しく設定されている。したがって、４つの内
部クロック信号ＣＬＫＲ，ＣＬＫ１′〜ＣＬＫ３′の位
相差はキャンセルされる。
【００８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８２】
【発明の効果】以上のように、この発明に係るクロック
発生回路では、直列接続されて初段が参照クロック信号
を受け、それぞれ複数のクロック信号を出力する複数の
分周回路が設けられる。分周回路は、直列接続されて初
段の入力端子が第１の電位を受け、各々が、分周回路の
入力クロック信号が第２の電位の期間に入力端子の電位
を取込み、取込んだ電位を分周回路の入力クロック信号
が第２の電位から第１の電位に変化したことに応じて出
力し、最終段から第１の電位が出力されたことに応じて
リセットされて第２の電位を出力する複数のフリップフ
ロップを含む。複数のフリップフロップのうちの予め定
められたフリップフロップの出力クロック信号が分周回
路の出力クロック信号となる。したがって、リセット信
号を必要としない分周回路を複数個直列接続したので、
外部からリセット信号を導入することなく、エッジの揃
った周波数の異なる複数のクロック信号を生成すること
ができる。
【００８３】また、この発明に係る他のクロック発生回
路では、帰還クロック信号と参照クロック信号の位相が
一致するように、出力クロック信号の位相を制御する位
相制御回路と、直列接続されて初段が位相制御回路の出
力クロック信号を受け、それぞれ複数のクロック信号を
出力し、最終段の出力クロック信号が帰還クロック信号
としても使用される複数の分周回路とが設けられる。し
たがって、分周回路を複数個直列接続したので、外部か
らリセット信号を導入することなく、エッジの揃った周
波数の異なる複数のクロック信号を生成することができ
る。
【００８４】好ましくは、分周回路は、直列接続されて
初段の入力端子が第１の電位を受け、各々が、分周回路
の入力クロック信号が第２の電位の期間に入力端子の電
位を取込み、取込んだ電位を分周回路の入力クロック信
号が第２の電位から第１の電位に変化したことに応じて
出力し、最終段から第１の電位が出力されたことに応じ
てリセットされて第２の電位を出力する複数のフリップ
フロップを含む。複数のフリップフロップのうち予め定
められたフリップフロップの出力クロック信号が分周回
路の出力クロック信号となる。この場合は、リセット信
号を必要としない分周回路を複数個直列接続したので、
外部からリセット信号を導入することなく、エッジの揃
った周波数の異なる複数のクロック信号を生成すること
ができる。
【００８５】また好ましくは、位相制御回路は、制御信
号が活性化レベルにされたことに応じて非活性化される
とともに制御信号が非活性化レベルにされたことに応じ
て非活性化され、参照クロック信号は、最終段の分周回
路の出力クロック信号の代わりに、複数のクロック信号
のうちの１つのクロック信号として使用される。この場
合は、参照クロック信号を逓倍した周波数の高いクロッ
ク信号が不要な場合は、位相制御回路を非活性化させて
参照クロック信号のみを使用することができ、消費電力
の低減化を図ることができる。
【００８６】また好ましくは、さらに、複数の分周回路
のうちの最終段の分周回路以外の各分周回路に対応して
設けられて対応の分周回路の出力クロック信号を遅延さ
せ、遅延させたクロック信号と最終段の分周回路の出力
クロック信号との位相を一致させるための遅延回路が設
けられる。この場合は、複数のクロック信号のエッジを
より正確に揃えることができる。
【００８７】また好ましくは、さらに、各分周回路に対
応して設けられ、対応の分周回路の出力クロック信号の
デューティ比を所定の値に補正するための補正回路が設
けられる。この場合は、複数のクロック信号のデューテ
ィ比を所定値に揃えることができる。
【００８８】また好ましくは、補正回路は、その入力端
子が対応の分周回路の出力クロック信号を受け、対応の
分周回路の入力クロック信号が第２の電位の期間に入力
端子の電位を取込み、取込んだ電位を対応の分周回路の
入力クロック信号が第２の電位から第１の電位に変化し
たことに応じて出力するフリップフロップを含む。この
場合は、補正回路を容易に構成することができる。
【００８９】また好ましくは、補正回路は、対応の分周
回路の出力クロック信号と対応の分周回路の所定ノード
に現われる信号とを受け、デューティ比が補正されたク
ロック信号を出力する論理回路を含む。この場合も、補
正回路を容易に構成することができる。
【００９０】また好ましくは、最終段の分周回路以外の
各分周回路に対応する補正回路は、対応の分周回路とそ
の後段の分周回路との間に介挿される。この場合は、デ
ューティ比が補正されたクロック信号が後段の分周回路
に与えられるので、分周動作の安定化を図ることができ
る。
【００９１】また好ましくは、さらに、最終段の補正回
路以外の各補正回路に対応して設けられて対応の補正回
路の出力クロック信号を遅延させ、遅延させたクロック
信号と最終段の補正回路の出力クロック信号との位相を
一致させるための遅延回路が設けられる。この場合は、
複数のクロック信号のエッジをより正確に揃えることが
できる。
【００９２】また、この発明に係るさらに他のクロック
発生回路では、帰還クロック信号と参照クロック信号の
位相が一致するように出力クロック信号の位相を制御す
る位相制御回路と、直列接続されて初段が位相制御回路
の出力クロック信号を受け、それぞれ複数の第１クロッ
ク信号を出力し、最終段から出力される第１クロック信
号が帰還クロック信号としても使用される複数の第１分
周回路と、直列接続されて初段が最終段の第１分周回路
から出力される第１クロック信号を受け、それぞれ複数
の第２クロック信号を出力する複数の第２分周回路とが
設けられる。第２分周回路は、上述した分周回路と同じ
構成である。したがって、第１分周回路を複数個直列接
続するとともに、リセット信号を必要としない第２分周
回路を複数個直列接続するので、外部からリセット信号
を導入することなく、エッジの揃った周波数の異なる複
数の第１クロック信号および複数の第２クロック信号を
生成することができる。
【００９３】好ましくは，第１分周回路も上述した分周
回路と同じ構成にされる。この場合は、リセット信号を
必要としない第１分周回路を複数個直列接続するととも
に、リセット信号を必要としない第２分周回路を複数個
直列接続するので、外部からリセット信号を導入するこ
となく、エッジの揃った周波数の異なる複数の第１クロ
ック信号および複数の第２クロック信号を生成すること
ができる。
【００９４】また好ましくは、位相制御回路は、制御信
号が活性化レベルにされたことに応じて活性化されると
ともに制御信号が非活性化レベルにされたことに応じて
非活性化され、初段の第２分周回路は、最終段の第１分
周回路から出力される第１クロック信号の代わりに参照
クロック信号を受ける。この場合は、参照クロック信号
を逓倍した周波数の高い第１クロック信号が不要な場合
は、位相制御回路を非活性化させて参照クロック信号を
分周した周波数の低い第２クロック信号のみを使用する
ことができ、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置のクロック発生回路の構成を示す回路ブロック図
である。
【図２】 図１に示した分周回路の具体例１を示す回路
ブロック図である。
【図３】 図２に示したフリップフロップの構成を示す
回路図である。
【図４】 図２に示した分周回路の動作を示すタイムチ
ャートである。
【図５】 図１に示した分周回路の具体例２を示す回路
ブロック図である。
【図６】 図５に示した分周回路の動作を示すタイムチ
ャートである。
【図７】 図１に示した分周回路の具体例３を示す回路
ブロック図である。
【図８】 図７に示した分周回路の動作を示すタイムチ
ャートである。
【図９】 この発明の実施の形態２による半導体集積回
路装置のクロック発生回路の構成を示す回路ブロック図
である。
【図１０】 実施の形態２の変更例を示す回路ブロック
図である。
【図１１】 この発明の実施の形態３による半導体集積
回路装置のクロック発生回路の構成を示す回路ブロック
図である。
【図１２】 この発明の実施の形態４による半導体集積
回路装置のクロック発生回路の構成を示す回路ブロック
図である。
【図１３】 図１２に示したデューティ補正回路の具体
例１を示す回路ブロック図である。
【図１４】 図１３に示したデューティ補正回路の動作
を示すタイムチャートである。
【図１５】 図１２に示したデューティ補正回路の具体
例２を示す回路ブロック図である。
【図１６】 図１５に示したデューティ補正回路の動作
を示すタイムチャートである。
【図１７】 図１２に示したデューティ補正回路の具体
例３を示す回路ブロック図である。
【図１８】 図１８に示したデューティ補正回路の動作
を示すタイムチャートである。
【図１９】 図１２に示したデューティ補正回路の具体
例４を示す回路ブロック図である。
【図２０】 図１９に示したデューティ補正回路の動作
を示すタイムチャートである。
【図２１】 図１２に示したデューティ補正回路の具体
例５を示す回路ブロック図である。
【図２２】 図２１に示したデューティ補正回路の動作
を示すタイムチャートである。
【図２３】 実施の形態４の変更例１を示す回路ブロッ
ク図である。
【図２４】 実施の形態４の変更例２を示す回路ブロッ
ク図である。
【図２５】 実施の形態４の変更例３を示す回路ブロッ
ク図である。
【図２６】 従来の半導体集積回路装置のクロック発生
回路の構成を示す回路ブロック図である。
【図２７】 図２６に示した分周回路の構成を示す回路
ブロック図である。
【図２８】 図２６に示したクロック発生回路の動作を
示すタイムチャートである。
【符号の説明】
１〜３，Ａ，Ｂ，Ｃ，３１〜３３，８１〜８３ 分周回
路、４〜７，３４〜３７，８４〜８７ バッファ、８，
９，２０，２２，５１，５８，９１ フリップフロッ
プ、１０，１７〜１９，２１，２３，５４，６２，９２
インバータ、１１，１２ ＮＡＮＤゲート、１３〜１
６ トランスファーゲート、３０，３０′ＰＬＬ回路、
４０〜４５，６３，７０〜７５ 遅延回路、４６〜４
８，５０，５２，５５，５７，６０ デューティ補正回
路、５３，５６，６１ ＡＮＤゲート、９０ セレク
タ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 周波数の異なる複数のクロック信号を生
    成するクロック発生回路であって、 直列接続されて初段が参照クロック信号を受け、それぞ
    れ前記複数のクロック信号を出力する複数の分周回路を
    備え、 前記分周回路は、 直列接続されて初段の入力端子が第１の電位を受け、各
    々が、前記分周回路の入力クロック信号が第２の電位の
    期間に入力端子の電位を取込み、取込んだ電位を前記分
    周回路の入力クロック信号が第２の電位から第１の電位
    に変化したことに応じて出力し、最終段から第１の電位
    が出力されたことに応じてリセットされて第２の電位を
    出力する複数のフリップフロップを含み、 前記複数のフリップフロップのうちの予め定められたフ
    リップフロップの出力クロック信号が前記分周回路の出
    力クロック信号となる、クロック発生回路。
  2. 【請求項２】 周波数の異なる複数のクロック信号を生
    成するクロック発生回路であって、 帰還クロック信号と参照クロック信号の位相が一致する
    ように出力クロック信号の位相を制御する位相制御回
    路、および直列接続されて初段が前記位相制御回路の出
    力クロック信号を受け、それぞれ前記複数のクロック信
    号を出力し、最終段の出力クロック信号が前記帰還クロ
    ック信号としても使用される複数の分周回路を備える、
    クロック発生回路。
  3. 【請求項３】 前記分周回路は、 直列接続されて初段の入力端子が第１の電位を受け、各
    々が、前記分周回路の入力クロック信号が第２の電位の
    期間に入力端子の電位を取込み、取込んだ電位を前記分
    周回路の入力クロック信号が第２の電位から第１の電位
    に変化したことに応じて出力し、最終段から第１の電位
    が出力されたことに応じてリセットされて第２の電位を
    出力する複数のフリップフロップを含み、 前記複数のフリップフロップのうちの予め定められたフ
    リップフロップの出力クロック信号が前記分周回路の出
    力クロック信号となる、請求項２に記載のクロック発生
    回路。
  4. 【請求項４】 前記位相制御回路は、制御信号が活性化
    レベルにされたことに応じて活性化されるとともに前記
    制御信号が非活性化レベルにされたことに応じて非活性
    化され、 前記参照クロック信号は、最終段の分周回路の出力クロ
    ック信号の代わりに、前記複数のクロック信号のうちの
    １つのクロック信号として使用される、請求項２または
    請求項３に記載のクロック発生回路。
  5. 【請求項５】 さらに、前記複数の分周回路のうちの最
    終段の分周回路以外の各分周回路に対応して設けられて
    対応の分周回路の出力クロック信号を遅延させ、遅延さ
    せたクロック信号と前記最終段の分周回路の出力クロッ
    ク信号との位相を一致させるための遅延回路を備える、
    請求項１から請求項４のいずれかに記載のクロック発生
    回路。
  6. 【請求項６】 さらに、各分周回路に対応して設けら
    れ、対応の分周回路の出力クロック信号のデューティ比
    を所定の値に補正するための補正回路を備える、請求項
    １から請求項４のいずれかに記載のクロック発生回路。
  7. 【請求項７】 前記補正回路は、その入力端子が対応の
    分周回路の出力クロック信号を受け、対応の分周回路の
    入力クロック信号が第２の電位の期間に前記入力端子の
    電位を取込み、取込んだ電位を対応の分周回路の入力ク
    ロック信号が第２の電位から第１の電位に変化したこと
    に応じて出力するフリップフロップを含む、請求項６に
    記載のクロック発生回路。
  8. 【請求項８】 前記補正回路は、対応の分周回路の出力
    クロック信号と対応の分周回路の所定ノードに現われる
    信号とを受け、デューティ比が補正されたクロック信号
    を出力する論理回路を含む、請求項６に記載のクロック
    発生回路。
  9. 【請求項９】 最終段の分周回路以外の各分周回路に対
    応する補正回路は、対応の分周回路とその後段の分周回
    路との間に介挿される、請求項６から請求項８のいずれ
    かに記載のクロック発生回路。
  10. 【請求項１０】 さらに、最終段の補正回路以外の各補
    正回路に対応して設けられて対応の補正回路の出力クロ
    ック信号を遅延させ、遅延させたクロック信号と前記最
    終段の補正回路の出力クロック信号との位相を一致させ
    るための遅延回路を備える、請求項９に記載のクロック
    発生回路。
  11. 【請求項１１】 周波数の異なる複数の第１クロック信
    号および複数の第２クロック信号を生成するクロック発
    生回路であって、 帰還クロック信号と参照クロック信号の位相が一致する
    ように出力クロック信号の位相を制御する位相制御回
    路、 直列接続されて初段が前記位相制御回路の出力クロック
    信号を受け、それぞれ前記複数の第１クロック信号を出
    力し、最終段から出力される第１クロック信号が前記帰
    還クロック信号としても使用される複数の第１分周回
    路、および直列接続されて初段が最終段の第１分周回路
    から出力される第１クロック信号を受け、それぞれ前記
    複数の第２クロック信号を出力する複数の第２分周回路
    を備え、 前記第２分周回路は、 直列接続されて初段の入力端子が第１の電位を受け、各
    々が、前記第２分周回路の入力クロック信号が第２の電
    位の期間に入力端子の電位を取込み、取込んだ電位を前
    記第２分周回路の入力クロック信号が第２の電位から第
    １の電位に変化したことに応じて出力し、最終段から第
    １の電位が出力されたことに応じてリセットされて第２
    の電位を出力する複数の第１フリップフロップを含み、 前記複数の第１フリップフロップのうちの予め定められ
    た第１フリップフロップの出力クロック信号が前記第２
    分周回路から出力される第２クロック信号となる、クロ
    ック発生回路。
  12. 【請求項１２】 前記第１分周回路は、 直列接続されて初段の入力端子が第１の電位を受け、各
    々が、前記第１分周回路の入力クロック信号が第２の電
    位の期間に入力端子の電位を取込み、取込んだ電位を前
    記第１分周回路の入力クロック信号が第２の電位から第
    １の電位に変化したことに応じて出力し、最終段から第
    １の電位が出力されたことに応じてリセットされて第２
    の電位を出力する複数の第２フリップフロップを含み、 前記複数の第２フリップフロップのうちの予め定められ
    た第２フリップフロップの出力クロック信号が前記第１
    分周回路から出力される第１クロック信号となる、請求
    項１１に記載のクロック発生回路。
  13. 【請求項１３】 前記位相制御回路は、制御信号が活性
    化レベルにされたことに応じて活性化されるとともに前
    記制御信号が非活性化レベルにされたこと応じて非活性
    化され、 初段の第２分周回路は、最終段の第１分周回路から出力
    される第１クロック信号の代わりに前記参照クロック信
    号を受ける、請求項１１または請求項１２に記載のクロ
    ック発生回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109245762A (zh) * 2018-09-28 2019-01-18 中国科学院长春光学精密机械与物理研究所 一种单路单脉冲转多路移相可调脉冲的装置
US10401898B2 (en) 2017-12-13 2019-09-03 Nihon Dempa Kogyo Co., Ltd. Signal processing circuit
US10483983B2 (en) 2016-09-09 2019-11-19 Nihon Dempa Kogyo Co., Ltd. Clock generating circuit and signal processing device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977539B1 (en) * 2003-08-26 2005-12-20 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
US7151398B2 (en) * 2003-08-26 2006-12-19 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control
US6894551B2 (en) * 2003-09-05 2005-05-17 Micron Technology, Inc. Multiphase clock generators
US7149275B1 (en) * 2004-01-29 2006-12-12 Xilinx, Inc. Integrated circuit and method of implementing a counter in an integrated circuit
US7538590B2 (en) * 2005-07-18 2009-05-26 Micron Technology, Inc. Methods and apparatus for dividing a clock signal
TWI354980B (en) * 2007-03-14 2011-12-21 Princeton Technology Corp Display control circuit
US7652517B2 (en) * 2007-04-13 2010-01-26 Atmel Corporation Method and apparatus for generating synchronous clock signals from a common clock signal
GB2486003B (en) * 2010-12-01 2016-09-14 Advanced Risc Mach Ltd Intergrated circuit, clock gating circuit, and method
US9008261B2 (en) * 2013-01-14 2015-04-14 Liming Xiu Circuits and methods for using a flying-adder synthesizer as a fractional frequency divider
US8867695B2 (en) * 2013-01-25 2014-10-21 Apple Inc. Clock signal rate management circuit
US10432209B1 (en) * 2018-10-10 2019-10-01 Globalfoundries Inc. Linear feedback shift register-based clock signal generator, time domain-interleaved analog to digital converter and methods
US11789071B2 (en) * 2021-01-12 2023-10-17 Texas Instruments Incorporated High speed integrated circuit testing
JP2023063869A (ja) * 2021-10-25 2023-05-10 株式会社デンソー クロック信号生成回路
US11703905B1 (en) * 2022-04-26 2023-07-18 Changxin Memory Technologies, Inc. Clock generation circuit, equidistant four-phase signal generation method, and memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690725U (ja) * 1979-12-14 1981-07-20
JPH01320814A (ja) * 1988-05-23 1989-12-26 Advanced Micro Devicds Inc 一連の入力パルスの周波数を逓倍するための回路
JPH04207883A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd クロック同期方式
JP2923175B2 (ja) 1993-08-19 1999-07-26 シャープ株式会社 クロック発生回路
US5483202A (en) * 1994-08-31 1996-01-09 Polaroid Corporation Compensated phase locked loop for generating a controlled output clock signal
US6310922B1 (en) * 1995-12-12 2001-10-30 Thomson Consumer Electronics, Inc. Method and apparatus for generating variable rate synchronization signals
US6233205B1 (en) * 1996-09-17 2001-05-15 Xilinx, Inc. Built-in self test method for measuring clock to out delays
US6111442A (en) * 1998-03-09 2000-08-29 International Business Machines Corporation Phase-locked loop circuit with dynamic backup
US6130561A (en) * 1998-12-28 2000-10-10 Philips Electronics North America Corporation Method and apparatus for performing fractional division charge compensation in a frequency synthesizer
US6265947B1 (en) * 2000-01-11 2001-07-24 Ericsson Inc. Power conserving phase-locked loop and method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483983B2 (en) 2016-09-09 2019-11-19 Nihon Dempa Kogyo Co., Ltd. Clock generating circuit and signal processing device
US10401898B2 (en) 2017-12-13 2019-09-03 Nihon Dempa Kogyo Co., Ltd. Signal processing circuit
CN109245762A (zh) * 2018-09-28 2019-01-18 中国科学院长春光学精密机械与物理研究所 一种单路单脉冲转多路移相可调脉冲的装置
CN109245762B (zh) * 2018-09-28 2021-08-03 中国科学院长春光学精密机械与物理研究所 一种单路单脉冲转多路移相可调脉冲的装置

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