JPH01320814A - 一連の入力パルスの周波数を逓倍するための回路 - Google Patents
一連の入力パルスの周波数を逓倍するための回路Info
- Publication number
- JPH01320814A JPH01320814A JP63126899A JP12689988A JPH01320814A JP H01320814 A JPH01320814 A JP H01320814A JP 63126899 A JP63126899 A JP 63126899A JP 12689988 A JP12689988 A JP 12689988A JP H01320814 A JPH01320814 A JP H01320814A
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- JP
- Japan
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- frequency
- input
- circuit
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Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract 3
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
この発明は一般に周波数逓倍回路に関するものであり、
特に、所与の周波数のかつ衝撃係数が実質的に50%の
一連の入力パルスに応答して2倍の周波数のかつ衝撃係
数が実質的に50%の一連のパルスを与えるための周波
数逓倍回路に関するものである。
特に、所与の周波数のかつ衝撃係数が実質的に50%の
一連の入力パルスに応答して2倍の周波数のかつ衝撃係
数が実質的に50%の一連のパルスを与えるための周波
数逓倍回路に関するものである。
先行技術の説明
マイクロコンピュータ、マイクロプロセッサなどの半導
体チップは一連のクロックパルスの関数で動作される。
体チップは一連のクロックパルスの関数で動作される。
たとえば、r80286Jと呼ばれるような現在市場で
人手可能なマイクロコンピュータの半導体チップは30
MHzの周波数の−連のクロックパルスを必要とする。
人手可能なマイクロコンピュータの半導体チップは30
MHzの周波数の−連のクロックパルスを必要とする。
しかしながら、30MHzに適合する水晶発振器は入手
が困難でかつ高価である。それゆえ、より廉価で現在市
場で入手可能な低周波数の水晶発振器を使用する周波数
の逓倍により、周波数か30MHzはどのクロック信号
発生器が入手可能であることが望ましい。
が困難でかつ高価である。それゆえ、より廉価で現在市
場で入手可能な低周波数の水晶発振器を使用する周波数
の逓倍により、周波数か30MHzはどのクロック信号
発生器が入手可能であることが望ましい。
クロックパルスの典型的な周波数逓倍器は普通位相ロッ
クループ技術を採用する。しかしながら、位相ロックル
ープの採用は電圧制御発振器、位相比較器、周波数分割
器などを必要とし、これが回路の形状を複雑かつ高価に
する。
クループ技術を採用する。しかしながら、位相ロックル
ープの採用は電圧制御発振器、位相比較器、周波数分割
器などを必要とし、これが回路の形状を複雑かつ高価に
する。
別な型の周波数逓倍器は、そこへの一方の入力で入力パ
ルスを受信しかつその入力パルスの衝撃係数か実質的に
50%であれば予め定められた時定数で積分される入力
パルスの積分された出力を他方の入力で受信するように
適合された排他的OR論理回路を採用する。入力パルス
の衝撃係数が実質的に50%でかつ積分の時定数が適当
に選択されると仮定すれば、周波数が2倍の出力が実質
的に50%の衝撃係数で得られる。しかしなから、入力
パルスの周波数が変動するときには、周波数が2倍の出
力の衝撃係数はそれに応じて可変であり、これは半導体
チップのクロックパルス源として周波数逓倍器を使用す
ることを不可能にする。
ルスを受信しかつその入力パルスの衝撃係数か実質的に
50%であれば予め定められた時定数で積分される入力
パルスの積分された出力を他方の入力で受信するように
適合された排他的OR論理回路を採用する。入力パルス
の衝撃係数が実質的に50%でかつ積分の時定数が適当
に選択されると仮定すれば、周波数が2倍の出力が実質
的に50%の衝撃係数で得られる。しかしなから、入力
パルスの周波数が変動するときには、周波数が2倍の出
力の衝撃係数はそれに応じて可変であり、これは半導体
チップのクロックパルス源として周波数逓倍器を使用す
ることを不可能にする。
発明の概要
したがって、この発明の主要な目的は、入力パルスの周
波数を逓倍して、入力周波数の変動とは無関係に周波数
が2倍のかつ制御された衝撃係数が実質的に50%の出
力を与えるための周波数逓倍回路を提供することである
。
波数を逓倍して、入力周波数の変動とは無関係に周波数
が2倍のかつ制御された衝撃係数が実質的に50%の出
力を与えるための周波数逓倍回路を提供することである
。
この発明の別な目的は、周波数逓倍によりより複雑さが
解消されかつより廉価で高周波数の一連のパルスを発生
することを可能にする周波数逓倍回路を提供することで
ある。
解消されかつより廉価で高周波数の一連のパルスを発生
することを可能にする周波数逓倍回路を提供することで
ある。
この発明のさらなる目的は、所与の周波数のかつ衝撃係
数が実質的に50%の一連の入力パルスに応答して予め
定められた衝撃係数が実質的に50%のかつ周波数が2
倍の一連のクロックパルスを発生するためのクロックパ
ルス発生回路を提供することである。
数が実質的に50%の一連の入力パルスに応答して予め
定められた衝撃係数が実質的に50%のかつ周波数が2
倍の一連のクロックパルスを発生するためのクロックパ
ルス発生回路を提供することである。
簡単に説明すると、この発明は所与の周波数のかつ衝撃
係数が実質的に50%の一連の入力パルスに応答して予
め定められた衝撃係数が実質的に50%のかつ周波数が
2倍の一連のパルスを発生するだの回路を含み、入力パ
ルスに応答して、ランプ部分が入力パルスの繰返しの関
数として形成されるランプ信号を発生するための手段と
、前記入力パルスおよび前記ランプ信号発生手段からの
出力に応答して、前記入力パルスおよび前記ランプ信号
発生手段からの前記出力の排他的ORを評価するための
排他的OR論理手段と、前記排他的OR論理手段の出力
から結合されて、排他的OR論理手段の出力を積分しか
つそれをランプ信号発生手段からの出力に加えて排他的
OR論理手段の入力にフィードバックするための手段と
、積分およびフィードバック手段に結合されて、基準電
圧を与えて排他的OR論理手段からの出力の衝撃係数が
実質的に50%になるようにするための手段とを含む。
係数が実質的に50%の一連の入力パルスに応答して予
め定められた衝撃係数が実質的に50%のかつ周波数が
2倍の一連のパルスを発生するだの回路を含み、入力パ
ルスに応答して、ランプ部分が入力パルスの繰返しの関
数として形成されるランプ信号を発生するための手段と
、前記入力パルスおよび前記ランプ信号発生手段からの
出力に応答して、前記入力パルスおよび前記ランプ信号
発生手段からの前記出力の排他的ORを評価するための
排他的OR論理手段と、前記排他的OR論理手段の出力
から結合されて、排他的OR論理手段の出力を積分しか
つそれをランプ信号発生手段からの出力に加えて排他的
OR論理手段の入力にフィードバックするための手段と
、積分およびフィードバック手段に結合されて、基準電
圧を与えて排他的OR論理手段からの出力の衝撃係数が
実質的に50%になるようにするための手段とを含む。
この発明のこれら目的および他の目的、特徴、局面およ
び利点は、添付の図面と関連して理解されると、この発
明の次の詳細な説明からより明らかとなるであろう。
び利点は、添付の図面と関連して理解されると、この発
明の次の詳細な説明からより明らかとなるであろう。
好ましい実施例の説明
第1図はこの発明の周波数逓倍回路の原理を示すブロッ
ク図である。第1図に示される周波数逓倍回路は所与の
周波数のかつ衝撃係数が実質的に50%の一連の入力パ
ルスを受信する入力端子Tinと、入力端子Tinに結
合されてランプ部分が入力パルスの繰返しの周波数とし
て形成されるランプ信号を発生するためのランプ信号発
生回路t1と、ランプ信号発生回路t1の出力に結合さ
れてランプ信号発生回路t1からの出力と後で説明され
る別な入力とを加算するための加算回路Sと、一方の入
力で入力パルスを受信しかつ他方の入力で加算回路Sか
らの出力を受信するように接続される排他的OR論理回
路EXORと、排他的OR論理回路EXORからの出力
を積分しかつ加算回路Sを介して排他的OR論理回路の
他方の入力に積分された出力をフィードバックするため
の積分およびフィードバック回路t2と、排他的OR論
理回路EXORからの出力の衝撃係数が実質的に50%
になるように積分された出力の直流レベルを調整するた
めの基準電圧源V2と、排他的OR論理回路EXORの
出力に結合される出力端子T OLl tとを含む。
ク図である。第1図に示される周波数逓倍回路は所与の
周波数のかつ衝撃係数が実質的に50%の一連の入力パ
ルスを受信する入力端子Tinと、入力端子Tinに結
合されてランプ部分が入力パルスの繰返しの周波数とし
て形成されるランプ信号を発生するためのランプ信号発
生回路t1と、ランプ信号発生回路t1の出力に結合さ
れてランプ信号発生回路t1からの出力と後で説明され
る別な入力とを加算するための加算回路Sと、一方の入
力で入力パルスを受信しかつ他方の入力で加算回路Sか
らの出力を受信するように接続される排他的OR論理回
路EXORと、排他的OR論理回路EXORからの出力
を積分しかつ加算回路Sを介して排他的OR論理回路の
他方の入力に積分された出力をフィードバックするため
の積分およびフィードバック回路t2と、排他的OR論
理回路EXORからの出力の衝撃係数が実質的に50%
になるように積分された出力の直流レベルを調整するた
めの基準電圧源V2と、排他的OR論理回路EXORの
出力に結合される出力端子T OLl tとを含む。
動作において、所与の周波数のかつ衝撃係数が実質的に
50%の入力パルスおよびランプ信号発生回路t1によ
り発生されたランプ信号の排他的OR論理の評価は、フ
ィードバックループに与えられた基準電圧を適当に選択
した場合には周波数が2倍のかつ衝撃係数が実質的に5
0%の一連のパルスを生じる。
50%の入力パルスおよびランプ信号発生回路t1によ
り発生されたランプ信号の排他的OR論理の評価は、フ
ィードバックループに与えられた基準電圧を適当に選択
した場合には周波数が2倍のかつ衝撃係数が実質的に5
0%の一連のパルスを生じる。
第2図は、第1図に示されるこの発明の原理を具体化す
る、この発明の周波数逓倍回路の一実施例の概略図であ
る。ランプ信号発生回路t1は利得−GOの増幅器AO
,入力抵抗器RXおよびコンデンサCXを含み、積分回
路を構成する。加算回路Sはランプ信号発生回路t1の
出力から接続される抵抗器RAと積分およびフィードバ
ック回路t2の出力から接続される抵抗器RBの接続を
含む。積分およびフィードバック回路t2は反転入力で
排他的ORゲートEXORがらの出力を受ける利得G1
の演算増幅器A1、排他的ORアゲ−EXOHの出力か
ら接続される入力抵抗器RYおよび演算増幅器A1の反
転入力と出力の間で接続されるコンデンサCYを含む。
る、この発明の周波数逓倍回路の一実施例の概略図であ
る。ランプ信号発生回路t1は利得−GOの増幅器AO
,入力抵抗器RXおよびコンデンサCXを含み、積分回
路を構成する。加算回路Sはランプ信号発生回路t1の
出力から接続される抵抗器RAと積分およびフィードバ
ック回路t2の出力から接続される抵抗器RBの接続を
含む。積分およびフィードバック回路t2は反転入力で
排他的ORゲートEXORがらの出力を受ける利得G1
の演算増幅器A1、排他的ORアゲ−EXOHの出力か
ら接続される入力抵抗器RYおよび演算増幅器A1の反
転入力と出力の間で接続されるコンデンサCYを含む。
基準電圧源VZは演算増幅器A1の非反転入力に接続さ
れる。入力端子Tinは所与の周波数のかつ衝撃係数が
実質的に50%の一連の入力パルスを受信するように接
続され、さらに排他的ORゲートEXORの一方の入力
とランプ信号発生回路t1の入力に接続される。排他的
ORアゲ−EXORがらの出力は出力端子Toutに接
続される。
れる。入力端子Tinは所与の周波数のかつ衝撃係数が
実質的に50%の一連の入力パルスを受信するように接
続され、さらに排他的ORゲートEXORの一方の入力
とランプ信号発生回路t1の入力に接続される。排他的
ORアゲ−EXORがらの出力は出力端子Toutに接
続される。
第2図に示される回路の動作は、第2図に示される回路
の種々の部分での信号の波形を示すグラフを示す第3図
を参照するとより良く理解される。
の種々の部分での信号の波形を示すグラフを示す第3図
を参照するとより良く理解される。
一連の入力パルスPOは排他的ORアゲ−EXORに直
接供給され、さらにまたランプ信号発生回路t1の入力
に与えられる。ランプ信号発生回路t1は入力パルスを
積分してそれを三角波形の出力P1に変換する。三角波
形の出力P1が排他的ORゲートEXORに与えられる
と、排他的ORアゲ−−E X ORからの出力は抵抗
器RYおよびコンデンサCYならびに演算増幅器A1に
より積分され、積分された出力は抵抗器REIを介して
排他的ORゲートEXORにフィードバックされる。
接供給され、さらにまたランプ信号発生回路t1の入力
に与えられる。ランプ信号発生回路t1は入力パルスを
積分してそれを三角波形の出力P1に変換する。三角波
形の出力P1が排他的ORゲートEXORに与えられる
と、排他的ORアゲ−−E X ORからの出力は抵抗
器RYおよびコンデンサCYならびに演算増幅器A1に
より積分され、積分された出力は抵抗器REIを介して
排他的ORゲートEXORにフィードバックされる。
抵抗器RYおよびコンデンサCYの時定数は入力パルス
期間(1/Fin=T)と比べると十分に大きくなるよ
うに選択される。それゆえ、積分およびフィードバック
回路からの出力は直流成分であると考えられ得る。言い
換えると、抵抗器RAを介して送り込まれる三角波形の
出力P1は抵抗器RBを介して供給される直流成分でバ
イアスされる。
期間(1/Fin=T)と比べると十分に大きくなるよ
うに選択される。それゆえ、積分およびフィードバック
回路からの出力は直流成分であると考えられ得る。言い
換えると、抵抗器RAを介して送り込まれる三角波形の
出力P1は抵抗器RBを介して供給される直流成分でバ
イアスされる。
排他的ORゲートEXORからの高レベルの出力電圧が
VO)lsその出力の高レベルの期間がtOH%その出
力の低レベルの出力電圧かv、 A %さらにその出力
の低レベルの期間かtoLであると仮定すれば、演算増
幅器A1の非反転入力に与えられる基準電圧V2に関し
て次の方程式が得られる。
VO)lsその出力の高レベルの期間がtOH%その出
力の低レベルの出力電圧かv、 A %さらにその出力
の低レベルの期間かtoLであると仮定すれば、演算増
幅器A1の非反転入力に与えられる基準電圧V2に関し
て次の方程式が得られる。
点POでの電圧か高レベルである場合には、(VosX
jos)+(VoLXtoc)=Vzである。
jos)+(VoLXtoc)=Vzである。
点Pでの電圧が低レベルである場合には、(VoHXt
ol )+ (VOL XtoH)=Vztoc+to
H=1/2 T=2f (3)である。
ol )+ (VOL XtoH)=Vztoc+to
H=1/2 T=2f (3)である。
排他的ORアゲ−−EXORが相補形MO8集積回路で
実現されると仮定すれば、排他的ORアゲ−−E X
ORからの出力電圧VoHおよびVoLの値は公知であ
り、また安定している。それゆえに、排他的ORアゲ−
EXORからの出力の衝撃係数は入力パルスの周波数と
は無関係に基準電圧V2の関数で決定される。したがっ
て、基準電圧V2か排他的ORアゲ−EXORからの出
力の衝撃係数が実質的に50%になるように調整される
ときには、第2図に示される回路での種々の点PO1P
1、P2、P3での電圧は第3図に示されるようになる
。
実現されると仮定すれば、排他的ORアゲ−−E X
ORからの出力電圧VoHおよびVoLの値は公知であ
り、また安定している。それゆえに、排他的ORアゲ−
EXORからの出力の衝撃係数は入力パルスの周波数と
は無関係に基準電圧V2の関数で決定される。したがっ
て、基準電圧V2か排他的ORアゲ−EXORからの出
力の衝撃係数が実質的に50%になるように調整される
ときには、第2図に示される回路での種々の点PO1P
1、P2、P3での電圧は第3図に示されるようになる
。
演算増幅器A1の利得G1が十分に大きく、かつ差動入
力での誤差が安定していると仮定すれば、より長期間の
しきい電圧VTHの変動および増幅器AOおよび排他的
ORゲートEXORの時間遅延の変動は、演算増幅器A
1、コンデンサCYおよび抵抗器RYによる積分のため
に無視され得る。
力での誤差が安定していると仮定すれば、より長期間の
しきい電圧VTHの変動および増幅器AOおよび排他的
ORゲートEXORの時間遅延の変動は、演算増幅器A
1、コンデンサCYおよび抵抗器RYによる積分のため
に無視され得る。
さらに、入力パルスの周波数Finの大きさは増幅器A
Oの出力P1で得られる三角波形の出力の振幅に関連す
るにすぎず、それゆえ増幅器A1の利得G1が十分に大
きければ、排他的ORゲートEXORからの出力の衝撃
係数は周波数Finの大きさにより影響されない。
Oの出力P1で得られる三角波形の出力の振幅に関連す
るにすぎず、それゆえ増幅器A1の利得G1が十分に大
きければ、排他的ORゲートEXORからの出力の衝撃
係数は周波数Finの大きさにより影響されない。
したがって、周波数が任意のFinのかつ衝撃係数が実
質的に50%の一連の入力パルスが与えられるそのとき
には、周波数が2倍の2Finのかつ衝撃係数が実質的
に50%の一連の出力パルスがこうして得られる。それ
ゆえ、複数個(N)の上で説明されたのと同じ周波数逓
倍回路を使用することにより、周波数が2NXF i
nで衝撃係数が実質的に50%の一連のパルスが得られ
る。
質的に50%の一連の入力パルスが与えられるそのとき
には、周波数が2倍の2Finのかつ衝撃係数が実質的
に50%の一連の出力パルスがこうして得られる。それ
ゆえ、複数個(N)の上で説明されたのと同じ周波数逓
倍回路を使用することにより、周波数が2NXF i
nで衝撃係数が実質的に50%の一連のパルスが得られ
る。
この発明の詳細な説明されかつ例示されてきたか、それ
は例示および具体例としてのみであり、限定として理解
されるべきではないことがはっきりと理解されるべきで
あり、この発明の精神および範囲は前掲の特許請求の範
囲の表現によってのみ限定されるものである。
は例示および具体例としてのみであり、限定として理解
されるべきではないことがはっきりと理解されるべきで
あり、この発明の精神および範囲は前掲の特許請求の範
囲の表現によってのみ限定されるものである。
【図面の簡単な説明】
第1図はこの発明の周波数逓倍回路の原理を示すブロッ
ク図である。 第2図はこの発明の周波数逓倍回路の一実施例の概略図
である。 第3図は第2図に示される回路の種々の部分での信号の
波形を示すグラフである。 図において、tlはランプ信号発生回路、t2は積分お
よびフィードバック回路、EXORは排他的OR論理回
路、Sは加算回路である。 = 12− 詐
ク図である。 第2図はこの発明の周波数逓倍回路の一実施例の概略図
である。 第3図は第2図に示される回路の種々の部分での信号の
波形を示すグラフである。 図において、tlはランプ信号発生回路、t2は積分お
よびフィードバック回路、EXORは排他的OR論理回
路、Sは加算回路である。 = 12− 詐
Claims (1)
- (1)所与の周波数のかつ衝撃係数が実質的に50%の
、一連の入力パルスの周波数を逓倍するための回路であ
って、 入力パルスに応答して、ランプ部分が入力パルスの繰返
しの関数として形成されるランプ信号を発生するための
手段と、 前記入力パルスと前記ランプ信号発生手段からの出力と
の排他的OR論理を評価するための排他的OR論理手段
と、 前記排他的OR論理手段の出力から前記排他的OR論理
手段の入力へ結合されて、前記排他的OR論理手段の出
力を積分しかつそれを前記ランプ信号発生手段からの出
力に加えて前記排他的OR論理手段の入力へフィードバ
ックするための手段前記積分およびフィードバック手段
に結合されて、積分およびフィードバック信号の直流レ
ベルを決定して前記排他的OR論理手段からの出力の衝
撃係数が実質的に50%になるようにするための手段と
を含む、回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63126899A JPH01320814A (ja) | 1988-05-23 | 1988-05-23 | 一連の入力パルスの周波数を逓倍するための回路 |
US07/355,694 US5010561A (en) | 1988-05-23 | 1989-05-22 | Circuit for multiplying the frequency in one series of input pulses |
EP89305154A EP0343898A3 (en) | 1988-05-23 | 1989-05-22 | Frequency doupling circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63126899A JPH01320814A (ja) | 1988-05-23 | 1988-05-23 | 一連の入力パルスの周波数を逓倍するための回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01320814A true JPH01320814A (ja) | 1989-12-26 |
Family
ID=14946636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63126899A Pending JPH01320814A (ja) | 1988-05-23 | 1988-05-23 | 一連の入力パルスの周波数を逓倍するための回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5010561A (ja) |
EP (1) | EP0343898A3 (ja) |
JP (1) | JPH01320814A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04329710A (ja) * | 1991-04-30 | 1992-11-18 | Nec Corp | 2逓倍回路 |
US5422835A (en) * | 1993-07-28 | 1995-06-06 | International Business Machines Corporation | Digital clock signal multiplier circuit |
KR100230807B1 (ko) * | 1996-12-23 | 1999-11-15 | 김영환 | 펄스폭 제어가 가능한 주파수 체배기 |
CN1068470C (zh) * | 1997-01-07 | 2001-07-11 | 佑华微电子股份有限公司 | 可自动选用内、外振荡电阻的单晶片振荡产生器 |
US5945857A (en) * | 1998-02-13 | 1999-08-31 | Lucent Technologies, Inc. | Method and apparatus for duty-cycle correction |
DE69808611T2 (de) * | 1998-07-30 | 2003-02-06 | Stmicroelectronics S.R.L., Agrate Brianza | Frequenzverdoppler mit 50% Tastverhältnis am Ausgang |
JP2003037485A (ja) * | 2001-07-24 | 2003-02-07 | Mitsubishi Electric Corp | クロック発生回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5456757A (en) * | 1977-10-14 | 1979-05-08 | Toshiba Corp | Pulse generator |
JPS5498556A (en) * | 1978-01-23 | 1979-08-03 | Hitachi Denshi Ltd | Frequency multplication circuit |
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-
1988
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-
1989
- 1989-05-22 EP EP89305154A patent/EP0343898A3/en not_active Withdrawn
- 1989-05-22 US US07/355,694 patent/US5010561A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0343898A3 (en) | 1990-05-16 |
US5010561A (en) | 1991-04-23 |
EP0343898A2 (en) | 1989-11-29 |
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