JP2000188528A - パルス発生器 - Google Patents

パルス発生器

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JP2000188528A JP11057065A JP5706599A JP2000188528A JP 2000188528 A JP2000188528 A JP 2000188528A JP 11057065 A JP11057065 A JP 11057065A JP 5706599 A JP5706599 A JP 5706599A JP 2000188528 A JP2000188528 A JP 2000188528A
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Abstract

(57)【要約】 【課題】 自己リセットが可能であり、種々の負荷条件
に適合するためのフィードバック経路備え、所定の内部
信号を使用する高精度パルス発生器を提供することであ
る。 【解決手段】 第１のデジタルゲート回路と、第２のデ
ジタルゲート回路とが設けられており、前記第１のデジ
タルゲート回路はパルス発生器の入力側と出力側との間
に接続されており、該第１のデジタルゲート回路は、外
部ソースからの入力信号に応答して、その第１の論理状
態を第２の論理状態に変化させ、さらにパルス発生器の
出力においてパルスを出力開始するために前記入力信号
をその第１の入力側に受信し、前記第２のデジタルゲー
ト回路は、パルス発生器の出力側と第１のデジタルゲー
ト回路の第２の入力側との間のフィードバック経路に接
続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パルス発生器、よ
り詳細には種々異なる負荷条件の下で正確なクロックパ
ルスを発生することのできるパルス発生器に関する。
【０００２】
【従来の技術】制御パルスは、高性能の回路においてイ
ベントをトリガするのにしばしば必要である。図１を参
照すると、そこには従来技術で典型的なパルス発生器１
０（二点鎖線内に）が示されている。このパルス発生器
は、ＮＡＮＤゲート１２，インバータ１４，遅延回路網
１６および負荷１８を有する。図２は、このパルス発生
器１０に関連した電圧波形と時間との線図である。パル
ス発生器１０は、米国特許第５４９９８９号明細書（１
９９６年３月１２日発行）の図１に示された単ショット
回路の構成に類似している。類似の従来構成はＮＯＲゲ
ートをＮＡＮＤゲート４２の代わりに有しており、僅か
な変形でパルス発生器１０と同じように動作する。従っ
てＮＡＮＤゲート４２はここではＮＯＲ／ＮＡＮＤゲー
ト４２とする。
【０００３】パルス発生器１０では、入力信号を２つの
パラレル経路に分割することにより出力パルスが入力信
号から発生される。第１の経路はＮＯＲ／ＮＡＮＤゲー
ト１２の入力側への直接経路であり、第２の経路は遅延
回路１６を通ってＮＯＲ／ＮＡＮＤゲート１２の第２の
入力側に至る経路である。ＮＯＲ／ＮＡＮＤゲート１２
からの出力はインバータ１４を介して転送され、パルス
発生器１０に対する出力信号を発生する。図２を参照す
ると、波形２２（入力信号）、波形２４（ＮＯＲ／ＮＡ
ＮＤゲート１２の第２の入力側における遅延入力信号
（Ｘ））および波形２６（インバータ１４の出力側に現
れる出力信号）が時間について示されている。図２に示
されるように、パルス発生器１０からの出力パルスは、
入力信号２２が２進論理値“１”に達するときに出力を
開始し、遅延入力信号Ｘが２進論理値“０”に達すると
きに終了を開始する。この観点からは、入力信号２２だ
けが出力パルスの形成に使用される。この構成の欠点の
１つは、パルス発生器１０の出力側の負荷１８が無視さ
れていることである。負荷は出力パルスのパルス幅およ
び振幅に大きな影響を与え得る。
【０００４】米国特許第５０９８１８号明細書（１９９
１年１０月２２日発行）は、出力クロック信号を供給す
るための自己制御クロック発生器を開示している。出力
クロック信号はマイクロプロセッサ高速パスに適合する
ために十分な長さの第１および第２のフェーズを有して
いる。そして出力クロック信号は、レンジの大きな周波
数およびデューティサイクル内にある周波数およびデュ
ーティサイクルを有する入力クロック信号に応答して出
力される。クロック発生器はラッチ回路を有している。
ラッチ回路は出力側、セット入力側およびリセット入力
側を備えていて、これらは別個のＮＡＮＤゲートに接続
されている。ＮＡＮＤゲートはそれぞれ第１の入力側と
第２の入力側を有しており、第１の入力側はクロック源
に、第２の入力側はラッチ回路の出力側からの遅延フィ
ードバック経路に接続されている。ラッチ回路は入力ク
ロック信号によりセットおよびリセットされるように構
成されており、出力クロック信号を供給する。ラッチ回
路出力側からのフェードバック経路にある遅延回路はま
た、ラッチ回路のセットおよびリセットをイネーブル
し、これにより出力クロック信号のフェーズ長が確定さ
れる。この構成の制限の１つは、出力信号が遅延回路を
介して伝播する前に入力クロック信号がローレベルに移
行しなければならないことである。このためには、出力
パルスが入力クロックパルスよりも長くなくてはならな
い。
【０００５】
【発明が解決しようとする課題】本発明の課題は、自己
リセットが可能であり、種々の負荷条件に適合するため
のフィードバック経路備え、所定の内部信号を使用する
高精度パルス発生器を提供することである。
【０００６】
【課題を解決するための手段】この課題は本発明によ
り、第１のデジタルゲート回路と、第２のデジタルゲー
ト回路とが設けられており、前記第１のデジタルゲート
回路はパルス発生器の入力側と出力側との間に接続され
ており、該第１のデジタルゲート回路は、外部ソースか
らの入力信号に応答して、その第１の論理状態を第２の
論理状態に変化させ、さらにパルス発生器の出力におい
てパルスを出力開始するために前記入力信号をその第１
の入力側に受信し、前記第２のデジタルゲート回路は、
パルス発生器の出力側と第１のデジタルゲート回路の第
２の入力側との間のフィードバック経路に接続されてお
り、該第２のデジタルゲート回路は、外部ソースからの
入力信号が第２の論理状態であるときに、パルス発生器
の出力側におけるパルスの出力開始に応答して、所定の
遅延を伴って制御信号を第１のゲート回路に供給し、パ
ルス発生器の出力側におけるパルスを終了させ、前記パ
ルスは、パルス発生器の出力側の負荷に実質的に依存す
る期間だけ使用されるように構成して解決される。
【０００７】
【発明の実施の形態】本発明は、外部ソースから入力信
号を受信するための入力側と、外部デバイスを駆動する
ための出力信号を供給する出力側と、第１のデジタルゲ
ート回路と、第２のデジタルゲート回路とを有するパル
ス発生器から出発するものである。第１のデジタルゲー
ト回路は、パルス発生器の入力側と出力側との間に接続
されており、第１の論理状態から第２の論理状態へ変化
する外部ソースからの入力信号に応答する。この論理状
態の変化は、第１の入力側においてパルス発生器の出力
側にパルスを発生開始するために受信する。第２のデジ
タルゲート回路は、パルス発生器の出力側と第１のデジ
タルゲート回路への第２の入力側との間のフィードバッ
ク経路に接続されている。第２のデジタルゲート回路
は、パルス発生器の出力側におけるパルス開始に応答す
る。一方、外部ソースからの入力信号は、第２の論理状
態では所定の遅延を備えた制御信号を第１のデジタルゲ
ート回路に供給するためのものである。この遅延された
制御信号は第１のデジタルゲート回路により、パルス発
生器の出力側でパルスを終了させるために使用され、こ
れによりパルスは所定の期間の間だけ使用することがで
き、この期間は実質的にパルス発生器の出力側にある負
荷に依存する。
【０００８】別の観点からは、本発明は、外部ソースか
らの入力信号を受信するための入力側と、外部デバイス
を駆動するための出力信号を供給する出力側と、第１の
デジタルデート回路と、第２のデジタルゲート回路とを
有するパルス発生器から出発する。第１のデジタルゲー
ト回路は、パルス発生器の入力側と出力側との間に接続
されており、第１の論理状態から第２の論理状態へ変化
する外部ソースからの入力信号に応答し、これを第１の
入力側にパルス発生器の出力側にパルスを発生開始する
ために受信する。第２のデジタルゲート回路は、パルス
発生器の出力側と第１のデジタルゲート回路への第２の
入力側との間のフィードバック経路に接続されており、
ＮＯＲゲートと遅延回路を有する。ＮＯＲゲートは、外
部ソースからの遅延入力信号を受信するための第１の入
力側と、パルス発生器からの出力信号を受信するための
フィードバック経路に接続された第２の入力側と、出力
側を有する。遅延回路は、ＮＯＲゲートの出力側と第１
のデジタルゲート回路の第２の入力側との間に接続され
ており、ＮＯＲゲートからの出力信号に対して所定の遅
延を与え、第１のデジタルゲート回路にパルス発生器の
出力信号においてパルス発生を終了させる。より詳細に
は、第２のデジタルゲート回路はパルス発生器の出力側
におけるパルスの発生開始に応答し、一方外部ソースか
らの入力信号は、第２の論理状態においては所定の遅延
を伴う制御信号を第１のデジタルゲート回路に供給し、
パルス発生器の出力側におけるパルス発生を終了させる
ためのものである。このようにして、出力パルスは所定
の期間だけ使用することができ、この期間は実質的にパ
ルス発生器の出力側にある負荷に依存する。
【０００９】
【実施例】同じ機能を有する相応の素子にはそれぞれの
図面で同じ参照符号が付してある。
【００１０】図３を参照するとそこには、本発明の第１
の実施例であるフィードバックパルス発生器４０のブロ
ック回路図（二点鎖線内）が示されている。フィードバ
ックパルス発生器４０は、第１のデジタルゲート回路４
１（やはり二点鎖線内に）と第２のデジタルゲート回路
４５（二点鎖線内）を有している。第１のデジタルゲー
ト回路４１はＮＡＮＤゲート４２，インバータ４４を有
し、第２のデジタルゲート回路４５は第１の遅延回路網
４６，ＮＯＲゲート４８および第２の遅延回路網５０を
有している。フィードバックパルス発生器４０への入力
信号はＮＡＮＤゲート４２の第１の入力側と、第１の遅
延回路網４６の入力側に供給される。ＮＡＮＤゲート４
２からの出力信号はインバータ４４の入力側に供給され
る。インバータ４４はその出力側に反転された入力信号
を発生し、この信号はフィードバックパルス発生器４０
からの出力信号として用いる。第１の遅延回路網４６か
らの出力信号（Ｂ）（遅延入力信号）はＮＯＲゲート４
８の第１の入力側に供給される。ＮＯＲゲート４８の第
２の入力側はフィードバックパルス発生器４０の出力信
号をフィードバック経路４９を介して受け取る。ＮＯＲ
ゲート４８は出力信号（Ｘ）を発生し、この出力信号は
第２の遅延回路網５０を介して転送され、ＮＡＮＤゲー
ト４２の第２の入力側に供給される。第１および第２の
遅延回路網４６、５０は、所定の遅延を与えるために公
知形式の適切な回路網を有することができる。例えばＮ
個のインバータ（例えばＮ＝４）を直列に接続する。
【００１１】次に図４を参照すると、フィードバックパ
ルス発生器４０に対する入力信号６０、第２の遅延回路
網５０の出力側で発生される遅延入力信号（Ｙ）６２，
およびフィードバックパルス発生器４０の出力信号６４
の典型的な電圧波形が時間について示されている。信号
６０，６２，６４のパルスの上昇および下降時間は必ず
しもスケール通りではなく、種々のパルスのタイミング
を明確にするため誇張されている。最初にＴ＝Ｔ０で、
ＮＡＮＤゲート４２の第１の入力側に供給される入力信
号６０は２進論理値“０”である。これによりＮＡＮＤ
ゲート４２の出力は２進論理値“１”となり（第２の入
力側に供給される値を無視して）、この信号はインバー
タ４４で反転されて２進論理値“０”となり、フィード
バックパルス発生器４０の出力信号６４として供給され
る。２進論理値“０”である出力信号６４はフィードバ
ック経路４９を介してＮＯＲゲート４８の第２の入力側
へフィードバックされる。この時、ＮＯＲゲート４８も
また遅延された２進論理値“０”である入力信号６０を
第１の遅延回路網４６の出力側からその入力側に受け取
る。この２つの入力信号から、ＮＯＲゲート４８は２進
論理信号“１”をＸ出力信号として発生する。この２進
論理値“１”である出力信号は第２の遅延回路網５０を
介して転送され、Ｙ入力信号としてＮＡＮＤゲート４２
の第２の入力側に供給される。入力信号６０が２進論理
値“１”へＴ＝Ｔ１で上昇すると、ＮＡＮＤゲート４２
は今度は供給される両方の入力側に２進論理値“１”を
有する。このことにより２進論理値“０”がこれから出
力され、次にインバータ４４により２進論理値“１”に
Ｔ＝Ｔ２で反転され、フィードバック発生器４０の出力
信号６４として転送される。従って入力信号６０がＮＡ
ＮＤゲート４２の第１の入力側に供給されるときに２進
論理値“１”に達し、一方ＮＡＮＤゲート４２の第２の
入力側に供給されるＹ信号６２はＴ＝Ｔ１で２進論理値
“１”であり、出力信号６４のパルスは出力開始し、Ｔ
＝Ｔ２で２進論理値“１”に上昇する。これは図４に示
されている。
【００１２】フィードバックパルス発生器４０の出力側
で発生される２進論理値“１”は、フィードバック経路
４９を介してＮＯＲゲート４８の第２の入力側に供給さ
れる。ＮＯＲゲートの第１の入力側には相変わらず２進
論理値“０”が第１の遅延回路網４６により供給されて
いる。この時点で、ＮＯＲゲート４８は２進論理値
“０”を発生し、これは第２の遅延回路網５０により所
定の期間だけ遅延されてＮＡＮＤゲート４２の第２の入
力側に供給される。入力信号６０が相変わらずＴ＝Ｔ３
で２進論理値“１”であるときに、いったんＮＡＮＤゲ
ート４２の第２の入力側が２進論理値“０”に達する
と、ＮＡＮＤゲート４２は出力側に２進論理値“１”を
発生し、これはインバータ４４により反転されてＴ＝Ｔ
４で２進論理値“０”となってフィードバックパルス発
生器４０の出力信号６４として供給される。Ｔ＝Ｔ５
で、パルス発生器４０はＴ＝Ｔ０にあった論理状態に戻
り、別の出力パルスを選択的に発生する。従ってフィー
ドバックパルス発生器４０は入力信号６０を出力信号６
４のパルスを初期化するために使用し、出力信号６４を
リセットまたはパルスの発生終了のために使用する。フ
ィードバックパルス発生器４０の出力信号６４を出力パ
ルスのリセットのために使用することによって、フィー
ドバックパルス発生器４０の負荷に適合される。
【００１３】図５には、本発明の第２の実施例によるフ
ィードバックパルス発生器８０のブロック回路図が示さ
れている。フィードバックパルス発生器８０は図３のフ
ィードバックパルス発生器４０と実質的に同じ構成を有
しているが、次の点で異なる。すなわち、スイッチング
回路８２がフィードバック経路８９に挿入接続されてい
るのである。より詳細には、フィードバックパルス発生
器８０は第１のデジタルゲート回路４１と、第２のデジ
タルゲート回路４５と、フィードバック経路８９に挿入
接続されたスイッチング回路８２を有する。第１のデジ
タルゲート回路４１は、ＮＡＮＤゲート４２とインバー
タ４４を有する。第２のデジタルゲート回路は第１の遅
延回路網４６と、ＮＯＲゲート４８と、第２の遅延回路
網５０を有する。ＮＡＮＤゲート４２，インバータ４
４，第１の遅延回路網４６，ＮＯＲゲート４８，および
第２の遅延回路網５０はそれぞれ図３のフィードバック
パルス発生器４０の相応する素子と同じように相互に接
続されている。従ってここでは繰り返して説明しない。
フィードバック経路８９を見ると、ＮＯＲゲート４８の
第２の入力側がフィードバックパルス発生器８０の出力
信号を、スイッチング回路８２を介して受け取る。ＮＯ
Ｒゲート４８は出力信号（Ｘ）を発生し、この信号は第
２の遅延回路網５０を通って転送され、ＮＡＮＤゲート
４２の第２の入力側に供給される。フィードバック経路
８９にあるスイッチング回路８２は有利にはｎチャネル
電界効果トランジスタであり、ゲート電極８４とドレイ
ン電極８３は共にフィードバックパルス発生器８０の出
力側に接続されている。またソース電極はＮＯＲゲート
４８の第２の入力側に接続されている。スイッチング回
路８２のトランジスタは実質的にダイオードとして機能
するように接続されている。フィードバックパルス発生
器８０は図３のフィードバックパルス発生器４０で説明
したのと同じように動作する。ただし、トランジスタは
フィードバックパルス発生器８０の出力がハイ（２進論
理値“１”）であるときだけターンオンする。トランジ
スタをスイッチング回路８２としてフィードバック経路
８９に使用することにより、パルス信号の振幅が重要で
ある場合に性能が改善される。フィードバックパルス発
生器８０で形成されるパルス波形は、図４に示した波形
６０，６２，６４と実質的に同じである。なぜなら両方
のフィードバックパルス発生器４０と８０は実質的に同
じように動作するからである。
【００１４】次に図６を参照する。ここには本発明の第
３の実施例によるフィードバックパルス発生器９０のブ
ロック回路図が示されている。フィードバックパルス発
生器９０は入力側、出力側、第１のデジタルゲート回路
９２，第２のデジタルゲート回路４５を有し、第２のデ
ジタルゲート回路は図３および図５の第２のデジタルゲ
ート回路に相応する。第１のデジタルゲート回路９２
は、図３および図５の第１のデジタルゲート回路とは異
なる。より詳細には、第１のデジタルゲート回路９２
は、フィードバックパルス発生器９０の出力側に直接接
続されたＮＯＲゲート９４と、パルス発生器９０の入力
側とＮＯＲゲート９４のｂ第１の入力側との間に接続さ
れた第１のインバータ９６と、第２のデジタルゲート回
路４５からの出力とＮＯＲゲート９４への第２の入力と
の間に接続された第２のインバータ９８を有する。この
構成により、フィードバックパルス発生器９０の動作
は、図４の波形６０，６２，６４および図３の構成に対
して説明したのと同じである。オプションとしてのスイ
ッチング回路８２（ＳＷ．ＣＫＴ）は図５のスイッチン
グ回路８２に相応するものであり、フィードバック経路
４９に挿入接続することができる。
【００１５】最初に図４の入力信号６０は２進論理値
“０”であり、これはＮＯＲゲート９４の第１の入力側
に第１のインバータ９６を介して供給される。第１のイ
ンバータ９６は、ＮＯＲゲート９４の第１の入力側に供
給される信号を２進論理値“１”にする。またＮＯＲゲ
ート９４は反対に、フィードバックパルス発生器９０
の、図４に示された出力信号６４として２進論理値
“０”を出力する（第２の入力側に供給される値には関
係なく）。２進論理値“０”である出力信号６４はフィ
ードバック経路４９を介してＮＯＲゲート４８の第２の
入力側にフィードバックされ、ＮＯＲゲート４８はまた
遅延された２進論理値“０”である入力信号６０を、第
１の遅延回路網４６の出力側から受け取る。この２つの
入力信号から、ＮＯＲゲート４８は２進論理値“１”を
出力信号Ｘとして発生する。この２進論理値“１”は第
２の遅延回路網５０を通って転送され、第２のインバー
タ９８で２進論理値“０”に反転され、入力信号Ｙとし
てＮＯＲゲート９４の第２の入力側に供給される。入力
信号６０が２進論理値“１”に上昇するとき、ＮＯＲゲ
ート９４は両方の入力側に２進論理値“０”を有してお
り、これにより２進論理値“１”を出力し、これがフィ
ードバックパルス発生器９０の出力信号として転送され
る。より詳細には、ＮＯＲゲート９４の第２の入力側に
供給されるＹ信号６２が相変わらず２進論理値“０”で
あるときに、入力信号６０が２進論理値“１”に達し、
第１のインバータ９６を介して２進論理値“０”として
ＮＯＲゲート９４の第１の入力側に供給されると、出力
信号６４のパルスは出力開始し、図４に示すように２進
論理値“１”に上昇する。
【００１６】フィードバックパルス発生器４０の出力側
に発生される２進論理値“１”は、フィードバック経路
４９を介してＮＯＲゲート４８の第２の入力側にフィー
ドバックされる。ＮＯＲゲート４８の第１の入力側には
相変わらず２進論理値“０”が第１の遅延回路網４６か
ら供給されている。この時点でＮＯＲゲート４８は２進
論理値“０”を発生し、これは第２の遅延回路網５０で
所定期間だけ遅延され、第２のインバータ９８で反転さ
れ、ＮＯＲゲート９４の第２の入力側に供給される。入
力信号６０が相変わらず２進論理値“０”であるときに
ＮＯＲゲート９４の第２の入力がいったん、２進論理値
“１”に達すると、ＮＯＲゲート９４は２進論理値
“０”を出力し、これがフィードバックパルス発生器９
０の出力信号として供給される。従って、フィードバッ
クパルス発生器９０は入力信号を出力信号６４のパルス
の出力開始に使用し、出力信号６４をパルスのリセット
または終了に使用する。フィードバックパルス発生器９
０の出力信号を出力パルスのリセットに使用することに
よって、フィードバックパルス発生器９０の負荷に適合
される。
【００１７】上に述べた本発明の実施例は、本発明の一
般的な説明のためのものである。当業者であれば、フィ
ードバックパルス発生器８０の第１のデジタルゲート回
路４１を図６のフィードバック発生器９０の第１のデジ
タルゲート回路９２により置換することができる。
【図面の簡単な説明】
【図１】従来技術のパルス発生器のブロック回路図であ
る。
【図２】図１のパルス発生器の典型的電圧波形を示す線
図である。
【図３】本発明の第１の実施例によるフィードバックパ
ルス発生器のブロック回路図である。
【図４】入力信号、遅延処理された入力信号および図３
のパルス発生器の出力信号に対する電圧波形を示す線図
である。
【図５】本発明の第２の実施例によるフィードバックパ
ルス発生器のブロック回路図である。
【図６】本発明の第３の実施例によるフィードバックパ
ルス発生器のブロック回路図である。
【符号の説明】
４０ フィードバックパルス発生器 ４１ 第１のデジタルゲート回路 ４５ 第２のデジタルゲート回路 ４６ 第１の遅延回路網 ５０ 第２の遅延回路網

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 外部ソースから入力信号を受信するため
    の入力側と、外部デバイスを駆動するための出力信号を
    供給する出力側とを有するパルス発生器において、 第１のデジタルゲート回路と、第２のデジタルゲート回
    路とが設けられており、 前記第１のデジタルゲート回路はパルス発生器の入力側
    と出力側との間に接続されており、 該第１のデジタルゲート回路は、外部ソースからの入力
    信号に応答して、その第１の論理状態を第２の論理状態
    に変化させ、さらにパルス発生器の出力においてパルス
    を出力開始するために前記入力信号をその第１の入力側
    に受信し、 前記第２のデジタルゲート回路は、パルス発生器の出力
    側と第１のデジタルゲート回路の第２の入力側との間の
    フィードバック経路に接続されており、 該第２のデジタルゲート回路は、外部ソースからの入力
    信号が第２の論理状態であるときに、パルス発生器の出
    力側におけるパルスの出力開始に応答して、所定の遅延
    を伴って制御信号を第１のゲート回路に供給し、パルス
    発生器の出力側におけるパルスを終了させ、 前記パルスは、パルス発生器の出力側の負荷に実質的に
    依存する期間だけ使用される、ことを特徴とするパルス
    発生器。
  2. 【請求項２】 第１のデジタルゲート回路は、パルス発
    生器の入力側に接続された第１の入力側と、第２のデジ
    タルゲート回路の出力側に接続された第２の入力側と、
    出力側と、インバータとを有し、 前記インバータは、ＮＡＮＤゲートの出力側とパルス発
    生器の出力側との間に接続されている、請求項１記載の
    パルス発生器。
  3. 【請求項３】 第２のデジタルゲート回路は、ＮＯＲゲ
    ートと、遅延回路とを有しており、 前記ＮＯＲゲートは、遅延入力信号を外部ソースから受
    信するための第１の入力側と、パルス発生器からの出力
    信号を受け取るためフィードバック経路に接続された第
    ２の入力側と、出力側とを有し、 前記遅延回路は、ＮＯＲゲートの出力側と、第１のデジ
    タルゲート回路のＮＡＮＤゲートの第２の入力側との間
    に接続されており、ＮＯＲゲートからの出力信号に対し
    て所定の遅延を与え、ＮＡＮＤゲートにパルス発生器の
    出力信号におけるパルスを終了させる、請求項２記載の
    パルス発生器。
  4. 【請求項４】 第２のデジタルゲート回路はさらにスイ
    ッチング回路を有し、 該スイッチング回路は、パルス発生器の出力側とＮＯＲ
    ゲートの第２の入力側との間に接続されており、パルス
    がパルス発生器の出力信号に存在するときだけ自動的に
    フィードバック信号を第２のデジタルゲート回路に供給
    する、請求項３記載のパルス発生器。
  5. 【請求項５】 スイッチング回路はトランジスタであ
    り、 該トランジスタは、パルス発生器の出力側に接続された
    ゲート電極を有し、ソース電極とドレイン電極はパルス
    発生器の出力側とＮＯＲゲートの第２の入力側との間に
    接続されている、請求項４記載のパルス発生器。
  6. 【請求項６】 さらにパルス発生器の出力側と第２のデ
    ジタルゲート回路の第２の入力側との間に接続されたス
    イッチング回路を有し、 該スイッチング回路は、パルス発生器の出力信号にパル
    スが存在するときだけフィードバック信号を第２のデジ
    タルゲート回路に自動的に供給する、請求項１記載のパ
    ルス発生器。
  7. 【請求項７】 スイッチング回路はトランジスタであ
    り、 該トランジスタは、パルス発生器の出力側に接続された
    ゲート電極を有し、ソース電極とドレイン電極はパルス
    発生器の出力側と第２のデジタルゲート回路の第２の入
    力側との間に接続されている、請求項６記載のパルス発
    生器。
  8. 【請求項８】 第１のデジタルゲート回路は、第１のイ
    ンバータと、第２のインバータと、ＮＯＲゲートとを有
    し、 前記ＮＯＲゲートは、パルス発生器の入力側に第１のイ
    ンバータを介して接続された第１の入力側と、第２のデ
    ジタルゲート回路の出力側に第２のインバータを介して
    接続された第２の入力側と、フィードバックパルス発生
    器の出力側に直接接続された出力側とを有する、請求項
    １記載のパルス発生器。
  9. 【請求項９】 第２のデジタルゲート回路は、ＮＯＲゲ
    ートと、遅延回路とを有しており、 前記ＮＯＲゲートは、遅延入力信号を外部ソースから受
    信するための第１の入力側と、パルス発生器からの出力
    信号を受信するためにフィードバック経路に接続された
    第２の入力側と、出力側とを有し、 前記遅延回路は、ＮＯＲゲートの出力側と、第１のデジ
    タルゲート回路のＮＡＮＤゲートの第２の入力側との間
    に接続されており、ＮＯＲゲートからの出力信号に対し
    て所定の遅延を与え、ＮＡＮＤゲートにパルス発生器の
    出力信号におけるパルスを終了させる、請求項８記載の
    パルス発生器。
  10. 【請求項１０】 第２のデジタルゲート回路はさらにス
    イッチング回路を有し、 該スイッチング回路は、パルス発生器の出力側とＮＯＲ
    ゲートの第２の入力側との間に接続されており、パルス
    がパルス発生器の出力信号に存在するときだけ自動的に
    フィードバック信号を第２のデジタルゲート回路に供給
    する、請求項９記載のパルス発生器。
  11. 【請求項１１】 スイッチング回路はトランジスタであ
    り、 該トランジスタは、パルス発生器の出力側に接続された
    ゲート電極と、パルス発生器の出力側とＮＯＲゲートの
    第２の入力側との間に接続されたソース電極およびドレ
    イン電極を有する、請求項１０記載のパルス発生器。
  12. 【請求項１２】 外部ソースから入力信号を受信するた
    めの入力側と、外部デバイスを駆動するための出力信号
    を供給する出力側とを有するパルス発生器において、 第１のデジタルゲート回路と、第２のデジタルゲート回
    路と、遅延回路とを有し、 前記第１のデジタルゲート回路は、パルス発生器の入力
    側と出力側との間に接続されており、 該第１のデジタルゲート回路は、外部ソースからの入力
    信号に応答して、これを第１の論理状態から第２の論理
    状態へ変化させ、第１の入力側において前記入力信号
    を、パルス発生器の出力においてパルスを発生開始する
    ために受信し、 前記第２のデジタルゲート回路は、パルス発生器の出力
    側と、第１のデジタルゲート回路への第２の入力側との
    間のフィードバック経路に接続されており、 該第２のデジタルゲート回路は、ＮＯＲゲートを有し、 該ＮＯＲゲートは、外部ソースからの遅延入力信号を受
    信するための第１の入力側と、パルス発生器からの出力
    信号を受信するためフィードバック経路に接続された第
    ２の入力側と、出力側を有し、 前記遅延回路は、ＮＯＲゲートの出力側と、第１のデジ
    タルゲート回路の第２の入力側とに接続されており、Ｎ
    ＯＲゲートからの出力信号に所定の遅延を与え、第１の
    デジタルゲート回路にパルス発生器の出力信号における
    パルスを終了させ、 前記第２のデジタルゲート回路は、外部ソースからの入
    力信号が第２の論理状態であるときにパルス発生器の出
    力側におけるパルスの出力開始に応答し、所定の遅延を
    伴って制御信号を第１のデジタルゲート回路に供給し、
    パルス発生器の出力側におけるパルスを終了させ、 前記パルスは、パルス発生器の出力側にある負荷に実質
    的に依存する期間だけ使用可能である、ことを特徴とす
    るパルス発生器。
  13. 【請求項１３】 第１のデジタルゲート回路は、ＮＡＮ
    Ｄゲートと、インバータとを有しており、 前記ＮＡＮＤゲートは、パルス発生器の入力側に接続さ
    れた第１の入力側と、第２のデジタルゲート回路の出力
    側に接続された第２の入力側と、出力側とを有してお
    り、 前記インバータは、ＮＡＮＤゲートの出力側とパルス発
    生器の出力側との間に接続されている、請求項１２記載
    のパルス発生器。
  14. 【請求項１４】 第１のデジタルゲート回路は、第１の
    インバータと、第２のインバータと、ＮＯＲゲートとを
    有し、 前記ＮＯＲゲートは、パルス発生器の入力側に第１のイ
    ンバータを介して接続された第１の入力側と、第２のデ
    ジタルゲート回路の出力側に第２のインバータを介して
    接続された第２の入力側と、フィードバックパルス発生
    器の出力側に直接接続された出力側とを有する、請求項
    １２記載のパルス発生器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446589B2 (en) 2003-08-13 2008-11-04 Fujitsu Limited Pulse generation circuit
JP2015520434A (ja) * 2012-03-29 2015-07-16 クアルコム，インコーポレイテッド 内蔵型レベルシフタならびにプログラム可能立上りエッジおよびパルス幅を有するパルスクロック生成論理

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6233205B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Built-in self test method for measuring clock to out delays
US6466520B1 (en) 1996-09-17 2002-10-15 Xilinx, Inc. Built-in AC self test using pulse generators
JP3033523B2 (ja) * 1997-05-16 2000-04-17 日本電気株式会社 出力回路
US6452459B1 (en) 1999-07-22 2002-09-17 Xilinx, Inc. Circuit for measuring signal delays of synchronous memory elements
US6630838B1 (en) 2001-01-23 2003-10-07 Xilinx, Inc. Method for implementing dynamic burn-in testing using static test signals
US7065684B1 (en) 2002-04-18 2006-06-20 Xilinx, Inc. Circuits and methods for measuring signal propagation delays on integrated circuits
US6825695B1 (en) * 2003-06-05 2004-11-30 International Business Machines Corporation Unified local clock buffer structures
US7242233B2 (en) * 2003-10-23 2007-07-10 International Business Machines Corporation Simplified method for limiting clock pulse width
US8054119B2 (en) * 2005-04-19 2011-11-08 International Business Machines Corporation System and method for on/off-chip characterization of pulse-width limiter outputs
US7319355B2 (en) * 2006-01-03 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator
US7358785B2 (en) * 2006-04-06 2008-04-15 International Business Machines Corporation Apparatus and method for extracting a maximum pulse width of a pulse width limiter
US7423470B2 (en) * 2006-05-31 2008-09-09 Agilent Technologies, Inc. Pulse generator
US7504896B2 (en) * 2006-09-06 2009-03-17 International Business Machines Corporation Methods and apparatus for inline measurement of switching delay history effects in PD-SOI technology
US7719315B2 (en) * 2006-10-31 2010-05-18 International Business Machines Corporation Programmable local clock buffer
US8232824B2 (en) * 2009-04-08 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Clock circuit and method for pulsed latch circuits
CN102148614B (zh) * 2010-02-10 2015-11-11 上海华虹宏力半导体制造有限公司 脉冲产生电路及方法、基准电压产生及其推动电路及方法
TWI477078B (zh) * 2012-10-17 2015-03-11 Ind Tech Res Inst 電容性負載驅動電路以及脈衝激發裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2902686A (en) * 1954-11-29 1959-09-01 Underwood Corp Signal apparatus
US3192408A (en) * 1962-11-27 1965-06-29 Honeywell Inc Pulse-generator providing output-pulse width determined by pair of preselected voltage levels of ramp function signal
US3601636A (en) * 1969-06-23 1971-08-24 Mohawk Data Sciences Corp Single-shot device
US3768026A (en) * 1972-03-09 1973-10-23 Bell Telephone Labor Inc Retriggerable one-shot multivibrator
JPS596616A (ja) * 1982-07-05 1984-01-13 Oki Electric Ind Co Ltd ワンシヨツトマルチバイブレ−タ回路
JPS62261215A (ja) * 1986-05-07 1987-11-13 Oki Electric Ind Co Ltd パルス発生回路
JPH01144719A (ja) * 1987-11-30 1989-06-07 Toshiba Corp リトリガブル・マルチバイブレータ
US4843255A (en) * 1988-02-10 1989-06-27 Tektronix, Inc. Self-latching monostable circuit
JPH0246015A (ja) * 1988-08-06 1990-02-15 Nec Corp 単安定マルチバイブレータ回路
US5059818A (en) * 1990-06-01 1991-10-22 Advanced Micro Devices, Inc. Self-regulating clock generator
JPH05218824A (ja) * 1992-02-04 1993-08-27 Fujitsu Ltd パルス幅補正回路
DE69317927T2 (de) * 1992-02-28 1998-11-19 Sony Corp Halbleiterspeicheranordnung mit einer Adressübergangsabfühlschaltung
US5298799A (en) * 1992-12-31 1994-03-29 International Business Machines Corporation Single-shot circuit with fast reset
US5422585A (en) * 1993-09-24 1995-06-06 Fan Chiangi; Yung F. Apparatus for generating an output signal of a desired pulse width
US5498989A (en) * 1994-04-19 1996-03-12 Xilinx, Inc. Integrated circuit one shot with extended length output pulse
US5493538A (en) * 1994-11-14 1996-02-20 Texas Instruments Incorporated Minimum pulse width address transition detection circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446589B2 (en) 2003-08-13 2008-11-04 Fujitsu Limited Pulse generation circuit
JP2015520434A (ja) * 2012-03-29 2015-07-16 クアルコム，インコーポレイテッド 内蔵型レベルシフタならびにプログラム可能立上りエッジおよびパルス幅を有するパルスクロック生成論理

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