KR880005750A - 제어펄스 발생회로 - Google Patents
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- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 관한 제어펄스 발생회로를 표시한 회로도.
제2(a)도는 전원전압(Vcc-Vss)의 시간경과에 따르는 입상이 비교적 온화한 경우에 있어서의, 제1도의 회로의 각 노오드(N2,N3,N7)의 전위 변화상태를 나타낸 그래프.
제2(b)도는 제2(a)도에 표시된 기간 t(700μs-800μs)에 있어서의, 제1도의 회로의 각 노오드(N2-N7)의 전위 변화상태를 확대하여 표시한 그래프.
제3도는 전원전압(Vcc-Vss)의 입상이 비교적 급격한 경우에서의, 제1도의 회로 각 노오드(N2-N7)의 전위 변화상태를 나타낸 그래프.
Claims (6)
- 반도체 집적회로에 공급되는 전원전압에 비례한 출력전압을 발생하는 전압발생 수단과, 상기 출력전압의 값이 소정 전압치에 도달할때에 신호 레벨이 반전하는 반전신호를 발생하는 반전수단과, 상기 반전신호의 레벨반전의 타이밍을 소정시간 지연시켜서 이 지연시간에 대응할 펄스폭을 갖는 제어 펄스를 발생하고, 이 제어펄스를 상기 반도체 직접 회로의 내부회로에 제공하는 펄스 신호 발생수단 등을 구비함을 특징으로하는 제어펄스 발생회로.
- 상기 전압발생수단은, 상기 제어 펄스의 신호 레벨에 맞추어서 상기 전압 발생수단의 상기 출력전압의 값을 일정 레벨로 유지하여 상기 반전수단의 동작을 안정화하는 전압유지 수단을 포함하는 것을 특징으로 하는 제1항 기재의 제어펄스 발생회로.
- 상기 펄스 신호 발생 수단은, 종속 접속된 복수의 CMOS 인버터와, 상기 복수 CMOS 인버터 각각의 출력단에 접속되고, 각 CMOS 인버터의 출력전위의 초기 상태를 설정하는 복수의 캐패시터 등을 포함함을 특징으로 하는 제1항 개재의 제어펄스 발생회로.
- 상기 복수 CMOS 인버터의 초단의 출력단과 상기 반도체 집적회로의 제1전원회로와의 사이에 상기 복수 캐패시터중, 1개가 접속되어, 상기 복수 CMOS인버터의 차단으 출력단과 상기 반도체 집적회로의 제2전원회로와의 사이에 상기 복수 캐피시터중, 기타의 1개가 접속되어 상기 제1의 전원회로와 상기 제2의 전원회로와의 사이의 전위차가 상기 전원전압에 대응하는 것을 특징으로 하는 제3항 기재의 제어펄스 발생회로.
- 상기 제어 펄스에 의하여 초기화될 상기 내부회로의 동작 개시 전원전압은, 상기 반전신호의 레벨 반전시에 있어서의 상기 전원전압에 대응하는 것을 특징으로 하는 제1항 기재의 제어펄스 발생회로.
- 상기 전압발생수단은, 서로 독립한 기판 영영에 각각 형성될 복수의 동일 도전형 MOS 트랜지스터를 포함하여, 이들 복수의 MOS 트랜지스터의 각각의 소오스 전극이 각각 상기 독립기판 영역에 개별로 접속됨을 특징으로 하는 제1항 내지 제5항중, 어느 일항 기재의 제어펄스 발생회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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