JPS60250715A - パワ−・オン・リセツト回路 - Google Patents
パワ−・オン・リセツト回路Info
- Publication number
- JPS60250715A JPS60250715A JP10677084A JP10677084A JPS60250715A JP S60250715 A JPS60250715 A JP S60250715A JP 10677084 A JP10677084 A JP 10677084A JP 10677084 A JP10677084 A JP 10677084A JP S60250715 A JPS60250715 A JP S60250715A
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- JP
- Japan
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- circuit
- output
- inverter
- reset
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、 ＭＯ８型回路に係るもので、電源の投入
時に回路を初期化するためのパワー・オン・リセット回
路に関する。
時に回路を初期化するためのパワー・オン・リセット回
路に関する。
従来、パワー・オン・リセット回路は、例えば第１図に
示すように構成されている。すなわち、電源電圧ｖＤＤ
が印加される電源端子ＪＪ１１と接地点（ＶＳＳ）間に
は、コンデンサＣ１およびＮチャネル型のＭＯＳ ）ラ
ンジヌタＴｒ１が直列接続される。上記ＭＯ８）ランジ
スタＴｒ１のゲートは、電源電圧ｖＤＤが印加される電
源端子１１ｂに接続され、パックダートは接地点ｖｓｓ
に接続される。上記コンデンサＣ１とＭＯＳ）ランジス
タＴｒｌとの接続点はインバータ１２１の入力端に接続
され、このインバータ１２１の出力端はインバータ１２
！の入力端に接続される。上記インバータ１２！の出力
端は、インバータ１２３の入力端に接続され、このイン
バータ１２３の出力端からリセット信号ｎを得る。
示すように構成されている。すなわち、電源電圧ｖＤＤ
が印加される電源端子ＪＪ１１と接地点（ＶＳＳ）間に
は、コンデンサＣ１およびＮチャネル型のＭＯＳ ）ラ
ンジヌタＴｒ１が直列接続される。上記ＭＯ８）ランジ
スタＴｒ１のゲートは、電源電圧ｖＤＤが印加される電
源端子１１ｂに接続され、パックダートは接地点ｖｓｓ
に接続される。上記コンデンサＣ１とＭＯＳ）ランジス
タＴｒｌとの接続点はインバータ１２１の入力端に接続
され、このインバータ１２１の出力端はインバータ１２
！の入力端に接続される。上記インバータ１２！の出力
端は、インバータ１２３の入力端に接続され、このイン
バータ１２３の出力端からリセット信号ｎを得る。
次に、上記のような構成において動作を説明する。上記
第１図におけるコンデンサＣ１とトランジスタＴｒｌと
から成る回路１３は、第２図（ａ）に示すコンデンサＣ
と抵抗Ｒとから成る微分回路と等価である。従って、電
源が投入されてコンデンサＣの一方の電極に第２図（ｂ
）に示すような入力電圧ＶＺＮが印加されると、他方の
電極にはこの入力電圧ＶＩＮを微分した出力電圧ＶＯＵ
Ｔが得られる。この出力電圧Ｖ。ｕＴが前記第１図のイ
ンバータ１２１の回路しきい値ｖＴＨを超える時刻ｊｌ
＋ｔｍ間においてこのインバータ１２１の出力が１Ｌ″
レベルとなシ、インノぐ一夕１２８からリセット信号Ｒ
８が出力される。なお、インバータ１２１〜１２ｍは波
形整形回路を構成している。
第１図におけるコンデンサＣ１とトランジスタＴｒｌと
から成る回路１３は、第２図（ａ）に示すコンデンサＣ
と抵抗Ｒとから成る微分回路と等価である。従って、電
源が投入されてコンデンサＣの一方の電極に第２図（ｂ
）に示すような入力電圧ＶＺＮが印加されると、他方の
電極にはこの入力電圧ＶＩＮを微分した出力電圧ＶＯＵ
Ｔが得られる。この出力電圧Ｖ。ｕＴが前記第１図のイ
ンバータ１２１の回路しきい値ｖＴＨを超える時刻ｊｌ
＋ｔｍ間においてこのインバータ１２１の出力が１Ｌ″
レベルとなシ、インノぐ一夕１２８からリセット信号Ｒ
８が出力される。なお、インバータ１２１〜１２ｍは波
形整形回路を構成している。
しかし、上記のような構成では、電源の投入によって／
（’ワー・オン・リセットがががって回路が初期化され
、回路が正常な動作を開始した後で、何らかの原因で電
源電圧にノイズが重畳されると再びリセットノやルスが
出方されてしまう欠点がある。これは、前記第２図（ｂ
）の時刻ｊＬ＋ｔ４間に示したように、入力電圧Ｖｌ）
ｉにノイズが重畳されると、出力電圧ＶＱＵＴはこれを
微分した波形となるため、この電圧ＶＯｔｌＴがインバ
ータ１２１の回路しきい値ＶＴＲを越えてインバータ１
２１〜１２３が反転するからである。
（’ワー・オン・リセットがががって回路が初期化され
、回路が正常な動作を開始した後で、何らかの原因で電
源電圧にノイズが重畳されると再びリセットノやルスが
出方されてしまう欠点がある。これは、前記第２図（ｂ
）の時刻ｊＬ＋ｔ４間に示したように、入力電圧Ｖｌ）
ｉにノイズが重畳されると、出力電圧ＶＱＵＴはこれを
微分した波形となるため、この電圧ＶＯｔｌＴがインバ
ータ１２１の回路しきい値ＶＴＲを越えてインバータ１
２１〜１２３が反転するからである。
今、インバータ１２ｇのダート入力電圧をＶ。、電源電
圧の電位変動幅をΔＶとすると、上記ダート入力電圧ｖ
Ｇは次式（１）で表わされる。
圧の電位変動幅をΔＶとすると、上記ダート入力電圧ｖ
Ｇは次式（１）で表わされる。
Ｖｃ−ΔＶ ｅｘｐ （ｔ／ＣＲ） ・聞・・（１）よ
ってゲート電圧Ｖ。は、電位変動幅ΔＶと時定数ＣＲと
によって決定される所定時間１１ＨＩＩレベルとなる。
ってゲート電圧Ｖ。は、電位変動幅ΔＶと時定数ＣＲと
によって決定される所定時間１１ＨＩＩレベルとなる。
一般にＣＲは大きな値に設定するので、ΔＶが大きけれ
ばこれによってイン・ぐ−夕１２１を反転し得る。この
ため、回路が動作中にリセットがかかシ、正常な動作が
得られない欠点がある。
ばこれによってイン・ぐ−夕１２１を反転し得る。この
ため、回路が動作中にリセットがかかシ、正常な動作が
得られない欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、電源電圧の変動時の誤動作を
なくすことができるすぐれたパワー・オン・リセット回
路を提供することである。
その目的とするところは、電源電圧の変動時の誤動作を
なくすことができるすぐれたパワー・オン・リセット回
路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第１図におけるＭＯＳ ）ランジスタＴｒ
ｌに、このＭＯＳ ）ランジスタＴｒｌよシ相互コンダ
クタンスの大きいＭＯＳ ）ランジスタを並列接続し、
回路を初期化するためのリセット信号で導通制御するこ
とにょシ、微分回路１３の出力の立ち下がシを高速化し
て、次段のインバータ１２１がノイズによって反転しな
いようにしたものである。
ために、前記第１図におけるＭＯＳ ）ランジスタＴｒ
ｌに、このＭＯＳ ）ランジスタＴｒｌよシ相互コンダ
クタンスの大きいＭＯＳ ）ランジスタを並列接続し、
回路を初期化するためのリセット信号で導通制御するこ
とにょシ、微分回路１３の出力の立ち下がシを高速化し
て、次段のインバータ１２１がノイズによって反転しな
いようにしたものである。
°〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第３図において、電源電圧■ＤＤが印加される電
源端子１１ｔｈと接地点７８８間に直列接続されたコン
デンサＣ１１およびＮチャネル形のＭＯＳ ）ランジヌ
タＴｒｌは微分回路Ｉ３を構成してふ・シ、上記ＭＯ８
）ランジスタＴｒ１のダートは電源電圧ｖＤＤが印加さ
れる電源端子１１ｂに接続される。上記ＭＣ）Ｓ ）−
ｙンジスタＴｒ１の相互コンダクタンスは極めて小さく
設定されており、そのバックゲートは接地点ｖｓ８に接
続される。上記ＭＯ８）、＞ンノスタＴｒｌには、パッ
クゲートが接地点■ に接続され相互コンＩｓ ダクタンスの大きいＭＯＳ ）ランジスタＴｒ２が並列
接続される。また、上記コンデンサＣ１とＭＯ８Ｌラン
ジスタ”ｒｌｌＴｒｌ との接続点は、インバータ１２
１０入力端に接続され、このインバータ１２１の出力端
は波形整形回路１４の入力端に接続される。そして、上
記波形整形回路１４の出力端から回路を初期化するため
のリセット信号Ｒ８を得るとともに、このリセット信号
Ｒ８によって前記ＭＯ８）ランジスタＴｒ２を導通制御
するようにして成る。なお、上記波形整形回路１４は、
例えば縦続接続した偶数段のインバータによって構成す
る。
する。第３図において、電源電圧■ＤＤが印加される電
源端子１１ｔｈと接地点７８８間に直列接続されたコン
デンサＣ１１およびＮチャネル形のＭＯＳ ）ランジヌ
タＴｒｌは微分回路Ｉ３を構成してふ・シ、上記ＭＯ８
）ランジスタＴｒ１のダートは電源電圧ｖＤＤが印加さ
れる電源端子１１ｂに接続される。上記ＭＣ）Ｓ ）−
ｙンジスタＴｒ１の相互コンダクタンスは極めて小さく
設定されており、そのバックゲートは接地点ｖｓ８に接
続される。上記ＭＯ８）、＞ンノスタＴｒｌには、パッ
クゲートが接地点■ に接続され相互コンＩｓ ダクタンスの大きいＭＯＳ ）ランジスタＴｒ２が並列
接続される。また、上記コンデンサＣ１とＭＯ８Ｌラン
ジスタ”ｒｌｌＴｒｌ との接続点は、インバータ１２
１０入力端に接続され、このインバータ１２１の出力端
は波形整形回路１４の入力端に接続される。そして、上
記波形整形回路１４の出力端から回路を初期化するため
のリセット信号Ｒ８を得るとともに、このリセット信号
Ｒ８によって前記ＭＯ８）ランジスタＴｒ２を導通制御
するようにして成る。なお、上記波形整形回路１４は、
例えば縦続接続した偶数段のインバータによって構成す
る。
次に、上記のような構成において動作を説明する。電源
が投入されるとＭＯＳ ）ランジスタＴｒｌカオン状態
となシ、コンデンサＣ１（！：ＭＯＳトランジスタＴｒ
ｌとの接続点の電位が上昇する。
が投入されるとＭＯＳ ）ランジスタＴｒｌカオン状態
となシ、コンデンサＣ１（！：ＭＯＳトランジスタＴｒ
ｌとの接続点の電位が上昇する。
この電位がインバータ１２１の回路しきい値ｖＴＨを越
えると、このインバータ１２．がら波形整形回路１４を
介してリセット信号ＲＳ（”Ｌ”レベル）が出力される
。このリセット信号゛「１はリセット時のみ”Ｌ”レベ
ルとなシ、前記ＭＤｓトランジスタＴｒ２をオフ状態と
する。これによって、インバータ１２１０入力電圧が低
下してこのインバータ１２．の出力が反転し、波形整形
回路１４から出力されるリセット信号Ｒ８は”Ｈ”レベ
ルとなる。従って、微分回路１３にょる微分波形の立ち
下がシが高速化され、リセット信号ｒ１のパルス幅が狭
くなる。そして、上記リセット信号正］によって回路が
初期化される。この状態で電源電圧ＶＤＤにノイズ等が
重畳され、ＭＯＳトランジスタＴｒ１のドレイン電圧が
上昇しても、電圧が立ち上がってから立ち下がるまでの
時間が短かいため、インバータ１２１は反転しない。す
なわち、インバータ１２１のダート入力電圧をＶＧ１電
源電圧ｖＤＤの電位変動幅をΔＶとすると、ダート入力
電圧ｖＧは次式（２）で表わされる。
えると、このインバータ１２．がら波形整形回路１４を
介してリセット信号ＲＳ（”Ｌ”レベル）が出力される
。このリセット信号゛「１はリセット時のみ”Ｌ”レベ
ルとなシ、前記ＭＤｓトランジスタＴｒ２をオフ状態と
する。これによって、インバータ１２１０入力電圧が低
下してこのインバータ１２．の出力が反転し、波形整形
回路１４から出力されるリセット信号Ｒ８は”Ｈ”レベ
ルとなる。従って、微分回路１３にょる微分波形の立ち
下がシが高速化され、リセット信号ｒ１のパルス幅が狭
くなる。そして、上記リセット信号正］によって回路が
初期化される。この状態で電源電圧ＶＤＤにノイズ等が
重畳され、ＭＯＳトランジスタＴｒ１のドレイン電圧が
上昇しても、電圧が立ち上がってから立ち下がるまでの
時間が短かいため、インバータ１２１は反転しない。す
なわち、インバータ１２１のダート入力電圧をＶＧ１電
源電圧ｖＤＤの電位変動幅をΔＶとすると、ダート入力
電圧ｖＧは次式（２）で表わされる。
ｖ、中Δ■ｅｘＰ （ｔ／ ｅｒ’ ）キΔＶｅｘｐ
（ｔ ／ ｃｒ ２ ） −、、、（２）ここで、ｒ’
＝ｒｘ ｒｚ／（ｒｌ＋ｒ＊）キｒｌであシ、ｒｌはＭ
ＯＳ ）ランジヌタＴｒｓの導通抵抗、ｒ２はＭＯＳト
ランジスタＴｒｙの導通抵抗である。なお、ｒ２は充分
に小さ々値に設定しているので、ゲート入力電圧■。が
″Ｈ＃レベルにある時間が極めて／Ｊ％すくナリ、イン
バータ１２１の反転を防ぐことができる。従ってノイズ
等によシ誤動作することはない。
（ｔ ／ ｃｒ ２ ） −、、、（２）ここで、ｒ’
＝ｒｘ ｒｚ／（ｒｌ＋ｒ＊）キｒｌであシ、ｒｌはＭ
ＯＳ ）ランジヌタＴｒｓの導通抵抗、ｒ２はＭＯＳト
ランジスタＴｒｙの導通抵抗である。なお、ｒ２は充分
に小さ々値に設定しているので、ゲート入力電圧■。が
″Ｈ＃レベルにある時間が極めて／Ｊ％すくナリ、イン
バータ１２１の反転を防ぐことができる。従ってノイズ
等によシ誤動作することはない。
第４図は、この発明の他の実施例を示すもので、前記第
３図におけるコンデンサＣ１とＭＯＳ付してその詳細な
説明は省略する。
３図におけるコンデンサＣ１とＭＯＳ付してその詳細な
説明は省略する。
とのよう々構成では、電源電圧ｖＤＤの電位変動を抵抗
Ｒ１によって分圧するので、微分回路１３の出力電圧が
ノイズ等によって次段のインバータ１２１の回路しきい
値ｖＴＨを越えないように設定できる。すなわち、この
回路の場合は、ｖ、中ΔＶ・（ｒｇ／（Ｒｘ＋ｇ））ｅ
ｘｐ（ｔ／ｃｒ’） ＝・・（３）ｌｒｚ（（ＲｔＪに
設定すれば、ｖｏは回路しきい値を−越えない。
Ｒ１によって分圧するので、微分回路１３の出力電圧が
ノイズ等によって次段のインバータ１２１の回路しきい
値ｖＴＨを越えないように設定できる。すなわち、この
回路の場合は、ｖ、中ΔＶ・（ｒｇ／（Ｒｘ＋ｇ））ｅ
ｘｐ（ｔ／ｃｒ’） ＝・・（３）ｌｒｚ（（ＲｔＪに
設定すれば、ｖｏは回路しきい値を−越えない。
なお、上記寒施例では、コンデンサＣ１とＭＯＳ ）ラ
ンジスタＴｒｌとの間に抵抗Ｒ１を設けたが、他の負荷
素子であっても良いのはもちろんである。
ンジスタＴｒｌとの間に抵抗Ｒ１を設けたが、他の負荷
素子であっても良いのはもちろんである。
第５図は、さらにこの発明の他の実施例を示すもので、
波形整形回路１４にフリップフロッグを用いている。図
において、前記第４図と同一構成部には同じ符号を付す
。インバータ１２１の出力端はインバータ１２２の入力
端に接続され、このインバータ１２２の出力端は、７リ
ツプフロツゾを構成するノア回路１５１の一方の入力端
に接続されるとともに、インバータ１２４を介してフリ
ップフロッグを構成するノア回路１５ｘの一方の入力端
に接続される。このノア回路１５２の出力端は上記ノア
回路１５Ｈの他方の入力端に接続され、ノア回路１５２
の出力端は上記ノア回路１５２の他方の入力端に接続さ
れる。上記ノア回路１ｓ１の出力端は、前記ＭＯ８）ラ
ンジヌタＴｒ２のダートに接続されるとともに、イニシ
ャル時に上記ノア回路１６１の出力端をＱＶに設定する
だめのコンデンサＣＧの一方の電極に接続される。この
コンデンサＣ６の他方の電極は接地点ＶＩＩｇに接続さ
れる。そして、上記ノア回路１５にの出力端にインバー
タ１２３の入力端が接続され、このインバータ１２３か
らリセット信号Ｒ８を得るようにして成る。
波形整形回路１４にフリップフロッグを用いている。図
において、前記第４図と同一構成部には同じ符号を付す
。インバータ１２１の出力端はインバータ１２２の入力
端に接続され、このインバータ１２２の出力端は、７リ
ツプフロツゾを構成するノア回路１５１の一方の入力端
に接続されるとともに、インバータ１２４を介してフリ
ップフロッグを構成するノア回路１５ｘの一方の入力端
に接続される。このノア回路１５２の出力端は上記ノア
回路１５Ｈの他方の入力端に接続され、ノア回路１５２
の出力端は上記ノア回路１５２の他方の入力端に接続さ
れる。上記ノア回路１ｓ１の出力端は、前記ＭＯ８）ラ
ンジヌタＴｒ２のダートに接続されるとともに、イニシ
ャル時に上記ノア回路１６１の出力端をＱＶに設定する
だめのコンデンサＣＧの一方の電極に接続される。この
コンデンサＣ６の他方の電極は接地点ＶＩＩｇに接続さ
れる。そして、上記ノア回路１５にの出力端にインバー
タ１２３の入力端が接続され、このインバータ１２３か
らリセット信号Ｒ８を得るようにして成る。
上記のような構成において、インバータ１２２の出力に
よってノア回路１５１Ｈ１５２から成るフリップフロッ
グをセットあるいはリセットする点が前記各実施例と異
なるのみで、基本的には同様な動作を行ない同じ効果が
得られる。
よってノア回路１５１Ｈ１５２から成るフリップフロッ
グをセットあるいはリセットする点が前記各実施例と異
なるのみで、基本的には同様な動作を行ない同じ効果が
得られる。
なお、上記各実施例ではＭＯＳ ）ランジヌタがＮチャ
ネル形の場合について説明したが、Ｐチャネル形のもの
を用い電源の極性を逆にしても良いのは言うまでもない
。
ネル形の場合について説明したが、Ｐチャネル形のもの
を用い電源の極性を逆にしても良いのは言うまでもない
。
以上説明したようにこの発明によれば、電源電圧の変動
時の誤動作をなくすことができるすぐれたパワー・オン
・リセット回路が得られる。
時の誤動作をなくすことができるすぐれたパワー・オン
・リセット回路が得られる。
第１図は従来のパワー・オン・リセット回路を示す図、
第２図は上記第１図の回路の動作を説明するための図、
第３図はこの発明の一実施例に係るパワー・オン・リセ
ット回路を示す図、第４図および第５図はそれぞれこの
発明の他の実施例を示す回路図である。 ■ ・・・電源、■ ・・・接地点、１３・・・微分回
路、ＤＤ ８Ｂ １２１〜１２３・・・インバータ、１４・・・波形整形
回路、Ｔｒｙ、Ｔｒ２・・・ＭＯＳ ）ランジスタ、Ｃ
ｉ ・・・コンデンサ、１丁・・・リセット信号。 出願人代理人 弁理士 鈴 江 武 彦第１ ■ 、；Ｊ２ 嵩 第３ｒＸｉ 第４図 第５図
第２図は上記第１図の回路の動作を説明するための図、
第３図はこの発明の一実施例に係るパワー・オン・リセ
ット回路を示す図、第４図および第５図はそれぞれこの
発明の他の実施例を示す回路図である。 ■ ・・・電源、■ ・・・接地点、１３・・・微分回
路、ＤＤ ８Ｂ １２１〜１２３・・・インバータ、１４・・・波形整形
回路、Ｔｒｙ、Ｔｒ２・・・ＭＯＳ ）ランジスタ、Ｃ
ｉ ・・・コンデンサ、１丁・・・リセット信号。 出願人代理人 弁理士 鈴 江 武 彦第１ ■ 、；Ｊ２ 嵩 第３ｒＸｉ 第４図 第５図
Claims (5)
- （１）電源と接地点間に配設される微分回路と、この微
分回路の出力が供給されるインバータと、このインバー
タの出力を波形整形する波形整形回路と、上記微分回路
の出力端と接地点間に配設され上記波形整形回路の出力
で導通制御されるＭＯＳトランジスタとを具備し、電源
の投入時に上記波形整形回路から回路を初期化するため
のリセット信号を得ることを特徴とするパワー・オン・
リセット回路。 - （２）前記微分回路は、一方の電極が電源に接続される
コンデンサと、このコンデンサの他方の電極と接地点間
に配設されダートが上記電源に接続されるＭＯＳ ）ラ
ンジヌタとから成シ、このＭＯＳ ）ランノスタは前記
波形整形回路の出力で導通制御されるＭＯＳ ）ランジ
スタよシ相互コンダクタンヌが大きいことを特徴とする
特許請求の範囲第１項記載のパワー・オン・リセット回
路。 - （３）前記微分回路は、一方の電極が電源に接続される
コンデンサと、このコンデンサの他方の電極に一端が接
続される抵抗と、この抵抗の他端と接地点間に配設され
ゲートが上記電源に接続されるＭＯＳ ）ランジヌタと
から成シ、このＭＯＳ ） ９ンゾスタは前記波形整形
回路の出力で導通制御されるＭＯＳ ）ランジスタよシ
相互コンダクタンスが大きいことを特徴とする特許請求
の範囲第１項記載のパワー・オン・リセット回路。 - （４）前記波形整形回路は、縦続接続さ些た偶数段のイ
ンバータから成ることを特徴とする特許請求の範囲第１
項記載のパワー・オン・リセット回路。 - （５）前記波形整形回路は、前記インバータの出力が供
給される第１のインバータと、この第１のインバータの
出力でセットされその反転信号でリセットされるフリッ
ゾ７０ッゾと、このフリツノフロップの出力が供給され
る第２のインバータとから成シ、上記フリツノフロップ
の出力で前記ＭＯ８）ランジスタを導通制御することを
特徴とする特許請求の範囲第１項記載のパワー・オン・
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10677084A JPS60250715A (ja) | 1984-05-26 | 1984-05-26 | パワ−・オン・リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10677084A JPS60250715A (ja) | 1984-05-26 | 1984-05-26 | パワ−・オン・リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250715A true JPS60250715A (ja) | 1985-12-11 |
Family
ID=14442138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10677084A Pending JPS60250715A (ja) | 1984-05-26 | 1984-05-26 | パワ−・オン・リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| US4818904A (en) * | 1987-04-01 | 1989-04-04 | Mitsubishi Denki Kabushiki Kaisha | Power on reset pulse generating circuit sensitive to rise time of the power supply |
| JPH03178215A (ja) * | 1989-11-28 | 1991-08-02 | Samsung Semiconductor Inc | リセットパルス回路 |
-
1984
- 1984-05-26 JP JP10677084A patent/JPS60250715A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| US4818904A (en) * | 1987-04-01 | 1989-04-04 | Mitsubishi Denki Kabushiki Kaisha | Power on reset pulse generating circuit sensitive to rise time of the power supply |
| JPH03178215A (ja) * | 1989-11-28 | 1991-08-02 | Samsung Semiconductor Inc | リセットパルス回路 |
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