JPS632450A - キ−入力回路 - Google Patents
キ−入力回路Info
- Publication number
- JPS632450A JPS632450A JP14540286A JP14540286A JPS632450A JP S632450 A JPS632450 A JP S632450A JP 14540286 A JP14540286 A JP 14540286A JP 14540286 A JP14540286 A JP 14540286A JP S632450 A JPS632450 A JP S632450A
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- input terminal
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Links
- 239000003990 capacitor Substances 0.000 claims description 18
- 238000007599 discharging Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 101150112768 Vangl2 gene Proteins 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 2
- 238000012030 stroop test Methods 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキー入力回路に関し、特にブツシュボタン式電
話機のキーボードに接続する、半導体集積回路（以下Ｌ
ＳＩと略す）化に適したキー入力回路に関する。
話機のキーボードに接続する、半導体集積回路（以下Ｌ
ＳＩと略す）化に適したキー入力回路に関する。
従来、この種のキー入力回路は第７図の様に構成されて
いた。この回路の動作を説明する。ブツシュボタン式電
話機のキーボードの代表的な配置が第９図に示しである
。第１０図は第９図のキーボードの電気回路的な表現で
ある。第９図、第１０図においては各キーにはそれぞれ
端子０１〜Ｃ４の一つ、端子Ｒ１〜Ｒ４の１つが対応し
ていて、１つのキー押下に対応して、第１０図のスイッ
チの１つが閉じられて端子Ｃヱ〜Ｃ４の内１つと、端子
Ｒ１〜Ｒ４の内１つが相互に接続される。これを検出す
るキー入力回路が第７図に示す回路である。第７図にお
いて、スイッチＳＷが閉じられ、入力端子Ｒｎと入力端
子Ｃｍとが短絡するものとする。各部の波形の動きが第
８図に示されている。
いた。この回路の動作を説明する。ブツシュボタン式電
話機のキーボードの代表的な配置が第９図に示しである
。第１０図は第９図のキーボードの電気回路的な表現で
ある。第９図、第１０図においては各キーにはそれぞれ
端子０１〜Ｃ４の一つ、端子Ｒ１〜Ｒ４の１つが対応し
ていて、１つのキー押下に対応して、第１０図のスイッ
チの１つが閉じられて端子Ｃヱ〜Ｃ４の内１つと、端子
Ｒ１〜Ｒ４の内１つが相互に接続される。これを検出す
るキー入力回路が第７図に示す回路である。第７図にお
いて、スイッチＳＷが閉じられ、入力端子Ｒｎと入力端
子Ｃｍとが短絡するものとする。各部の波形の動きが第
８図に示されている。
第８図Ｋｔｉ短絡されない入力端子Ｒｎ’ 、 Ｃｍ’
の波形も同時に示されている。端子Ｔ１．Ｔｔには逆相
のパルスが印加されている。短絡されていない入力端子
Ｒｎ’には端子Ｔ１に印加されるパルスの逆相パルスが
現れ、入力端子Ｒｎ’［接続されたラッチＬｎ’の出力
ＸＲｎ’はストロープ５ＴＢｎ’によシ「１」が出力さ
れる。短絡されていない入力端子Ｃｍ’にも同様に端子
Ｔｚ Ｋ印加されるパルスの逆相パルスが現れ入力端子
Ｃｍ’ に接続されたラッチＬ４’の出力ＸＣｍ’は
ストロ−でＳ Ｔ Ｂｍ’によシ「１」が出力される。
の波形も同時に示されている。端子Ｔ１．Ｔｔには逆相
のパルスが印加されている。短絡されていない入力端子
Ｒｎ’には端子Ｔ１に印加されるパルスの逆相パルスが
現れ、入力端子Ｒｎ’［接続されたラッチＬｎ’の出力
ＸＲｎ’はストロープ５ＴＢｎ’によシ「１」が出力さ
れる。短絡されていない入力端子Ｃｍ’にも同様に端子
Ｔｚ Ｋ印加されるパルスの逆相パルスが現れ入力端子
Ｃｍ’ に接続されたラッチＬ４’の出力ＸＣｍ’は
ストロ−でＳ Ｔ Ｂｍ’によシ「１」が出力される。
次にスイッチＳＷが閉じられて短絡された入力端子Ｒｎ
、Ｃｍについて動作を説明する。入力に使用されている
ＮチャンネルＭＯ８）ランジスタＮｌ、Ｎ２ＨＰチャン
ネルＭＯ３）ランジスタのＰｔ、Ｐｘのドライブ能力よ
りも充分大きなドライブ能力に設定されている。
、Ｃｍについて動作を説明する。入力に使用されている
ＮチャンネルＭＯ８）ランジスタＮｌ、Ｎ２ＨＰチャン
ネルＭＯ３）ランジスタのＰｔ、Ｐｘのドライブ能力よ
りも充分大きなドライブ能力に設定されている。
端子Ｔ１とＴｔ とに逆位相のパルスが入力されてい
るため、ＮチャンネルＭＯ８）ランジスタＮｌ又はＮ２
のどちらかが常にオンしているため、ストロープ５ＴＢ
ｎ、 又はＳＴＢｍが立ったとき入力端子Ｒｎ、Ｃｍ
は 「Ｏ」である。従ってラッチＬｎ、Ｌｍの出力ＸＲ
ｎ、ＸＣｍはｒＯＪでち）、短絡していない入力端子Ｒ
ｎ’、Ｃｍ’ ＩＩＣ対応するラッチの出力ＸＲｎ、Ｘ
Ｃｍの出力「１」と区別しうる。
るため、ＮチャンネルＭＯ８）ランジスタＮｌ又はＮ２
のどちらかが常にオンしているため、ストロープ５ＴＢ
ｎ、 又はＳＴＢｍが立ったとき入力端子Ｒｎ、Ｃｍ
は 「Ｏ」である。従ってラッチＬｎ、Ｌｍの出力ＸＲ
ｎ、ＸＣｍはｒＯＪでち）、短絡していない入力端子Ｒ
ｎ’、Ｃｍ’ ＩＩＣ対応するラッチの出力ＸＲｎ、Ｘ
Ｃｍの出力「１」と区別しうる。
上述した従来のキー入力回路には外来雑音電波による誤
動作を防ぐため、各入力端子にはＬＳＴ外部よシ容１１
ｃＩｎ、Ｃ１ｍ が接続される。第９図の例の４×４の
キーボードには端子Ｒ１−Ｒ４の各端子に計８個の容量
が接続される。端子Ｔ！〜Ｔ２に印加されるパルスの周
期をＴとすると、短絡されていない６つの入力端子に接
続された容量を充・放電するために消費される電流は６
旦ロＤ である。−方短絡された入力端子には端子Ｔ１
とＴ２に印加されるパルスが逆相であるためＰチャンネ
ルＭＯ３）う／ジスタＰ１からＮチャンネルＭＯＳトラ
ンジスタＮ２又はＰチャンネルＭＯ８）ランジスタＰ２
からＮチャンネルＭＯ８）う／ラスタＮ１の経路で常に
＊ａが流れる。これらの電流は電話回線の電気的な断線
、接続によシダイヤル信号を送シかつ、それを行うデバ
イスの電源ｔ−電話回線から得るパルスダイヤル式電話
機にとっては極力小さい方が好ましい。
動作を防ぐため、各入力端子にはＬＳＴ外部よシ容１１
ｃＩｎ、Ｃ１ｍ が接続される。第９図の例の４×４の
キーボードには端子Ｒ１−Ｒ４の各端子に計８個の容量
が接続される。端子Ｔ！〜Ｔ２に印加されるパルスの周
期をＴとすると、短絡されていない６つの入力端子に接
続された容量を充・放電するために消費される電流は６
旦ロＤ である。−方短絡された入力端子には端子Ｔ１
とＴ２に印加されるパルスが逆相であるためＰチャンネ
ルＭＯ３）う／ジスタＰ１からＮチャンネルＭＯＳトラ
ンジスタＮ２又はＰチャンネルＭＯ８）ランジスタＰ２
からＮチャンネルＭＯ８）う／ラスタＮ１の経路で常に
＊ａが流れる。これらの電流は電話回線の電気的な断線
、接続によシダイヤル信号を送シかつ、それを行うデバ
イスの電源ｔ−電話回線から得るパルスダイヤル式電話
機にとっては極力小さい方が好ましい。
第７図と同回路でスイッチＳＷが閉じていない入力端子
Ｒｎ’（Ｒｎ’は第７図と同回路でスイッチの閉じてい
ない端子、入力端子Ｒｎはスイッチを閉じた端子をいう
。他も同様である。）は、ストロープ５ＴＢｎ’が立つ
までにラッチＬｎ’のスレッシッルド電圧を越えている
必要がある。仮にラッチが立上シのエツジトリガーによ
シデータを取シ込み、ラッチ回路のスレツシールドが電
源電圧をＶＤＤすると、−メリーであるとすると、Ｐチ
ャンネルＭＯＳト？ンジスタＰｌ’又はＰｚ’ の電
流は３ＣＶＤＤよシ大きい必要がある。ＭＯＳトランジ
スタにおいては、ゲート・ソース電圧が一定の場合ドレ
イン電ｉは±３０％程度のバラツキを生じうる。電流が
最小にバラライだときにも上記３ＣＶυよシ大きい必要
があるため、最大にバラライたとうる。電話機用パルス
ダイヤラＬＳＩとして電源電圧ＶＤＤとして１．５〜５
ｖが通常要求される。第８図の端子Ｔｘ、ＴｚがＣＭＯ
Ｓドライブの場合、トランジスタがオンする時ＹＧｓ
＝ ＶＤＤとなる。よく知られているようにＭＯＳ）、
＝ンジスタのドレイン電流は２乗特性をもち 大値を考すると、ＶＤＤ２（≧ＶＤＤ１＝１，５Ｖ）に
おける電流値は である。スイッチを閉じ短絡したときこの電流がＮチャ
ンネルＭＯＳトランジスタを経由して流れる事になる。
Ｒｎ’（Ｒｎ’は第７図と同回路でスイッチの閉じてい
ない端子、入力端子Ｒｎはスイッチを閉じた端子をいう
。他も同様である。）は、ストロープ５ＴＢｎ’が立つ
までにラッチＬｎ’のスレッシッルド電圧を越えている
必要がある。仮にラッチが立上シのエツジトリガーによ
シデータを取シ込み、ラッチ回路のスレツシールドが電
源電圧をＶＤＤすると、−メリーであるとすると、Ｐチ
ャンネルＭＯＳト？ンジスタＰｌ’又はＰｚ’ の電
流は３ＣＶＤＤよシ大きい必要がある。ＭＯＳトランジ
スタにおいては、ゲート・ソース電圧が一定の場合ドレ
イン電ｉは±３０％程度のバラツキを生じうる。電流が
最小にバラライだときにも上記３ＣＶυよシ大きい必要
があるため、最大にバラライたとうる。電話機用パルス
ダイヤラＬＳＩとして電源電圧ＶＤＤとして１．５〜５
ｖが通常要求される。第８図の端子Ｔｘ、ＴｚがＣＭＯ
Ｓドライブの場合、トランジスタがオンする時ＹＧｓ
＝ ＶＤＤとなる。よく知られているようにＭＯＳ）、
＝ンジスタのドレイン電流は２乗特性をもち 大値を考すると、ＶＤＤ２（≧ＶＤＤ１＝１，５Ｖ）に
おける電流値は である。スイッチを閉じ短絡したときこの電流がＮチャ
ンネルＭＯＳトランジスタを経由して流れる事になる。
温度特性も考慮すると前記電流はよシ大きなものとなる
。既に述べた容量を充放電する電流と合せると になる。典型的な例として’＝６００Ｈｚ＋Ｃ＝１００
０ＰＦ、Ｖｒ ＝０．７Ｖ と”ｊるとＶｎｎｚ＝ Ｌ
ＳＶ 。
。既に述べた容量を充放電する電流と合せると になる。典型的な例として’＝６００Ｈｚ＋Ｃ＝１００
０ＰＦ、Ｖｒ ＝０．７Ｖ と”ｊるとＶｎｎｚ＝ Ｌ
ＳＶ 。
３．５Ｖ、５ＶＫ対し、、４ｆＥＪ１１μＡ、７９μＡ
。
。
１７４μＡ Ｋｆｘり、かつ上記の下限値に対し、余裕
をもって設計すると、消費電流がさらに増大するという
欠点があったため安定に低い値に抑える必要性があった
。
をもって設計すると、消費電流がさらに増大するという
欠点があったため安定に低い値に抑える必要性があった
。
本発明のキー入力回路は、第１および第２の入力端子と
第１の入力端子に一端接線された第１の容量と、第１の
容量を間歇的に充！（又は放電）する第１の電流源と、
第１の容量を間歇的に放電（又は充電）する第２の電流
源と、第１の入力端子にデータ入力端子が接続され第１
のストロープ端子をもつ第１のラッチ回路と、第２の入
力端子に一端を接続された第２の容量と、第２の容量を
間歇的に充電（又は放電）する第３の電流源と、第２の
容ｆを間歇的に放！（又は充電）する第４の電流源と第
２の入力端子にデータ入力端子が接続され第２のストロ
ープ端子をもつ第２のラッチ回路とからなり、第１及び
第２のラッチ回路の出力レベルの高低によって第１と第
２の入力端子の短絡を検知する事を特徴とする。
第１の入力端子に一端接線された第１の容量と、第１の
容量を間歇的に充！（又は放電）する第１の電流源と、
第１の容量を間歇的に放電（又は充電）する第２の電流
源と、第１の入力端子にデータ入力端子が接続され第１
のストロープ端子をもつ第１のラッチ回路と、第２の入
力端子に一端を接続された第２の容量と、第２の容量を
間歇的に充電（又は放電）する第３の電流源と、第２の
容ｆを間歇的に放！（又は充電）する第４の電流源と第
２の入力端子にデータ入力端子が接続され第２のストロ
ープ端子をもつ第２のラッチ回路とからなり、第１及び
第２のラッチ回路の出力レベルの高低によって第１と第
２の入力端子の短絡を検知する事を特徴とする。
次に本発明について第１図、第２図を参照して説明する
。
。
第１図の第１の電流源ＩｌはＴｓのタイミングで間歇的
に容量Ｃｘｎを充電（又は放電）する電流源である。ラ
ッチ回路Ｌｎのデータ入カニが充分高入力抵抗を持つと
すると、スイッチＳＷ′の閉じられていない入力端子Ｒ
ｎ’及びそこに接続された容１ｃＩｎ’は「１」に充電
（又はｒＯＪに放電）されたあと第２の′ＩＭ、流＠
Ｉ ｘで放電（又は充電）されるまでそのままの状態を
保つため、第１のストロープ５ＴＢｎが立ったときは２
ツテＬｎ’の出力ＸＲｎ’は「１」（又は「０」を出力
する。又、スイッチＳＷ′の閉じられていない入力端子
Ｃｍ’に接続された２ツチＬｍ’の出力ＸＣｍ’も同様
に「ｌ」 （又はｒＯＪを出力する。−方スイッチＳＷ
の閉じられた入力端子Ｒｎ、Ｃｍに関しては同時に変動
する。第４の′ＦＪＬ流源工！が端子Ｔ３に印加すれる
パルスのタイミングで入力端子Ｒｎ、Ｃｍ及びそれに接
続された容量ＣＩｎ、ＣＩｍを「１」Ｋ充電（又は「０
」Ｋ放電）した直後、第４の電流源Ｉ４が端子Ｔｓ Ｖ
ｃ印概されるパルスのタイミングで「０」に放電（又は
「１」に充電）シ、その後ラッチＬｎのストロープ５Ｔ
Ｂｎを立てるため、ラッチＬｎの出力ＸＲｎは「０」（
又は「１」）を出力する。次に第３の電源工３がＴ４の
タイミングで「１」に充ｔ（又ｉｄ ｌ’−０」に放電
）した直後、第２の電流源Ｉ ｚ カｒ ＯＪ Ｋ放電
（又Ｉｒｉ ｒｌＪに充りＬ、その直後に２ツテＬｍ
のストロープＳＴＢｍを立てるため出力ＸＣｒｎ ｆ’
ｉ ｒ Ｏｊ （又は「１」を出力）する。従ってスイ
ッチＳＷの開閉即ちキー押下の有無を検出する事が出来
る。
に容量Ｃｘｎを充電（又は放電）する電流源である。ラ
ッチ回路Ｌｎのデータ入カニが充分高入力抵抗を持つと
すると、スイッチＳＷ′の閉じられていない入力端子Ｒ
ｎ’及びそこに接続された容１ｃＩｎ’は「１」に充電
（又はｒＯＪに放電）されたあと第２の′ＩＭ、流＠
Ｉ ｘで放電（又は充電）されるまでそのままの状態を
保つため、第１のストロープ５ＴＢｎが立ったときは２
ツテＬｎ’の出力ＸＲｎ’は「１」（又は「０」を出力
する。又、スイッチＳＷ′の閉じられていない入力端子
Ｃｍ’に接続された２ツチＬｍ’の出力ＸＣｍ’も同様
に「ｌ」 （又はｒＯＪを出力する。−方スイッチＳＷ
の閉じられた入力端子Ｒｎ、Ｃｍに関しては同時に変動
する。第４の′ＦＪＬ流源工！が端子Ｔ３に印加すれる
パルスのタイミングで入力端子Ｒｎ、Ｃｍ及びそれに接
続された容量ＣＩｎ、ＣＩｍを「１」Ｋ充電（又は「０
」Ｋ放電）した直後、第４の電流源Ｉ４が端子Ｔｓ Ｖ
ｃ印概されるパルスのタイミングで「０」に放電（又は
「１」に充電）シ、その後ラッチＬｎのストロープ５Ｔ
Ｂｎを立てるため、ラッチＬｎの出力ＸＲｎは「０」（
又は「１」）を出力する。次に第３の電源工３がＴ４の
タイミングで「１」に充ｔ（又ｉｄ ｌ’−０」に放電
）した直後、第２の電流源Ｉ ｚ カｒ ＯＪ Ｋ放電
（又Ｉｒｉ ｒｌＪに充りＬ、その直後に２ツテＬｍ
のストロープＳＴＢｍを立てるため出力ＸＣｒｎ ｆ’
ｉ ｒ Ｏｊ （又は「１」を出力）する。従ってスイ
ッチＳＷの開閉即ちキー押下の有無を検出する事が出来
る。
この回路において一つのスイッチを閉じた場合、端子Ｔ
３ 、Ｔｓ 、Ｔ４ 、’Ｊ：”６に印加されるパル
スの周期′ｔ−Ｔとしてスイッチの閉じられていない６
つの入力端子に接続された容量の充放電のために合計必
要とする。この回路においては各電流源は同期をとって
動作させているため、１！鬼源から電流源へ縦に流れる
パラツキの大きな半樽体デバイスの特性に依存する項目
はなく常に の電流である。￥＝６００Ｈ２，Ｃ＝１ｏｏｏＰＦ、の
、！： キＶＤＤ＝１．５Ｖ 、 ３．５Ｖ 、 ５Ｖ
Ｋ対し、約９μＡ。
３ 、Ｔｓ 、Ｔ４ 、’Ｊ：”６に印加されるパル
スの周期′ｔ−Ｔとしてスイッチの閉じられていない６
つの入力端子に接続された容量の充放電のために合計必
要とする。この回路においては各電流源は同期をとって
動作させているため、１！鬼源から電流源へ縦に流れる
パラツキの大きな半樽体デバイスの特性に依存する項目
はなく常に の電流である。￥＝６００Ｈ２，Ｃ＝１ｏｏｏＰＦ、の
、！： キＶＤＤ＝１．５Ｖ 、 ３．５Ｖ 、 ５Ｖ
Ｋ対し、約９μＡ。
２１μＡ、３０μＡとなシ、安定な比較的小さな消費電
流ですみ、従来技術のもつ欠点を除去した。
流ですみ、従来技術のもつ欠点を除去した。
第３図は本発明の第１の実施例である。第３嗣において
、１！流源はそれぞれＰチャンネル、ＮチャンネルのＭ
ＯＳ）ランジスタで構成しである。
、１！流源はそれぞれＰチャンネル、ＮチャンネルのＭ
ＯＳ）ランジスタで構成しである。
第４図は本発明の第２の実施例でろム電ｍ、源はクロッ
トインバータで構成しである。第３図および第４図の動
作を示すタイムチャートは第２図に示すものと同じであ
る。第５図は本発明の第３の実施例でアシ、インバータ
とトランスファーゲートで電流源を構成した例であって
、そのタイムチャートは第６図に示した。
トインバータで構成しである。第３図および第４図の動
作を示すタイムチャートは第２図に示すものと同じであ
る。第５図は本発明の第３の実施例でアシ、インバータ
とトランスファーゲートで電流源を構成した例であって
、そのタイムチャートは第６図に示した。
以上説明したように本発明は、ＭＯＳトランジスタを用
いた定電流源を用いて容ｉを充放電することによシ、プ
ツシ−ボタン式電話機に適し、かつ半導体集積回路に適
した、半導体デバイスのバラツキに左右されない、安定
に低消費電流で動作するキー入力回路を実現出来る。
いた定電流源を用いて容ｉを充放電することによシ、プ
ツシ−ボタン式電話機に適し、かつ半導体集積回路に適
した、半導体デバイスのバラツキに左右されない、安定
に低消費電流で動作するキー入力回路を実現出来る。
第１図は本発明を説明するだめの回路図、第２図は第１
図の回路タイムチャート、第３図、第４図および第５図
は本発明の第１．第２および第３の実施例の回路図、第
６図は第５図の第３の実施例のタイムチャート、第７図
は従来のキー入力回路の回路図、第８図は第７図の回路
のタイムチャート、第９図は電話機のキーボード図、第
１０図は第９図のキーボードの接続図である。 ＰＩ〜ＰＩＧ・・・・・・ＰチャンネルＭＯ８）ランジ
スタ、Ｎ１〜ＮＩＯ・°パ°・ＮチャンネルＭＯ８）ラ
ンジスタ、Ｃｚｎ、（、ｒｍ ・・・・・・容量、Ｌｎ
、Ｌｍ・・・・・・ラッチ回路、■ｌ〜Ｉ４・・・・・
・電流源。 第１図 第 ２ 回 処３ 図 第 ４ 図 第 ５ ワ 処 ６百 ＶＤＤ ＶＤＤ Ｎプ み ７ 回 秦δ 図
図の回路タイムチャート、第３図、第４図および第５図
は本発明の第１．第２および第３の実施例の回路図、第
６図は第５図の第３の実施例のタイムチャート、第７図
は従来のキー入力回路の回路図、第８図は第７図の回路
のタイムチャート、第９図は電話機のキーボード図、第
１０図は第９図のキーボードの接続図である。 ＰＩ〜ＰＩＧ・・・・・・ＰチャンネルＭＯ８）ランジ
スタ、Ｎ１〜ＮＩＯ・°パ°・ＮチャンネルＭＯ８）ラ
ンジスタ、Ｃｚｎ、（、ｒｍ ・・・・・・容量、Ｌｎ
、Ｌｍ・・・・・・ラッチ回路、■ｌ〜Ｉ４・・・・・
・電流源。 第１図 第 ２ 回 処３ 図 第 ４ 図 第 ５ ワ 処 ６百 ＶＤＤ ＶＤＤ Ｎプ み ７ 回 秦δ 図
Claims (1)
- 第１および第２の入力端子と、第１の入力端に一端を接
続された第１の容量と、第１の容量を間歇的に充電（又
は放電）する第１の電流源と、第１の容量を間歇的に放
電（又は充電）する第２の電流源と、第１の入力端子に
データ入力端子が接続された第１のストロープ端子をも
つ第１のラッチ回路と、第２の入力端子に一端を接続さ
れた第２の容量と、第２の容量を間歇的に充電（又は放
電）する第３の電流源と、第２の容量を間歇的に放電（
又は充電）する第４の電流源と、第２の入力端子にデー
タ入力端子が接続され第２のストロープ端子をもつ第２
のラッチ回路とからなり、第１及び第２のラッチ回路の
出力レベルの高低によって第１と第２の入力端子の短絡
を検知する事を特徴とするキー入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14540286A JPS632450A (ja) | 1986-06-20 | 1986-06-20 | キ−入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14540286A JPS632450A (ja) | 1986-06-20 | 1986-06-20 | キ−入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632450A true JPS632450A (ja) | 1988-01-07 |
Family
ID=15384423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14540286A Pending JPS632450A (ja) | 1986-06-20 | 1986-06-20 | キ−入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1078047C (zh) * | 1996-04-25 | 2002-01-23 | 尤尼利弗公司 | 采用沸石的茶叶加工 |
-
1986
- 1986-06-20 JP JP14540286A patent/JPS632450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1078047C (zh) * | 1996-04-25 | 2002-01-23 | 尤尼利弗公司 | 采用沸石的茶叶加工 |
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