JPS61198915A - 高電圧出力回路 - Google Patents
高電圧出力回路Info
- Publication number
- JPS61198915A JPS61198915A JP60037384A JP3738485A JPS61198915A JP S61198915 A JPS61198915 A JP S61198915A JP 60037384 A JP60037384 A JP 60037384A JP 3738485 A JP3738485 A JP 3738485A JP S61198915 A JPS61198915 A JP S61198915A
- Authority
- JP
- Japan
- Prior art keywords
- high voltage
- input
- point
- voltage output
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、例えば静電プリンタ、エレクトロルミネッセ
ンスディスプレイ等を駆動するための高電圧出力回路に
関するものである。
ンスディスプレイ等を駆動するための高電圧出力回路に
関するものである。
B、を東孜雪ノ
従来、この種の高電圧出力回路は、負荷として抵抗を用
いていたため4消費電力は大きいものであった。従来の
回路−例を第1図(a)に示す、この回路の動作を第1
図(b)の入出力波形とともに説明する。入力端子Vi
nにOvが印加された場合、A点は、電源電圧300V
になり、出力端子Voutは負電源−300v と等し
くなる。
いていたため4消費電力は大きいものであった。従来の
回路−例を第1図(a)に示す、この回路の動作を第1
図(b)の入出力波形とともに説明する。入力端子Vi
nにOvが印加された場合、A点は、電源電圧300V
になり、出力端子Voutは負電源−300v と等し
くなる。
次に入力端子Vinに5V(ハイレベル)が印加される
と、トランジスタTはONシ、負荷抵抗RLに゛心流が
流れて、A点はOvになり、出力端子Voutの′改正
は、コンデンサCにチャージされていた電荷のために、
−eoovに下げられる。その後コンデンサCと抵抗R
とによって決まる時定数において電荷が流出し、出力端
子Vou tの電圧は一300vにもどっていく、入力
パルス周波数よりも時定数を十分太きく設定すれば、こ
の電圧変化は無視できる。よって、入力0〜5vのパル
スによって。
と、トランジスタTはONシ、負荷抵抗RLに゛心流が
流れて、A点はOvになり、出力端子Voutの′改正
は、コンデンサCにチャージされていた電荷のために、
−eoovに下げられる。その後コンデンサCと抵抗R
とによって決まる時定数において電荷が流出し、出力端
子Vou tの電圧は一300vにもどっていく、入力
パルス周波数よりも時定数を十分太きく設定すれば、こ
の電圧変化は無視できる。よって、入力0〜5vのパル
スによって。
−300V〜−eoovの所望の高電圧出力が得られる
。
。
しかし、この高電圧出力回路の場合、トランジスタTが
ONになった時、消費する電力はVc /RLで表わ
され 例工If VC=300V、 RL−100にΩ
でも0.9−となる、したがって、この回路を集積化、
IC化しようとした場合には、消費電力が大きく、パッ
ケージ化する時に大きな問題となる。
ONになった時、消費する電力はVc /RLで表わ
され 例工If VC=300V、 RL−100にΩ
でも0.9−となる、したがって、この回路を集積化、
IC化しようとした場合には、消費電力が大きく、パッ
ケージ化する時に大きな問題となる。
[目的]
本発明の目的は、以上のような問題を解消し。
高電圧出力を可能にしたまま、消費電力を少なくし1回
時にパッケージ化、IC化を可能とする高電圧出力回路
を提供することにある。
時にパッケージ化、IC化を可能とする高電圧出力回路
を提供することにある。
[実施例]
第2図(a)は本発明にかかる高電圧出力回路の一実施
例回路を示す、第2図(a)に示すように、P型および
N型の高耐圧MO5)ランジスタ1および2のドレイン
同士(あるいは高耐圧バイポーラトランジスタでも同じ
)を相補型になるように接続し、P型およびN型MOS
トランジスタ1および2のゲートには、例えばホトカ
プラ等を利用したレベルシフト回路3および4からの出
力信号を各々入力する。P型MOS トランジスタ1の
ソースには一300V (VCI) ヲ印加し、N型M
OSトランジスタ2のソースには−H0V (VO2)
を印加する。
例回路を示す、第2図(a)に示すように、P型および
N型の高耐圧MO5)ランジスタ1および2のドレイン
同士(あるいは高耐圧バイポーラトランジスタでも同じ
)を相補型になるように接続し、P型およびN型MOS
トランジスタ1および2のゲートには、例えばホトカ
プラ等を利用したレベルシフト回路3および4からの出
力信号を各々入力する。P型MOS トランジスタ1の
ソースには一300V (VCI) ヲ印加し、N型M
OSトランジスタ2のソースには−H0V (VO2)
を印加する。
レベルシフト回路3および4にはOvおよび5vのパル
ス電圧(Vin)を入力する。レベルシフト回路4は、
NfiMOSトランジスタ2のゲート入力にVc2 (
−800V)またはVc2◆5V(−595V)のパル
ス電圧を印加するように入力電圧をレベル変換し、同様
にレベルシフト回路3は、P型MO9)ランジスタlの
ゲート入力にVcl−5V(−3Q5V)またはVcl
(−300V)のパルス電圧を印加する様に入力電圧を
レベル変換する。レベルシフト回路3および4において
、入力がOvの時、N型MOSトランジスタ2の入力(
6点)は、−600V テアッテ、N型MOS トラ
ンジスタ2はOFFになり、P型Mosトランジスタ1
の入力(B点)は−305vであって、PlpMOsト
5ンジストランジスタ1り、両トランジスタlおよび2
のドレイン同士を接続してなる出力端Voutには一3
00vが出力される。
ス電圧(Vin)を入力する。レベルシフト回路4は、
NfiMOSトランジスタ2のゲート入力にVc2 (
−800V)またはVc2◆5V(−595V)のパル
ス電圧を印加するように入力電圧をレベル変換し、同様
にレベルシフト回路3は、P型MO9)ランジスタlの
ゲート入力にVcl−5V(−3Q5V)またはVcl
(−300V)のパルス電圧を印加する様に入力電圧を
レベル変換する。レベルシフト回路3および4において
、入力がOvの時、N型MOSトランジスタ2の入力(
6点)は、−600V テアッテ、N型MOS トラ
ンジスタ2はOFFになり、P型Mosトランジスタ1
の入力(B点)は−305vであって、PlpMOsト
5ンジストランジスタ1り、両トランジスタlおよび2
のドレイン同士を接続してなる出力端Voutには一3
00vが出力される。
またレベルシフト回路3および4において、入力が5v
の時、同様に6点は一595vであって、N型MOS
)ランジスタ2はONとなり、B点は一300vであ
ってP型MO3)ランジスタ1はOFFとなり、出力端
Voutには一600vが出力される。
の時、同様に6点は一595vであって、N型MOS
)ランジスタ2はONとなり、B点は一300vであ
ってP型MO3)ランジスタ1はOFFとなり、出力端
Voutには一600vが出力される。
以上のようにして、所望の−eoov〜−300vの高
電圧出力が得られる。
電圧出力が得られる。
木構成では、P型およびN型のどちらか一方のトランジ
スタは必らずOFF状態となるので、消費電力を極めて
少なくすることができ、高電圧出力トランジスタのIC
化、およびパッケージ化が可能となる。
スタは必らずOFF状態となるので、消費電力を極めて
少なくすることができ、高電圧出力トランジスタのIC
化、およびパッケージ化が可能となる。
本発明においては、同−ICチップ上にN型およびP型
の高耐圧MOS )ランジスタを構成した場合に限らず
、N型高耐圧トランジスタとP型高耐圧トランジスタと
を別々のチップに構成し、同じ回路になるように配線す
ることもできる。
の高耐圧MOS )ランジスタを構成した場合に限らず
、N型高耐圧トランジスタとP型高耐圧トランジスタと
を別々のチップに構成し、同じ回路になるように配線す
ることもできる。
また、前記回路構成は出力回路についてのみであったが
、高耐圧トランジスタと通常のトランジスタとを同一チ
ップ内に構成し、IC化することによって、より大きな
効果を得ることができる。−例として、シリアルデータ
入力、パラレルデータ高電圧出力回路を第3図に示す。
、高耐圧トランジスタと通常のトランジスタとを同一チ
ップ内に構成し、IC化することによって、より大きな
効果を得ることができる。−例として、シリアルデータ
入力、パラレルデータ高電圧出力回路を第3図に示す。
この回路ではレベルシフト回路5および6がデータクロ
ツタ線のみに入れれば良く、レベルシフトの回路数が減
るとともに、シフトレジスタ?および8.ラッチ回路9
およびlO,ドライ八回路(本発明にかかる)+1およ
び12をIC化できるため、プリンタ等の製品の小型化
により大きく寄与することができる。
ツタ線のみに入れれば良く、レベルシフトの回路数が減
るとともに、シフトレジスタ?および8.ラッチ回路9
およびlO,ドライ八回路(本発明にかかる)+1およ
び12をIC化できるため、プリンタ等の製品の小型化
により大きく寄与することができる。
なお以上のことはMOS )ランジスタの代りにバイポ
ーラトランジスタでも同様である。
ーラトランジスタでも同様である。
[効果]
以上説明したように本発明によれば、低電力化を可能に
し、IC化を可能にした高電圧出力回路を提供すること
ができる。
し、IC化を可能にした高電圧出力回路を提供すること
ができる。
第1図(a)は従来の高電圧出力回路を示す図。
第1図(b)は同回路の入出力動作波形を示す図。
第2図(a)は本発明にかかる高電圧出力回路の一実施
例を示す図、 第2図(b)は同回路の入出力動作波形を示す図。 第3図は本発明の応用回路例を示す図である。 RL・・・負荷抵抗、 C・・・コンデンサ、 R・・・抵抗、 Vc・・・プラス電源。 V+s・・・マイナス電源、 Vin・・・入力端子。 Vout・・・出力端子、 Vcl NVc2−電源電圧。 Vin・・・入力端子、 Vout・・・出力端子。
例を示す図、 第2図(b)は同回路の入出力動作波形を示す図。 第3図は本発明の応用回路例を示す図である。 RL・・・負荷抵抗、 C・・・コンデンサ、 R・・・抵抗、 Vc・・・プラス電源。 V+s・・・マイナス電源、 Vin・・・入力端子。 Vout・・・出力端子、 Vcl NVc2−電源電圧。 Vin・・・入力端子、 Vout・・・出力端子。
Claims (1)
- 【特許請求の範囲】 相補型になるように接続し当該接続部を出力端にした一
対のトランジスタと、 該一対のトランジスタの一方がオンのときに他方がオフ
になるように当該一対のトランジスタの入力電圧を制御
する手段とを具えたことを特徴とする高電圧出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60037384A JPS61198915A (ja) | 1985-02-28 | 1985-02-28 | 高電圧出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60037384A JPS61198915A (ja) | 1985-02-28 | 1985-02-28 | 高電圧出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61198915A true JPS61198915A (ja) | 1986-09-03 |
Family
ID=12496028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60037384A Pending JPS61198915A (ja) | 1985-02-28 | 1985-02-28 | 高電圧出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61198915A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299409A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | レベル変換回路 |
-
1985
- 1985-02-28 JP JP60037384A patent/JPS61198915A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299409A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | レベル変換回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH03235517A (ja) | スイッチ回路 | |
EP0086090B1 (en) | Drive circuit for capacitive loads | |
US4023122A (en) | Signal generating circuit | |
JPH04242317A (ja) | レベル変換回路 | |
JPH06177744A (ja) | レベル変換回路 | |
JP3089552B2 (ja) | レベルシフター | |
JPH02119427A (ja) | 出力バッファ回路 | |
JP3315286B2 (ja) | パルス倍電圧回路 | |
JPH06296130A (ja) | データ出力回路 | |
JPS61198915A (ja) | 高電圧出力回路 | |
JPH0677804A (ja) | 出力回路 | |
US5457405A (en) | Complementary logic recovered energy circuit | |
JP2001127615A (ja) | 分割レベル論理回路 | |
JPH07105709B2 (ja) | 電圧変換回路 | |
JPH05284024A (ja) | 半導体集積回路 | |
JPH0355912A (ja) | ヒステリシス回路 | |
JP4055707B2 (ja) | 駆動回路 | |
JP3396555B2 (ja) | 半導体ポンプ回路 | |
JP2754552B2 (ja) | コンパレータ | |
JPS6243367B2 (ja) | ||
JPH0537380A (ja) | 電流セル回路 | |
JPH09326687A (ja) | 半導体集積回路 | |
JP2712432B2 (ja) | 多数決論理回路 | |
JPH0545092B2 (ja) | ||
JPH01136559A (ja) | 電源回路 |