JP2754552B2 - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JP2754552B2 JP2754552B2 JP63022414A JP2241488A JP2754552B2 JP 2754552 B2 JP2754552 B2 JP 2754552B2 JP 63022414 A JP63022414 A JP 63022414A JP 2241488 A JP2241488 A JP 2241488A JP 2754552 B2 JP2754552 B2 JP 2754552B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- capacitor
- voltage
- input
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は論理回路などに多用されるコンパレータに関
し、特に平衡信号を入力とするコンパレータに関する。
し、特に平衡信号を入力とするコンパレータに関する。
（従来の技術） 従来、この種のコンパレータは、一般に第５図に示す
ように、入出力端がスイツチ15を介して接続されたイン
バータ４の入力端子に接続されたキヤパシタンス２に入
力端子21,22の２つの平衡した入力をそれぞれスイツチ1
1,12を介して接続している。
ように、入出力端がスイツチ15を介して接続されたイン
バータ４の入力端子に接続されたキヤパシタンス２に入
力端子21,22の２つの平衡した入力をそれぞれスイツチ1
1,12を介して接続している。
入力端子21と22の２入力を比較するには、まず、スイ
ツチ11と15を導通状態とし、スイツチ12は開放の状態で
キヤパシタ２にインバータ４の遷移点電圧と入力端子21
の電圧との差を充電し、つぎに、スイツチ11と15を開放
してスイツチ12を導通状態とし、入力端子22の電圧を入
力して、インバータ４の入力電圧を２入力の差電圧だけ
前記遷移点電圧から振らせて、２入力の比較結果をイン
バータ４の出力から得ている。
ツチ11と15を導通状態とし、スイツチ12は開放の状態で
キヤパシタ２にインバータ４の遷移点電圧と入力端子21
の電圧との差を充電し、つぎに、スイツチ11と15を開放
してスイツチ12を導通状態とし、入力端子22の電圧を入
力して、インバータ４の入力電圧を２入力の差電圧だけ
前記遷移点電圧から振らせて、２入力の比較結果をイン
バータ４の出力から得ている。
（発明が解決しようとする課題） 上述した従来のコンパレータは、インバータ４の遷移
点電圧を基準とする２入力の差電圧をインバータ４に入
力しているので、２入力の大小関係だけしか識別でき
ず、２入力の差電圧を、ある閾値電圧と比較できないと
いう欠点がある。
点電圧を基準とする２入力の差電圧をインバータ４に入
力しているので、２入力の大小関係だけしか識別でき
ず、２入力の差電圧を、ある閾値電圧と比較できないと
いう欠点がある。
また、入力端子21の電圧は、キヤパシタ２を充電する
が、入力端子22が接続されるときは、スイツチ15が開放
状態で、入力端子22の電圧によるキヤパシタ２の充電が
行われず、入力端子からコンパレータ側をみたインピー
ダンスが異なり、２入力が平衡とならないという欠点が
ある。
が、入力端子22が接続されるときは、スイツチ15が開放
状態で、入力端子22の電圧によるキヤパシタ２の充電が
行われず、入力端子からコンパレータ側をみたインピー
ダンスが異なり、２入力が平衡とならないという欠点が
ある。
本発明は、このような欠点を解消し、２入力の平衡信
号の差電圧を、任意に設定することができる閾値と比較
でき、また２つの入力端子が対称で完全な平衡が保たれ
るようなコンパレータを提供することを目的とする。
号の差電圧を、任意に設定することができる閾値と比較
でき、また２つの入力端子が対称で完全な平衡が保たれ
るようなコンパレータを提供することを目的とする。
（課題を解決するための手段） 前記の目的を達成するため、本発明のコンパレータ
は、第１のキヤパシタ１の一端に第１のスイツチ11およ
び第３のスイツチ13を接続し、他端に第２のスイツチ12
および第４のスイツチ14を接続してスイツチドキヤパシ
タを構成し、第１のキヤパシタ１の一端を第１のスイツ
チ11を介して第１の入力端21に、第３のスイツチ13を介
して第２のキヤパシタ２の一端にそれぞれ接続し、第１
のキヤパシタ１の他端を第２のスイツチ12を介して第２
の入力端子22に、第４のスイツチ14を介してアースにそ
れぞれ接続し、スイツチ15を介して入出力端が接続され
たインバータ４の入力端を第２のキヤパシタ２の他端に
接続し、第２のキヤパシタ２と第３のスイツチ13の接続
点を、スイツチ16を介して基準電源３に接続し、インバ
ータ４の出力を出力端子20に接続して構成する。
は、第１のキヤパシタ１の一端に第１のスイツチ11およ
び第３のスイツチ13を接続し、他端に第２のスイツチ12
および第４のスイツチ14を接続してスイツチドキヤパシ
タを構成し、第１のキヤパシタ１の一端を第１のスイツ
チ11を介して第１の入力端21に、第３のスイツチ13を介
して第２のキヤパシタ２の一端にそれぞれ接続し、第１
のキヤパシタ１の他端を第２のスイツチ12を介して第２
の入力端子22に、第４のスイツチ14を介してアースにそ
れぞれ接続し、スイツチ15を介して入出力端が接続され
たインバータ４の入力端を第２のキヤパシタ２の他端に
接続し、第２のキヤパシタ２と第３のスイツチ13の接続
点を、スイツチ16を介して基準電源３に接続し、インバ
ータ４の出力を出力端子20に接続して構成する。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
第１図に示すように、スイツチドキヤパシタを第１の
スイツチ11と、第２のスイツチ12と、第３のスイツチ13
と、第４のスイツチ14と、第１のキヤパシタ１で構成し
ている。
スイツチ11と、第２のスイツチ12と、第３のスイツチ13
と、第４のスイツチ14と、第１のキヤパシタ１で構成し
ている。
キヤパシタ１は、スイツチ11を介して第１の入力端子
21に接続され、スイツチ12を介して第２の入力端子22に
接続され、スイツチ13を介して第２のキヤパシタ２の一
端に接続され、スイツチ14を介してアースに接続されて
いる。キヤパシタ２の他端は、その入出力端がスイツチ
15を介して接続されているインバータ４の入力端に接続
されていて、スイツチ13とキヤパシタ２の接続点は、ス
イツチ16を介して基準電源３に接続されている。そして
インバータ４の出力は、出力端子20に接続されている。
21に接続され、スイツチ12を介して第２の入力端子22に
接続され、スイツチ13を介して第２のキヤパシタ２の一
端に接続され、スイツチ14を介してアースに接続されて
いる。キヤパシタ２の他端は、その入出力端がスイツチ
15を介して接続されているインバータ４の入力端に接続
されていて、スイツチ13とキヤパシタ２の接続点は、ス
イツチ16を介して基準電源３に接続されている。そして
インバータ４の出力は、出力端子20に接続されている。
次に第１の実施例の動作について説明する。
第２図は、第１図のインバータ４の入出力特性を示す
曲線図である。
曲線図である。
いま、連続した動作を、第１周期と第２周期に分けて
説明すると、第１周期では、スイツチ11,12,15,16が導
通状態であり、スイツチ13と14が開放状態である。この
状態においては、インバータ４の入力電圧VIと出力電圧
VOは、第２図に示すインバータ４の入出力特性曲線Ｃ
と、VO＝VIを示す直線Ｌとの交点Ｐに動作点があるた
め、遷移点電圧をVBとすると、VO＝VI＝VBとなつてい
る。遷移点電圧VBは感度が高く、入力電圧VIの微少変動
で出力電圧VOは高電位VH、または低電位VLへ転移できる
状態にある。一方、キヤパシタ２にはインバータ４の出
力端からスイツチ15を経由して電流がスイツチ16を介し
て基準電源３へと流れ、基準電源３の出力電圧をVTHと
すると、キヤパシタ２の両端の電圧がVB−VTHとなるよ
う充電される。また同時に、スイツチドキヤパシタ１の
両端の電圧は、平衡入力端子21,22の電圧をそれぞれ
V1，V2とすると、その電圧差ΔVI＝V1−V2になるよう充
電される。
説明すると、第１周期では、スイツチ11,12,15,16が導
通状態であり、スイツチ13と14が開放状態である。この
状態においては、インバータ４の入力電圧VIと出力電圧
VOは、第２図に示すインバータ４の入出力特性曲線Ｃ
と、VO＝VIを示す直線Ｌとの交点Ｐに動作点があるた
め、遷移点電圧をVBとすると、VO＝VI＝VBとなつてい
る。遷移点電圧VBは感度が高く、入力電圧VIの微少変動
で出力電圧VOは高電位VH、または低電位VLへ転移できる
状態にある。一方、キヤパシタ２にはインバータ４の出
力端からスイツチ15を経由して電流がスイツチ16を介し
て基準電源３へと流れ、基準電源３の出力電圧をVTHと
すると、キヤパシタ２の両端の電圧がVB−VTHとなるよ
う充電される。また同時に、スイツチドキヤパシタ１の
両端の電圧は、平衡入力端子21,22の電圧をそれぞれ
V1，V2とすると、その電圧差ΔVI＝V1−V2になるよう充
電される。
次に第２周期になると、スイツチのオン、オフ状態が
すべて逆転し、スイツチ11,12,15,16が開放状態とな
り、スイツチ13と14が導通状態となる。そこで、スイツ
チドキヤパシタ１が、アースとキヤパシタ２の間に直列
に接続される。キヤパシタ２は接続されているインバー
タ４の入力インピーダンスが高いため、その電荷は保存
され、インバータ４の入力電圧VIは次に示す（１）式の
ようにスイツチドキヤパシタ１の電圧とキヤパシタ２の
電圧の和となる。
すべて逆転し、スイツチ11,12,15,16が開放状態とな
り、スイツチ13と14が導通状態となる。そこで、スイツ
チドキヤパシタ１が、アースとキヤパシタ２の間に直列
に接続される。キヤパシタ２は接続されているインバー
タ４の入力インピーダンスが高いため、その電荷は保存
され、インバータ４の入力電圧VIは次に示す（１）式の
ようにスイツチドキヤパシタ１の電圧とキヤパシタ２の
電圧の和となる。
したがつて、 VI＝ΔVI＋（VB−VTH）＝VB＋（ΔVI−VTH） ・・・・・（１）式 この（１）式は、インバータ４の入力電圧VIが平衡２
入力の電圧の差ΔVIから閾値電圧（基準電源の出力電
圧）VTHを減じた分だけ第１周期のときの初期電圧（遷
移点電圧）VBから増加することを示している。
入力の電圧の差ΔVIから閾値電圧（基準電源の出力電
圧）VTHを減じた分だけ第１周期のときの初期電圧（遷
移点電圧）VBから増加することを示している。
そこで、平衡２入力の電圧の差ΔVIが閾値電圧VTHよ
り大きいときは（１）式よりVIがVBより大となり、イン
バータ４の出力電圧VOは第２図に示すようにVO＝VL（低
電位）となる。
り大きいときは（１）式よりVIがVBより大となり、イン
バータ４の出力電圧VOは第２図に示すようにVO＝VL（低
電位）となる。
逆に、平衡２入力の電圧の差ΔVIが閾値電圧VTHより
小さいときは（１）式よりVIがVBより小となり、インバ
ータ４の出力電圧VOは、第２図に示すようにVO＝VH（高
電位）となる。
小さいときは（１）式よりVIがVBより小となり、インバ
ータ４の出力電圧VOは、第２図に示すようにVO＝VH（高
電位）となる。
このようにして平衡２入力の差電圧ΔVIと、ある閾値
電圧VTHの大小関係を検出することができる。
電圧VTHの大小関係を検出することができる。
しかも、第１周期、第２周期にいずれの期間にも従来
例のように２入力の一方のみがキヤパシタ２を充電する
ことなく完全に２入力の平衡が保たれる。また比較時、
キヤパシタ２を充電することがないので、本実施例は従
来の回路に比べ高速性が保たれるという利点もある。
例のように２入力の一方のみがキヤパシタ２を充電する
ことなく完全に２入力の平衡が保たれる。また比較時、
キヤパシタ２を充電することがないので、本実施例は従
来の回路に比べ高速性が保たれるという利点もある。
次に、第３図に、本発明の他の実施例を示す。
第３図は、基準電源が異なる２つの回路を動作させる
コンパレータで、第１図の実施例と同一動作をするもの
には同一符号を付している。
コンパレータで、第１図の実施例と同一動作をするもの
には同一符号を付している。
第３図において、平衡した２つの入力は、入力端子2
1,22から、特性のそろったＮ型MOSトランジスタ８およ
び９のゲートに加えられており、トランジスタ８および
９のそれぞれのドレインからスイツチ11,12を介してス
イツチドキヤパシタ１に接続される。そこで、スイツチ
ドキヤパシタ１に加えられる電圧は、ソースから約0.8
ボルトの一定電圧だけシフトされる。
1,22から、特性のそろったＮ型MOSトランジスタ８およ
び９のゲートに加えられており、トランジスタ８および
９のそれぞれのドレインからスイツチ11,12を介してス
イツチドキヤパシタ１に接続される。そこで、スイツチ
ドキヤパシタ１に加えられる電圧は、ソースから約0.8
ボルトの一定電圧だけシフトされる。
キヤパシタ２、基準電源３、インバータ４、スイツチ
13,15,16によつて構成され、出力端子20に出力する回路
は、第１図の同一符号を付けた部分と同一の動作をす
る。
13,15,16によつて構成され、出力端子20に出力する回路
は、第１図の同一符号を付けた部分と同一の動作をす
る。
キヤパシタ５、基準電源６、インバータ７、スイツチ
17,18,19によつて構成され、出力端子23に出力する回路
は、第１図の前記回路に比べ基準電源６の出力が異なつ
ているだけで前記回路に準じた動作をするので説明は省
略する。
17,18,19によつて構成され、出力端子23に出力する回路
は、第１図の前記回路に比べ基準電源６の出力が異なつ
ているだけで前記回路に準じた動作をするので説明は省
略する。
第３図の実施例は、このような構成と機能を有してい
るので高入力バツフアを入力段に持ち、複数の異なつた
閾値を有するコンパレータとして動作する。なお、第１
図および第３図に使用するスイツチ11,12,13,14,15,16,
17,18,19の具体例を第４図に示す。
るので高入力バツフアを入力段に持ち、複数の異なつた
閾値を有するコンパレータとして動作する。なお、第１
図および第３図に使用するスイツチ11,12,13,14,15,16,
17,18,19の具体例を第４図に示す。
第４図の端子31,32に一対の制御信号を加えることに
よつて、端子33と34の間を、あるときは導通状態に、ま
たあるときは開放状態にすることができる。この動作は
一般によく知られているので説明は省略する。
よつて、端子33と34の間を、あるときは導通状態に、ま
たあるときは開放状態にすることができる。この動作は
一般によく知られているので説明は省略する。
（発明の効果） 以上説明したように本発明は、スイツチドキヤパシタ
に２入力をスイツチを介して接続し、またこのスイツチ
ドキヤパシタに充電した２入力の電圧差を、基準電圧と
比較できるよう構成した回路にスイツチを介して接続す
ることにより、２つの入力に対し完全な平衡を保ちなが
ら、平衡信号の差の電圧を任意に設定可能な閾値と比較
することができるという効果がある。
に２入力をスイツチを介して接続し、またこのスイツチ
ドキヤパシタに充電した２入力の電圧差を、基準電圧と
比較できるよう構成した回路にスイツチを介して接続す
ることにより、２つの入力に対し完全な平衡を保ちなが
ら、平衡信号の差の電圧を任意に設定可能な閾値と比較
することができるという効果がある。
第１図は、本発明の一実施例を示す回路図である。 第２図は、第１図の実施例のインバータ４の入出力特性
を示す特性曲線図である。 第３図は、本発明の他の実施例を示す回路図である。 第４図は、第１図および第３図の実施例に使用されるス
イツチの一例を示す回路図である。 第５図は、従来のコンパレータの例を示す回路図であ
る。 1,2,5……キヤパシタ 3,6……基準電源 4,7……インバータ 8,9……MOSトランジスタ 11,12,13,14,15,16,17,18,19……スイッチ 20,23……出力端子 21,22……入力端子 31,32,33,34……スイツチの端子
を示す特性曲線図である。 第３図は、本発明の他の実施例を示す回路図である。 第４図は、第１図および第３図の実施例に使用されるス
イツチの一例を示す回路図である。 第５図は、従来のコンパレータの例を示す回路図であ
る。 1,2,5……キヤパシタ 3,6……基準電源 4,7……インバータ 8,9……MOSトランジスタ 11,12,13,14,15,16,17,18,19……スイッチ 20,23……出力端子 21,22……入力端子 31,32,33,34……スイツチの端子
Claims (1)
- 【請求項１】第１のキヤパシタの一端に第１のスイツチ
および第３のスイツチを接続し、他端に第２のスイツチ
および第４のスイツチを接続してスイツチドキヤパシタ
を構成し、前記第１のキヤパシタの一端を前記第１のス
イツチを介して第１の入力端子に、前記第３のスイツチ
を介して第２のキヤパシタの一端にそれぞれ接続し、前
記第１のキヤパシタの他端を前記第２のスイツチを介し
て第２の入力端子に、前記第４のスイツチを介してアー
スにそれぞれ接続し、スイツチを介して入出力端が接続
されたインバータの入力端を前記第２のキヤパシタの他
端に接続し、前記第２のキヤパシタと前記第３のスイツ
チの接続点を、スイツチを介して基準電源に接続し、前
記インバータの出力を出力端子に接続したコンパレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022414A JP2754552B2 (ja) | 1988-02-02 | 1988-02-02 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022414A JP2754552B2 (ja) | 1988-02-02 | 1988-02-02 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01198111A JPH01198111A (ja) | 1989-08-09 |
| JP2754552B2 true JP2754552B2 (ja) | 1998-05-20 |
Family
ID=12082006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022414A Expired - Lifetime JP2754552B2 (ja) | 1988-02-02 | 1988-02-02 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754552B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564061A (en) * | 1979-06-23 | 1981-01-16 | Nippon Kogaku Kk <Nikon> | Phase difference measuring instrument |
| JPS5848121A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1988
- 1988-02-02 JP JP63022414A patent/JP2754552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01198111A (ja) | 1989-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4752703A (en) | Current source polarity switching circuit | |
| US4028558A (en) | High accuracy MOS comparator | |
| US4628218A (en) | Driving circuit suppressing peak value of charging current from power supply to capacitive load | |
| JPH0584597B2 (ja) | ||
| JPH07118635B2 (ja) | 動的ヒステリシス手段を備える入力反転装置を有する集積回路 | |
| JPH0450770B2 (ja) | ||
| JPH0245851B2 (ja) | ||
| US4818897A (en) | Fast one way amplifier stage | |
| JPH04150224A (ja) | 集積回路 | |
| US4395644A (en) | Drive circuit | |
| JPH02119427A (ja) | 出力バッファ回路 | |
| JP3067903B2 (ja) | アナログ／ディジタル変換器 | |
| JP2754552B2 (ja) | コンパレータ | |
| US4250408A (en) | Clock pulse amplifier and clipper | |
| US6114872A (en) | Differential input circuit | |
| JPH01161913A (ja) | クロックドライバー回路 | |
| JP3003404B2 (ja) | 電源選択回路 | |
| US5530400A (en) | Transistor circuit with transistor characteristic sensor | |
| JP3259700B2 (ja) | コンパレータ | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JPH0159773B2 (ja) | ||
| JPS58184815A (ja) | シユミツト回路 | |
| JP3055165B2 (ja) | 出力バッファ回路 | |
| JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 | |
| JPH0355912A (ja) | ヒステリシス回路 |