JPS58184815A - シユミツト回路 - Google Patents
シユミツト回路Info
- Publication number
- JPS58184815A JPS58184815A JP6794382A JP6794382A JPS58184815A JP S58184815 A JPS58184815 A JP S58184815A JP 6794382 A JP6794382 A JP 6794382A JP 6794382 A JP6794382 A JP 6794382A JP S58184815 A JPS58184815 A JP S58184815A
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- JP
- Japan
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- channel
- circuit
- threshold voltage
- voltage
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は入力信号に対して所定のヒステリシス特性を
持つ出力信号が得られるシュミット回路に関する。
持つ出力信号が得られるシュミット回路に関する。
穏やかに変化する入力電圧を持つ入力信号を定められた
しきい値電圧で急峻表デイゾタル電圧を持つ出力信号に
変換し、かつ入力信号電圧が増加した時と減少した時と
でしきい値電圧を異ならせるような場合、従来では第1
図に示すようなシュミット回路が用いられている。この
回路では、抵抗R1を介して、入力信号INを直列接続
された2個のインバータ1,2の前段に与え、後段から
出力信号OUTを得ると共にその一部を抵抗R2を介し
て前段のインバータ1に帰還するようにしたものである
。そしてこの回路において、2個の各イン/4一タ1,
20回路しきい値電圧をVTHCとすると、入力信号I
Nの入力電圧VINが増加する時のしきい値電圧vot
gおよび入力電圧VINが減少する時のしきい値電圧V
ILaはそれぞれ次式で与えられる。
しきい値電圧で急峻表デイゾタル電圧を持つ出力信号に
変換し、かつ入力信号電圧が増加した時と減少した時と
でしきい値電圧を異ならせるような場合、従来では第1
図に示すようなシュミット回路が用いられている。この
回路では、抵抗R1を介して、入力信号INを直列接続
された2個のインバータ1,2の前段に与え、後段から
出力信号OUTを得ると共にその一部を抵抗R2を介し
て前段のインバータ1に帰還するようにしたものである
。そしてこの回路において、2個の各イン/4一タ1,
20回路しきい値電圧をVTHCとすると、入力信号I
Nの入力電圧VINが増加する時のしきい値電圧vot
gおよび入力電圧VINが減少する時のしきい値電圧V
ILaはそれぞれ次式で与えられる。
すなわち、上記従来のシュミット回路では、第2図に示
す波形図のように、入力電圧VINが0から増加してい
く途中で一方のしきい値電圧VIHaに達すると、その
後、出力信号OUTは0レベルからルベルに反転する。
す波形図のように、入力電圧VINが0から増加してい
く途中で一方のしきい値電圧VIHaに達すると、その
後、出力信号OUTは0レベルからルベルに反転する。
また、出力信号OUTがルベルに反転してから次に入力
電圧VINが0に向って減少し1、その途中で他方のし
きい値電圧VILIに達すると、その後、出力信号OU
Tはルベルからθレベルに反転する。
電圧VINが0に向って減少し1、その途中で他方のし
きい値電圧VILIに達すると、その後、出力信号OU
Tはルベルからθレベルに反転する。
ところで、上記従来のシュミット回路では抵)
抗Rt 、RsO値トイトインバーターのしきいOI
L [圧VTICの値とによって二つのしきい値電圧V
l□ VILIが決定されている。しかしながら、2個
のインバータ1,2の部分でも抵抗成分が存在するため
、抵抗R亀+ Rzの値のみによって上記しきい値電圧
VIHI r vtt、−を高精度に決定することはで
きない、(シかもインバータ1゜2の抵抗成分にバラツ
キがある丸め、シ舞い値電圧Vl)II * VILI
にもバラツキが生じる。)このため、イントンータ1.
2における抵抗成分が無視でき、抵抗R1* R@の値
のみによってしきい値電圧VIHI 、 VILIを高
精度に決定できるようにするには、抵抗R1,R1O値
を十分に大きなものとする°必要がある。この結果、こ
の回路を集積化する場合に抵抗R1pR1が占める面積
が大きなものとなり、チップサイズが大盤化する欠点が
ある。
L [圧VTICの値とによって二つのしきい値電圧V
l□ VILIが決定されている。しかしながら、2個
のインバータ1,2の部分でも抵抗成分が存在するため
、抵抗R亀+ Rzの値のみによって上記しきい値電圧
VIHI r vtt、−を高精度に決定することはで
きない、(シかもインバータ1゜2の抵抗成分にバラツ
キがある丸め、シ舞い値電圧Vl)II * VILI
にもバラツキが生じる。)このため、イントンータ1.
2における抵抗成分が無視でき、抵抗R1* R@の値
のみによってしきい値電圧VIHI 、 VILIを高
精度に決定できるようにするには、抵抗R1,R1O値
を十分に大きなものとする°必要がある。この結果、こ
の回路を集積化する場合に抵抗R1pR1が占める面積
が大きなものとなり、チップサイズが大盤化する欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あシ、そ、p目的は、しきい値電圧を“・11□11 高精度に決定することができしかも集積化した場合のチ
ップサイズの小型化を図ることができるシュミット回路
を提供することにある。
あシ、そ、p目的は、しきい値電圧を“・11□11 高精度に決定することができしかも集積化した場合のチ
ップサイズの小型化を図ることができるシュミット回路
を提供することにある。
この発明の一実施例によれば、入力信号が与え゛られる
CMOSインバータと、上記CMOSインバータと一方
電位■DD供給端との間にPチャネルおよびNチャネル
MO8)ランノスタを並列挿入し、上記CMOSイン・
々−夕と他方電位Via供給端との間にPチャネルおよ
びNチャネルMO8)ランノスタを並列挿入し、上記C
M08インバータに屯う一つのCMOSインバータを接
続し、このCMOSイン・ぐ−夕の出力を上記Pチャネ
ルおよびNチャネルの各MO8)ランジスタのr−トに
供給してなるシュミット回路が提供される。
CMOSインバータと、上記CMOSインバータと一方
電位■DD供給端との間にPチャネルおよびNチャネル
MO8)ランノスタを並列挿入し、上記CMOSイン・
々−夕と他方電位Via供給端との間にPチャネルおよ
びNチャネルMO8)ランノスタを並列挿入し、上記C
M08インバータに屯う一つのCMOSインバータを接
続し、このCMOSイン・ぐ−夕の出力を上記Pチャネ
ルおよびNチャネルの各MO8)ランジスタのr−トに
供給してなるシュミット回路が提供される。
以下、図面を参照してこの発明の一実施例を訣明する。
第3図において直列接続されているPチャネルMO8)
ランノスタ1ノとNチャネルMO8)ランノスタ12と
はCMOSインノ々−fi13を構成していて、その両
f−トには入力信号INが供給される。上記MO8)ラ
ンラスタ1ノと一方電位VDD (正極性電位)供給端
との間に祉PチャネルMO8)ランジスタ14とNfJ
rネルMO8)ランジスタ15とが並列接続される。ま
た、上記MO8)ランジスタ12と他方電位Vll(ア
ース電位)供給端との間にはPチャネルMO8トランジ
スタ16とNチャネルMO8)ランノスタ17とが並列
接続される。上記VDD供給端とV8B供給端との間に
はさらにPチャネルMO8)ランジスタ1sとNチャネ
ルMOB )ランジスタ19とが直列接続されて異なる
0MO8イン・ぐ−タL」が構成され、両MO8)ラン
ジスタ111.19のf−)には前記CMO8インバー
タisの出力端の信号が供給される。上記0MO8イン
・母−タL1の出力信号は前記MO8)ランジスタ14
.15.16.11のダートに供給されると共に出力信
号OUTとして他の回路に供給される。
ランノスタ1ノとNチャネルMO8)ランノスタ12と
はCMOSインノ々−fi13を構成していて、その両
f−トには入力信号INが供給される。上記MO8)ラ
ンラスタ1ノと一方電位VDD (正極性電位)供給端
との間に祉PチャネルMO8)ランジスタ14とNfJ
rネルMO8)ランジスタ15とが並列接続される。ま
た、上記MO8)ランジスタ12と他方電位Vll(ア
ース電位)供給端との間にはPチャネルMO8トランジ
スタ16とNチャネルMO8)ランノスタ17とが並列
接続される。上記VDD供給端とV8B供給端との間に
はさらにPチャネルMO8)ランジスタ1sとNチャネ
ルMOB )ランジスタ19とが直列接続されて異なる
0MO8イン・ぐ−タL」が構成され、両MO8)ラン
ジスタ111.19のf−)には前記CMO8インバー
タisの出力端の信号が供給される。上記0MO8イン
・母−タL1の出力信号は前記MO8)ランジスタ14
.15.16.11のダートに供給されると共に出力信
号OUTとして他の回路に供給される。
そして上記2つのCMOSインバータnu 、uの回路
しきい値電圧V?ICはそれぞれ’AVonに設定され
ていて、各MO8)ランジスタ14〜17のしきい値電
圧の絶対値がすべて1■に設定されているものとし、ま
た′ナベてのMOB ) 2ンジスタはエンハンスメン
トタイグのものであるとする。
しきい値電圧V?ICはそれぞれ’AVonに設定され
ていて、各MO8)ランジスタ14〜17のしきい値電
圧の絶対値がすべて1■に設定されているものとし、ま
た′ナベてのMOB ) 2ンジスタはエンハンスメン
トタイグのものであるとする。
次に上記のように構成された回路の動作を第4図(、)
、 (b)の特性図および第5図の波形図を用いて説
明する。
、 (b)の特性図および第5図の波形図を用いて説
明する。
まず、入力信号INの入力電圧VINが0■の時に出力
信号OUTは0レベルになっているものとする。この時
、PチャネルMO8)ランジスタ11.14.16はオ
ン状態であり、NチャネルMO8)ランジスタ12,1
5.11はオフ状態になっている。この時、CMOSイ
ンバータ13の出力端はオンしている二つのPチャネル
MOBトランジスタ14.11を介してVDDに充電さ
れているためにこの出力端の信号はルベルになっている
。したがってこれに続(CMOSインバータL」の出力
端の信号は・0:1.レベルであり、この状態で安定し
ている。またこの時、MOSトランジスタ14がオンし
ているため、このMOSトランジスタ14とMOB )
ランノスタ11との直列接続点であるA点の電位はVD
Dとな如、またMOB )ランジスタJ6がオンしてい
るためこのMOB トランジスター6とMOB )ラン
ジスタ12との直列接続点であるB点の電位は、MO8
トランジスタ11.11が共にオン状態となるような時
にはV1mレベルよりもMOB )ランジスタ16のし
きい値電圧V?旧6だけ浮いたものとなる。そしてM0
8トランジスター6のしきい値電圧VtaxsO絶対値
は1vであり、VDDを5■とすれば、CMO8イアp
4−タL」は5vと1vとの間の4vの電位差で動作す
ることになる。したがって、この時のCMOSインバー
ター3の回路しきい値電圧VTICは、4VX%=2V
l、9、第4図(&)に示すCMOSインバータL」の
入出力電圧特性図において5■から2vだ妙低下し九と
ζろのあるいは1■から2vだけ上昇したところのワ 3■となる。すなわ)ち、入力電圧VxXが3vに達す
れば0MO8インバーター3の出力はルベルから0レベ
ルに反転する。 CMO8インノ4−夕1Bの出力がθ
レベルに反転すると、これに続くCMOSインバータリ
の回路しきい値電圧VTHeはVDLI = 5 Vで
あれば2.5■になっているため、(はとんど遅延せず
)その出力はθレベルからルベルに反転する。したがっ
て、入力電圧VINが3vに達すると、出力信号OUT
は第5図に示すようにθレベルからルベルに反転するこ
とになる。そして上記電圧3vがこの回路の一方のしき
い値電圧VIHgとなる。
信号OUTは0レベルになっているものとする。この時
、PチャネルMO8)ランジスタ11.14.16はオ
ン状態であり、NチャネルMO8)ランジスタ12,1
5.11はオフ状態になっている。この時、CMOSイ
ンバータ13の出力端はオンしている二つのPチャネル
MOBトランジスタ14.11を介してVDDに充電さ
れているためにこの出力端の信号はルベルになっている
。したがってこれに続(CMOSインバータL」の出力
端の信号は・0:1.レベルであり、この状態で安定し
ている。またこの時、MOSトランジスタ14がオンし
ているため、このMOSトランジスタ14とMOB )
ランノスタ11との直列接続点であるA点の電位はVD
Dとな如、またMOB )ランジスタJ6がオンしてい
るためこのMOB トランジスター6とMOB )ラン
ジスタ12との直列接続点であるB点の電位は、MO8
トランジスタ11.11が共にオン状態となるような時
にはV1mレベルよりもMOB )ランジスタ16のし
きい値電圧V?旧6だけ浮いたものとなる。そしてM0
8トランジスター6のしきい値電圧VtaxsO絶対値
は1vであり、VDDを5■とすれば、CMO8イアp
4−タL」は5vと1vとの間の4vの電位差で動作す
ることになる。したがって、この時のCMOSインバー
ター3の回路しきい値電圧VTICは、4VX%=2V
l、9、第4図(&)に示すCMOSインバータL」の
入出力電圧特性図において5■から2vだ妙低下し九と
ζろのあるいは1■から2vだけ上昇したところのワ 3■となる。すなわ)ち、入力電圧VxXが3vに達す
れば0MO8インバーター3の出力はルベルから0レベ
ルに反転する。 CMO8インノ4−夕1Bの出力がθ
レベルに反転すると、これに続くCMOSインバータリ
の回路しきい値電圧VTHeはVDLI = 5 Vで
あれば2.5■になっているため、(はとんど遅延せず
)その出力はθレベルからルベルに反転する。したがっ
て、入力電圧VINが3vに達すると、出力信号OUT
は第5図に示すようにθレベルからルベルに反転するこ
とになる。そして上記電圧3vがこの回路の一方のしき
い値電圧VIHgとなる。
次に入力電圧VINが3■以上になっている時、今度F
i、PチャイルMO8)ランノスタ11 、14゜16
はオフ状態であり、NチャネルMO8)ランノスタ12
,15.1’/はオン状態になっている。この時、MO
Sトランジスタ15がオンしているため、前記A点の電
圧は、MOSトランジスタ11.12が共にオン状態と
なるような時にはVDDレベルよりもMOB)ランジス
タJ5のしきい値電圧VTIIII(=IV)だけ低下
したものとなる。またMOB )ランジスタ11がオン
しているため、前記B点の電位はVllレベル(=OV
)になっている。したがって、この時、0MO8インバ
ータ13は4■とOVとの間の4vの電位差で動作する
ことになる。したがって、この時のCMOSイン・f−
タisの回路しきい値電圧V?MCは、4vx14−2
V!す、第4図(b)に示すCMOSインバータ130
入出力電圧特性図において4■から2■だけ低下したと
ころのあるいは0■から2■だけ上昇したところの2v
となる。
i、PチャイルMO8)ランノスタ11 、14゜16
はオフ状態であり、NチャネルMO8)ランノスタ12
,15.1’/はオン状態になっている。この時、MO
Sトランジスタ15がオンしているため、前記A点の電
圧は、MOSトランジスタ11.12が共にオン状態と
なるような時にはVDDレベルよりもMOB)ランジス
タJ5のしきい値電圧VTIIII(=IV)だけ低下
したものとなる。またMOB )ランジスタ11がオン
しているため、前記B点の電位はVllレベル(=OV
)になっている。したがって、この時、0MO8インバ
ータ13は4■とOVとの間の4vの電位差で動作する
ことになる。したがって、この時のCMOSイン・f−
タisの回路しきい値電圧V?MCは、4vx14−2
V!す、第4図(b)に示すCMOSインバータ130
入出力電圧特性図において4■から2■だけ低下したと
ころのあるいは0■から2■だけ上昇したところの2v
となる。
すなわち、入力電圧vXにが3■以上のところから2■
に達すれば0MO8インバータ1Bの出力は0レベルか
らルベルに反転する。またCMOSインバータ73の出
力がルベルに反転すると、これに続(CMOSインバー
ター20の回路しきい値電圧v!紅は2.5■であるた
め、(この時にも#1とんど遅延せず) CMOSイン
・脅−タL」の出力はルベルから0レベルに反転する。
に達すれば0MO8インバータ1Bの出力は0レベルか
らルベルに反転する。またCMOSインバータ73の出
力がルベルに反転すると、これに続(CMOSインバー
ター20の回路しきい値電圧v!紅は2.5■であるた
め、(この時にも#1とんど遅延せず) CMOSイン
・脅−タL」の出力はルベルから0レベルに反転する。
したがって、入力電圧VIMが2VK遍すると、出力信
号OUTはlIl、5EK示すようにルベルから再びθ
レベルに反転する。そして上記電圧2vがこの回路の他
方のしきい値電圧VILEとなる。
号OUTはlIl、5EK示すようにルベルから再びθ
レベルに反転する。そして上記電圧2vがこの回路の他
方のしきい値電圧VILEとなる。
このように上記実施例回路は、従来回路のように抵抗を
用いることなくMOSトランノスタのみによって回路を
構成するようにしたものであり、この結果、抵抗を用い
る場合に比較して、集積化する場合にそのチップサイズ
を小型化することができる。しかも入力電圧VINに対
する二ツノしきい値電圧Vxiu hvs ts (D
B 定u CMOSインパータリの回路しきい値電圧と
MOB )ランノスタのし白い値電圧の設定のみによっ
て行なうようにしているので、従来のように抵抗および
イン・9−夕を用いた回路で抵抗R1+ RBの値を設
定する場合よシ高精度に設定することができる。
用いることなくMOSトランノスタのみによって回路を
構成するようにしたものであり、この結果、抵抗を用い
る場合に比較して、集積化する場合にそのチップサイズ
を小型化することができる。しかも入力電圧VINに対
する二ツノしきい値電圧Vxiu hvs ts (D
B 定u CMOSインパータリの回路しきい値電圧と
MOB )ランノスタのし白い値電圧の設定のみによっ
て行なうようにしているので、従来のように抵抗および
イン・9−夕を用いた回路で抵抗R1+ RBの値を設
定する場合よシ高精度に設定することができる。
なお、この発明は上記実施例に限定されるものではなく
、たとえば上記実施例ではMOS)ランソスタ14〜1
7のしきい値電圧の絶対値が1■である場合について説
明したが、これはネ°) IV以下の値でもよく、またMOS )シンジスタ14
〜17すべてのしきい値電圧を等しくする必要もない。
、たとえば上記実施例ではMOS)ランソスタ14〜1
7のしきい値電圧の絶対値が1■である場合について説
明したが、これはネ°) IV以下の値でもよく、またMOS )シンジスタ14
〜17すべてのしきい値電圧を等しくする必要もない。
以上説明したようにこの発明によれば、しきい値電圧を
高精度に決定することができしかも4J槓化した場合の
チップサイズの小型化を図ることができるシュミット回
路を提供できる。
高精度に決定することができしかも4J槓化した場合の
チップサイズの小型化を図ることができるシュミット回
路を提供できる。
第1図は従来のシュミット回路の構成図、第2区は上記
従来回路の動作を示す波形図、第3図はこの発明の一実
施例の回路構成図、第4図(&) 、 (b)および第
5図は上記実施例回路の動作を説明するためのもので、
第4図(JL) # (b)は特性図、第5図は波形図
である。 11.14,16.18・PチャネルMO8トランジス
タ、12,15.17/、19・・・NチャネルMOS
) ’) 7ゾスタ、1 B 、 、? 0 ・CMO
Sイ/ イン p m 書、 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 (a) (b)
従来回路の動作を示す波形図、第3図はこの発明の一実
施例の回路構成図、第4図(&) 、 (b)および第
5図は上記実施例回路の動作を説明するためのもので、
第4図(JL) # (b)は特性図、第5図は波形図
である。 11.14,16.18・PチャネルMO8トランジス
タ、12,15.17/、19・・・NチャネルMOS
) ’) 7ゾスタ、1 B 、 、? 0 ・CMO
Sイ/ イン p m 書、 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 (a) (b)
Claims (1)
- ケ゛−トに入力信号が供給される一方チャネルおよび他
方チャネルのMOS )ランゾスタを直列接続してなる
相補型の第1の反転回路と、上記第1の反転回路と一方
電位供給端との間に並列挿入される一方チャネルおよび
他方チャネルの第1、第2のMOS )ランジスタと、
上記第1の反転回路と他方電位供給端との間に並列挿入
される一方チャネルおよび他方チャネルの@3、第4の
MOS )ランジスタと、上記JIK1の反転回路の出
力端にその入力端が接続される第2の反転回路と、上記
第2の反転回路の出力を上記第1ないし第4のMOS
トランジスタの各r−トに供給する手段とを具備してな
り、上記第2の反転回路から上記入力信号に対してヒス
テリシス特性を持つ信号を得るようにしたことを特徴と
するシュミット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6794382A JPS58184815A (ja) | 1982-04-22 | 1982-04-22 | シユミツト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6794382A JPS58184815A (ja) | 1982-04-22 | 1982-04-22 | シユミツト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58184815A true JPS58184815A (ja) | 1983-10-28 |
Family
ID=13359515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6794382A Pending JPS58184815A (ja) | 1982-04-22 | 1982-04-22 | シユミツト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58184815A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
US6690255B2 (en) | 2002-02-21 | 2004-02-10 | Coilcraft, Incorporated | Electronic component |
US6717500B2 (en) | 2001-04-26 | 2004-04-06 | Coilcraft, Incorporated | Surface mountable electronic component |
USRE39453E1 (en) | 1999-10-28 | 2007-01-02 | Coilcraft, Incorporated | Low profile inductive component |
-
1982
- 1982-04-22 JP JP6794382A patent/JPS58184815A/ja active Pending
Cited By (5)
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---|---|---|---|---|
US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
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USRE39453E1 (en) | 1999-10-28 | 2007-01-02 | Coilcraft, Incorporated | Low profile inductive component |
US6717500B2 (en) | 2001-04-26 | 2004-04-06 | Coilcraft, Incorporated | Surface mountable electronic component |
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