JPS58184815A - シユミツト回路 - Google Patents
シユミツト回路Info
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- JPS58184815A JPS58184815A JP6794382A JP6794382A JPS58184815A JP S58184815 A JPS58184815 A JP S58184815A JP 6794382 A JP6794382 A JP 6794382A JP 6794382 A JP6794382 A JP 6794382A JP S58184815 A JPS58184815 A JP S58184815A
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- circuit
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- voltage
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は入力信号に対して所定のヒステリシス特性を
持つ出力信号が得られるシュミット回路に関する。
持つ出力信号が得られるシュミット回路に関する。
穏やかに変化する入力電圧を持つ入力信号を定められた
しきい値電圧で急峻表デイゾタル電圧を持つ出力信号に
変換し、かつ入力信号電圧が増加した時と減少した時と
でしきい値電圧を異ならせるような場合、従来では第１
図に示すようなシュミット回路が用いられている。この
回路では、抵抗Ｒ１を介して、入力信号ＩＮを直列接続
された２個のインバータ１，２の前段に与え、後段から
出力信号ＯＵＴを得ると共にその一部を抵抗Ｒ２を介し
て前段のインバータ１に帰還するようにしたものである
。そしてこの回路において、２個の各イン／４一タ１，
２０回路しきい値電圧をＶＴＨＣとすると、入力信号Ｉ
Ｎの入力電圧ＶＩＮが増加する時のしきい値電圧ｖｏｔ
ｇおよび入力電圧ＶＩＮが減少する時のしきい値電圧Ｖ
ＩＬａはそれぞれ次式で与えられる。
しきい値電圧で急峻表デイゾタル電圧を持つ出力信号に
変換し、かつ入力信号電圧が増加した時と減少した時と
でしきい値電圧を異ならせるような場合、従来では第１
図に示すようなシュミット回路が用いられている。この
回路では、抵抗Ｒ１を介して、入力信号ＩＮを直列接続
された２個のインバータ１，２の前段に与え、後段から
出力信号ＯＵＴを得ると共にその一部を抵抗Ｒ２を介し
て前段のインバータ１に帰還するようにしたものである
。そしてこの回路において、２個の各イン／４一タ１，
２０回路しきい値電圧をＶＴＨＣとすると、入力信号Ｉ
Ｎの入力電圧ＶＩＮが増加する時のしきい値電圧ｖｏｔ
ｇおよび入力電圧ＶＩＮが減少する時のしきい値電圧Ｖ
ＩＬａはそれぞれ次式で与えられる。
すなわち、上記従来のシュミット回路では、第２図に示
す波形図のように、入力電圧ＶＩＮが０から増加してい
く途中で一方のしきい値電圧ＶＩＨａに達すると、その
後、出力信号ＯＵＴは０レベルからルベルに反転する。
す波形図のように、入力電圧ＶＩＮが０から増加してい
く途中で一方のしきい値電圧ＶＩＨａに達すると、その
後、出力信号ＯＵＴは０レベルからルベルに反転する。
また、出力信号ＯＵＴがルベルに反転してから次に入力
電圧ＶＩＮが０に向って減少し１、その途中で他方のし
きい値電圧ＶＩＬＩに達すると、その後、出力信号ＯＵ
Ｔはルベルからθレベルに反転する。
電圧ＶＩＮが０に向って減少し１、その途中で他方のし
きい値電圧ＶＩＬＩに達すると、その後、出力信号ＯＵ
Ｔはルベルからθレベルに反転する。
ところで、上記従来のシュミット回路では抵）
抗Ｒｔ 、ＲｓＯ値トイトインバーターのしきいＯＩ
Ｌ ［圧ＶＴＩＣの値とによって二つのしきい値電圧Ｖ
ｌ□ ＶＩＬＩが決定されている。しかしながら、２個
のインバータ１，２の部分でも抵抗成分が存在するため
、抵抗Ｒ亀＋ Ｒｚの値のみによって上記しきい値電圧
ＶＩＨＩ ｒ ｖｔｔ、−を高精度に決定することはで
きない、（シかもインバータ１゜２の抵抗成分にバラツ
キがある丸め、シ舞い値電圧Ｖｌ）ＩＩ ＊ ＶＩＬＩ
にもバラツキが生じる。）このため、イントンータ１．
２における抵抗成分が無視でき、抵抗Ｒ１＊ Ｒ＠の値
のみによってしきい値電圧ＶＩＨＩ 、 ＶＩＬＩを高
精度に決定できるようにするには、抵抗Ｒ１，Ｒ１Ｏ値
を十分に大きなものとする°必要がある。この結果、こ
の回路を集積化する場合に抵抗Ｒ１ｐＲ１が占める面積
が大きなものとなり、チップサイズが大盤化する欠点が
ある。
Ｌ ［圧ＶＴＩＣの値とによって二つのしきい値電圧Ｖ
ｌ□ ＶＩＬＩが決定されている。しかしながら、２個
のインバータ１，２の部分でも抵抗成分が存在するため
、抵抗Ｒ亀＋ Ｒｚの値のみによって上記しきい値電圧
ＶＩＨＩ ｒ ｖｔｔ、−を高精度に決定することはで
きない、（シかもインバータ１゜２の抵抗成分にバラツ
キがある丸め、シ舞い値電圧Ｖｌ）ＩＩ ＊ ＶＩＬＩ
にもバラツキが生じる。）このため、イントンータ１．
２における抵抗成分が無視でき、抵抗Ｒ１＊ Ｒ＠の値
のみによってしきい値電圧ＶＩＨＩ 、 ＶＩＬＩを高
精度に決定できるようにするには、抵抗Ｒ１，Ｒ１Ｏ値
を十分に大きなものとする°必要がある。この結果、こ
の回路を集積化する場合に抵抗Ｒ１ｐＲ１が占める面積
が大きなものとなり、チップサイズが大盤化する欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あシ、そ、ｐ目的は、しきい値電圧を“・１１□１１ 高精度に決定することができしかも集積化した場合のチ
ップサイズの小型化を図ることができるシュミット回路
を提供することにある。
あシ、そ、ｐ目的は、しきい値電圧を“・１１□１１ 高精度に決定することができしかも集積化した場合のチ
ップサイズの小型化を図ることができるシュミット回路
を提供することにある。
この発明の一実施例によれば、入力信号が与え゛られる
ＣＭＯＳインバータと、上記ＣＭＯＳインバータと一方
電位■ＤＤ供給端との間にＰチャネルおよびＮチャネル
ＭＯ８）ランノスタを並列挿入し、上記ＣＭＯＳイン・
々−夕と他方電位Ｖｉａ供給端との間にＰチャネルおよ
びＮチャネルＭＯ８）ランノスタを並列挿入し、上記Ｃ
Ｍ０８インバータに屯う一つのＣＭＯＳインバータを接
続し、このＣＭＯＳイン・ぐ−夕の出力を上記Ｐチャネ
ルおよびＮチャネルの各ＭＯ８）ランジスタのｒ−トに
供給してなるシュミット回路が提供される。
ＣＭＯＳインバータと、上記ＣＭＯＳインバータと一方
電位■ＤＤ供給端との間にＰチャネルおよびＮチャネル
ＭＯ８）ランノスタを並列挿入し、上記ＣＭＯＳイン・
々−夕と他方電位Ｖｉａ供給端との間にＰチャネルおよ
びＮチャネルＭＯ８）ランノスタを並列挿入し、上記Ｃ
Ｍ０８インバータに屯う一つのＣＭＯＳインバータを接
続し、このＣＭＯＳイン・ぐ−夕の出力を上記Ｐチャネ
ルおよびＮチャネルの各ＭＯ８）ランジスタのｒ−トに
供給してなるシュミット回路が提供される。
以下、図面を参照してこの発明の一実施例を訣明する。
第３図において直列接続されているＰチャネルＭＯ８）
ランノスタ１ノとＮチャネルＭＯ８）ランノスタ１２と
はＣＭＯＳインノ々−ｆｉ１３を構成していて、その両
ｆ−トには入力信号ＩＮが供給される。上記ＭＯ８）ラ
ンラスタ１ノと一方電位ＶＤＤ （正極性電位）供給端
との間に祉ＰチャネルＭＯ８）ランジスタ１４とＮｆＪ
ｒネルＭＯ８）ランジスタ１５とが並列接続される。ま
た、上記ＭＯ８）ランジスタ１２と他方電位Ｖｌｌ（ア
ース電位）供給端との間にはＰチャネルＭＯ８トランジ
スタ１６とＮチャネルＭＯ８）ランノスタ１７とが並列
接続される。上記ＶＤＤ供給端とＶ８Ｂ供給端との間に
はさらにＰチャネルＭＯ８）ランジスタ１ｓとＮチャネ
ルＭＯＢ ）ランジスタ１９とが直列接続されて異なる
０ＭＯ８イン・ぐ−タＬ」が構成され、両ＭＯ８）ラン
ジスタ１１１．１９のｆ−）には前記ＣＭＯ８インバー
タｉｓの出力端の信号が供給される。上記０ＭＯ８イン
・母−タＬ１の出力信号は前記ＭＯ８）ランジスタ１４
．１５．１６．１１のダートに供給されると共に出力信
号ＯＵＴとして他の回路に供給される。
ランノスタ１ノとＮチャネルＭＯ８）ランノスタ１２と
はＣＭＯＳインノ々−ｆｉ１３を構成していて、その両
ｆ−トには入力信号ＩＮが供給される。上記ＭＯ８）ラ
ンラスタ１ノと一方電位ＶＤＤ （正極性電位）供給端
との間に祉ＰチャネルＭＯ８）ランジスタ１４とＮｆＪ
ｒネルＭＯ８）ランジスタ１５とが並列接続される。ま
た、上記ＭＯ８）ランジスタ１２と他方電位Ｖｌｌ（ア
ース電位）供給端との間にはＰチャネルＭＯ８トランジ
スタ１６とＮチャネルＭＯ８）ランノスタ１７とが並列
接続される。上記ＶＤＤ供給端とＶ８Ｂ供給端との間に
はさらにＰチャネルＭＯ８）ランジスタ１ｓとＮチャネ
ルＭＯＢ ）ランジスタ１９とが直列接続されて異なる
０ＭＯ８イン・ぐ−タＬ」が構成され、両ＭＯ８）ラン
ジスタ１１１．１９のｆ−）には前記ＣＭＯ８インバー
タｉｓの出力端の信号が供給される。上記０ＭＯ８イン
・母−タＬ１の出力信号は前記ＭＯ８）ランジスタ１４
．１５．１６．１１のダートに供給されると共に出力信
号ＯＵＴとして他の回路に供給される。
そして上記２つのＣＭＯＳインバータｎｕ 、ｕの回路
しきい値電圧Ｖ？ＩＣはそれぞれ’ＡＶｏｎに設定され
ていて、各ＭＯ８）ランジスタ１４〜１７のしきい値電
圧の絶対値がすべて１■に設定されているものとし、ま
た′ナベてのＭＯＢ ） ２ンジスタはエンハンスメン
トタイグのものであるとする。
しきい値電圧Ｖ？ＩＣはそれぞれ’ＡＶｏｎに設定され
ていて、各ＭＯ８）ランジスタ１４〜１７のしきい値電
圧の絶対値がすべて１■に設定されているものとし、ま
た′ナベてのＭＯＢ ） ２ンジスタはエンハンスメン
トタイグのものであるとする。
次に上記のように構成された回路の動作を第４図（、）
、 （ｂ）の特性図および第５図の波形図を用いて説
明する。
、 （ｂ）の特性図および第５図の波形図を用いて説
明する。
まず、入力信号ＩＮの入力電圧ＶＩＮが０■の時に出力
信号ＯＵＴは０レベルになっているものとする。この時
、ＰチャネルＭＯ８）ランジスタ１１．１４．１６はオ
ン状態であり、ＮチャネルＭＯ８）ランジスタ１２，１
５．１１はオフ状態になっている。この時、ＣＭＯＳイ
ンバータ１３の出力端はオンしている二つのＰチャネル
ＭＯＢトランジスタ１４．１１を介してＶＤＤに充電さ
れているためにこの出力端の信号はルベルになっている
。したがってこれに続（ＣＭＯＳインバータＬ」の出力
端の信号は・０：１．レベルであり、この状態で安定し
ている。またこの時、ＭＯＳトランジスタ１４がオンし
ているため、このＭＯＳトランジスタ１４とＭＯＢ ）
ランノスタ１１との直列接続点であるＡ点の電位はＶＤ
Ｄとな如、またＭＯＢ ）ランジスタＪ６がオンしてい
るためこのＭＯＢ トランジスター６とＭＯＢ ）ラン
ジスタ１２との直列接続点であるＢ点の電位は、ＭＯ８
トランジスタ１１．１１が共にオン状態となるような時
にはＶ１ｍレベルよりもＭＯＢ ）ランジスタ１６のし
きい値電圧Ｖ？旧６だけ浮いたものとなる。そしてＭ０
８トランジスター６のしきい値電圧ＶｔａｘｓＯ絶対値
は１ｖであり、ＶＤＤを５■とすれば、ＣＭＯ８イアｐ
４−タＬ」は５ｖと１ｖとの間の４ｖの電位差で動作す
ることになる。したがって、この時のＣＭＯＳインバー
ター３の回路しきい値電圧ＶＴＩＣは、４ＶＸ％＝２Ｖ
ｌ、９、第４図（＆）に示すＣＭＯＳインバータＬ」の
入出力電圧特性図において５■から２ｖだ妙低下し九と
ζろのあるいは１■から２ｖだけ上昇したところのワ ３■となる。すなわ）ち、入力電圧ＶｘＸが３ｖに達す
れば０ＭＯ８インバーター３の出力はルベルから０レベ
ルに反転する。 ＣＭＯ８インノ４−夕１Ｂの出力がθ
レベルに反転すると、これに続くＣＭＯＳインバータリ
の回路しきい値電圧ＶＴＨｅはＶＤＬＩ ＝ ５ Ｖで
あれば２．５■になっているため、（はとんど遅延せず
）その出力はθレベルからルベルに反転する。したがっ
て、入力電圧ＶＩＮが３ｖに達すると、出力信号ＯＵＴ
は第５図に示すようにθレベルからルベルに反転するこ
とになる。そして上記電圧３ｖがこの回路の一方のしき
い値電圧ＶＩＨｇとなる。
信号ＯＵＴは０レベルになっているものとする。この時
、ＰチャネルＭＯ８）ランジスタ１１．１４．１６はオ
ン状態であり、ＮチャネルＭＯ８）ランジスタ１２，１
５．１１はオフ状態になっている。この時、ＣＭＯＳイ
ンバータ１３の出力端はオンしている二つのＰチャネル
ＭＯＢトランジスタ１４．１１を介してＶＤＤに充電さ
れているためにこの出力端の信号はルベルになっている
。したがってこれに続（ＣＭＯＳインバータＬ」の出力
端の信号は・０：１．レベルであり、この状態で安定し
ている。またこの時、ＭＯＳトランジスタ１４がオンし
ているため、このＭＯＳトランジスタ１４とＭＯＢ ）
ランノスタ１１との直列接続点であるＡ点の電位はＶＤ
Ｄとな如、またＭＯＢ ）ランジスタＪ６がオンしてい
るためこのＭＯＢ トランジスター６とＭＯＢ ）ラン
ジスタ１２との直列接続点であるＢ点の電位は、ＭＯ８
トランジスタ１１．１１が共にオン状態となるような時
にはＶ１ｍレベルよりもＭＯＢ ）ランジスタ１６のし
きい値電圧Ｖ？旧６だけ浮いたものとなる。そしてＭ０
８トランジスター６のしきい値電圧ＶｔａｘｓＯ絶対値
は１ｖであり、ＶＤＤを５■とすれば、ＣＭＯ８イアｐ
４−タＬ」は５ｖと１ｖとの間の４ｖの電位差で動作す
ることになる。したがって、この時のＣＭＯＳインバー
ター３の回路しきい値電圧ＶＴＩＣは、４ＶＸ％＝２Ｖ
ｌ、９、第４図（＆）に示すＣＭＯＳインバータＬ」の
入出力電圧特性図において５■から２ｖだ妙低下し九と
ζろのあるいは１■から２ｖだけ上昇したところのワ ３■となる。すなわ）ち、入力電圧ＶｘＸが３ｖに達す
れば０ＭＯ８インバーター３の出力はルベルから０レベ
ルに反転する。 ＣＭＯ８インノ４−夕１Ｂの出力がθ
レベルに反転すると、これに続くＣＭＯＳインバータリ
の回路しきい値電圧ＶＴＨｅはＶＤＬＩ ＝ ５ Ｖで
あれば２．５■になっているため、（はとんど遅延せず
）その出力はθレベルからルベルに反転する。したがっ
て、入力電圧ＶＩＮが３ｖに達すると、出力信号ＯＵＴ
は第５図に示すようにθレベルからルベルに反転するこ
とになる。そして上記電圧３ｖがこの回路の一方のしき
い値電圧ＶＩＨｇとなる。
次に入力電圧ＶＩＮが３■以上になっている時、今度Ｆ
ｉ、ＰチャイルＭＯ８）ランノスタ１１ 、１４゜１６
はオフ状態であり、ＮチャネルＭＯ８）ランノスタ１２
，１５．１’／はオン状態になっている。この時、ＭＯ
Ｓトランジスタ１５がオンしているため、前記Ａ点の電
圧は、ＭＯＳトランジスタ１１．１２が共にオン状態と
なるような時にはＶＤＤレベルよりもＭＯＢ）ランジス
タＪ５のしきい値電圧ＶＴＩＩＩＩ（＝ＩＶ）だけ低下
したものとなる。またＭＯＢ ）ランジスタ１１がオン
しているため、前記Ｂ点の電位はＶｌｌレベル（＝ＯＶ
）になっている。したがって、この時、０ＭＯ８インバ
ータ１３は４■とＯＶとの間の４ｖの電位差で動作する
ことになる。したがって、この時のＣＭＯＳイン・ｆ−
タｉｓの回路しきい値電圧Ｖ？ＭＣは、４ｖｘ１４−２
Ｖ！す、第４図（ｂ）に示すＣＭＯＳインバータ１３０
入出力電圧特性図において４■から２■だけ低下したと
ころのあるいは０■から２■だけ上昇したところの２ｖ
となる。
ｉ、ＰチャイルＭＯ８）ランノスタ１１ 、１４゜１６
はオフ状態であり、ＮチャネルＭＯ８）ランノスタ１２
，１５．１’／はオン状態になっている。この時、ＭＯ
Ｓトランジスタ１５がオンしているため、前記Ａ点の電
圧は、ＭＯＳトランジスタ１１．１２が共にオン状態と
なるような時にはＶＤＤレベルよりもＭＯＢ）ランジス
タＪ５のしきい値電圧ＶＴＩＩＩＩ（＝ＩＶ）だけ低下
したものとなる。またＭＯＢ ）ランジスタ１１がオン
しているため、前記Ｂ点の電位はＶｌｌレベル（＝ＯＶ
）になっている。したがって、この時、０ＭＯ８インバ
ータ１３は４■とＯＶとの間の４ｖの電位差で動作する
ことになる。したがって、この時のＣＭＯＳイン・ｆ−
タｉｓの回路しきい値電圧Ｖ？ＭＣは、４ｖｘ１４−２
Ｖ！す、第４図（ｂ）に示すＣＭＯＳインバータ１３０
入出力電圧特性図において４■から２■だけ低下したと
ころのあるいは０■から２■だけ上昇したところの２ｖ
となる。
すなわち、入力電圧ｖＸにが３■以上のところから２■
に達すれば０ＭＯ８インバータ１Ｂの出力は０レベルか
らルベルに反転する。またＣＭＯＳインバータ７３の出
力がルベルに反転すると、これに続（ＣＭＯＳインバー
ター２０の回路しきい値電圧ｖ！紅は２．５■であるた
め、（この時にも＃１とんど遅延せず） ＣＭＯＳイン
・脅−タＬ」の出力はルベルから０レベルに反転する。
に達すれば０ＭＯ８インバータ１Ｂの出力は０レベルか
らルベルに反転する。またＣＭＯＳインバータ７３の出
力がルベルに反転すると、これに続（ＣＭＯＳインバー
ター２０の回路しきい値電圧ｖ！紅は２．５■であるた
め、（この時にも＃１とんど遅延せず） ＣＭＯＳイン
・脅−タＬ」の出力はルベルから０レベルに反転する。
したがって、入力電圧ＶＩＭが２ＶＫ遍すると、出力信
号ＯＵＴはｌＩｌ、５ＥＫ示すようにルベルから再びθ
レベルに反転する。そして上記電圧２ｖがこの回路の他
方のしきい値電圧ＶＩＬＥとなる。
号ＯＵＴはｌＩｌ、５ＥＫ示すようにルベルから再びθ
レベルに反転する。そして上記電圧２ｖがこの回路の他
方のしきい値電圧ＶＩＬＥとなる。
このように上記実施例回路は、従来回路のように抵抗を
用いることなくＭＯＳトランノスタのみによって回路を
構成するようにしたものであり、この結果、抵抗を用い
る場合に比較して、集積化する場合にそのチップサイズ
を小型化することができる。しかも入力電圧ＶＩＮに対
する二ツノしきい値電圧Ｖｘｉｕ ｈｖｓ ｔｓ （Ｄ
Ｂ 定ｕ ＣＭＯＳインパータリの回路しきい値電圧と
ＭＯＢ ）ランノスタのし白い値電圧の設定のみによっ
て行なうようにしているので、従来のように抵抗および
イン・９−夕を用いた回路で抵抗Ｒ１＋ ＲＢの値を設
定する場合よシ高精度に設定することができる。
用いることなくＭＯＳトランノスタのみによって回路を
構成するようにしたものであり、この結果、抵抗を用い
る場合に比較して、集積化する場合にそのチップサイズ
を小型化することができる。しかも入力電圧ＶＩＮに対
する二ツノしきい値電圧Ｖｘｉｕ ｈｖｓ ｔｓ （Ｄ
Ｂ 定ｕ ＣＭＯＳインパータリの回路しきい値電圧と
ＭＯＢ ）ランノスタのし白い値電圧の設定のみによっ
て行なうようにしているので、従来のように抵抗および
イン・９−夕を用いた回路で抵抗Ｒ１＋ ＲＢの値を設
定する場合よシ高精度に設定することができる。
なお、この発明は上記実施例に限定されるものではなく
、たとえば上記実施例ではＭＯＳ）ランソスタ１４〜１
７のしきい値電圧の絶対値が１■である場合について説
明したが、これはネ°） ＩＶ以下の値でもよく、またＭＯＳ ）シンジスタ１４
〜１７すべてのしきい値電圧を等しくする必要もない。
、たとえば上記実施例ではＭＯＳ）ランソスタ１４〜１
７のしきい値電圧の絶対値が１■である場合について説
明したが、これはネ°） ＩＶ以下の値でもよく、またＭＯＳ ）シンジスタ１４
〜１７すべてのしきい値電圧を等しくする必要もない。
以上説明したようにこの発明によれば、しきい値電圧を
高精度に決定することができしかも４Ｊ槓化した場合の
チップサイズの小型化を図ることができるシュミット回
路を提供できる。
高精度に決定することができしかも４Ｊ槓化した場合の
チップサイズの小型化を図ることができるシュミット回
路を提供できる。
第１図は従来のシュミット回路の構成図、第２区は上記
従来回路の動作を示す波形図、第３図はこの発明の一実
施例の回路構成図、第４図（＆） 、 （ｂ）および第
５図は上記実施例回路の動作を説明するためのもので、
第４図（ＪＬ） ＃ （ｂ）は特性図、第５図は波形図
である。 １１．１４，１６．１８・ＰチャネルＭＯ８トランジス
タ、１２，１５．１７／、１９・・・ＮチャネルＭＯＳ
） ’） ７ゾスタ、１ Ｂ 、 、？ ０ ・ＣＭＯ
Ｓイ／ イン ｐ ｍ 書、 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 （ａ） （ｂ）
従来回路の動作を示す波形図、第３図はこの発明の一実
施例の回路構成図、第４図（＆） 、 （ｂ）および第
５図は上記実施例回路の動作を説明するためのもので、
第４図（ＪＬ） ＃ （ｂ）は特性図、第５図は波形図
である。 １１．１４，１６．１８・ＰチャネルＭＯ８トランジス
タ、１２，１５．１７／、１９・・・ＮチャネルＭＯＳ
） ’） ７ゾスタ、１ Ｂ 、 、？ ０ ・ＣＭＯ
Ｓイ／ イン ｐ ｍ 書、 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 （ａ） （ｂ）
Claims (1)
- ケ゛−トに入力信号が供給される一方チャネルおよび他
方チャネルのＭＯＳ ）ランゾスタを直列接続してなる
相補型の第１の反転回路と、上記第１の反転回路と一方
電位供給端との間に並列挿入される一方チャネルおよび
他方チャネルの第１、第２のＭＯＳ ）ランジスタと、
上記第１の反転回路と他方電位供給端との間に並列挿入
される一方チャネルおよび他方チャネルの＠３、第４の
ＭＯＳ ）ランジスタと、上記ＪＩＫ１の反転回路の出
力端にその入力端が接続される第２の反転回路と、上記
第２の反転回路の出力を上記第１ないし第４のＭＯＳ
トランジスタの各ｒ−トに供給する手段とを具備してな
り、上記第２の反転回路から上記入力信号に対してヒス
テリシス特性を持つ信号を得るようにしたことを特徴と
するシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6794382A JPS58184815A (ja) | 1982-04-22 | 1982-04-22 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6794382A JPS58184815A (ja) | 1982-04-22 | 1982-04-22 | シユミツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184815A true JPS58184815A (ja) | 1983-10-28 |
Family
ID=13359515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6794382A Pending JPS58184815A (ja) | 1982-04-22 | 1982-04-22 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184815A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
| US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
| US6690255B2 (en) | 2002-02-21 | 2004-02-10 | Coilcraft, Incorporated | Electronic component |
| US6717500B2 (en) | 2001-04-26 | 2004-04-06 | Coilcraft, Incorporated | Surface mountable electronic component |
| USRE39453E1 (en) | 1999-10-28 | 2007-01-02 | Coilcraft, Incorporated | Low profile inductive component |
-
1982
- 1982-04-22 JP JP6794382A patent/JPS58184815A/ja active Pending
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