JPS5834956A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS5834956A JPS5834956A JP56135271A JP13527181A JPS5834956A JP S5834956 A JPS5834956 A JP S5834956A JP 56135271 A JP56135271 A JP 56135271A JP 13527181 A JP13527181 A JP 13527181A JP S5834956 A JPS5834956 A JP S5834956A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- input
- cmos
- channel transistor
- ttl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート電界効果トランジスタ（以下
ＣＭＯ８と略す）の入力回路に係シ、特にＴＴＬの出力
を入力とするＴＴＬ−ＣＭＯ８入力インターフェース回
路に関するものである。
ＣＭＯ８と略す）の入力回路に係シ、特にＴＴＬの出力
を入力とするＴＴＬ−ＣＭＯ８入力インターフェース回
路に関するものである。
一般に、ＴＴＬレベルを０ＭＯ８で受ける時には、ＴＴ
Ｌの出力Ｈｉｇｈ Ｌｅｖｅｌが２．４Ｖ（ｍｉｎ）出
力ＬｏｖｒＬｅｖｅｌが０．４５ Ｖ （ｍａｘ ）で
ある事から、０ＭＯ８の入力Ｈｉｇｈ Ｌｅｖｅｌ規格
を２．４ｖ（ｍｉｎ）入力ＬｏｗＬｅｖｅｌ規格を０．
４５ Ｖ （ｍａｘ）に設定する必要がある。その為に
はＣＭＯ８人カゲートの論理閾値を１．４ｖ近くに設定
する必要がある。一方、内部回路の動作速度の点からみ
るとＪ論理閾値は電源電圧の１／２が最も望ましい。
Ｌの出力Ｈｉｇｈ Ｌｅｖｅｌが２．４Ｖ（ｍｉｎ）出
力ＬｏｖｒＬｅｖｅｌが０．４５ Ｖ （ｍａｘ ）で
ある事から、０ＭＯ８の入力Ｈｉｇｈ Ｌｅｖｅｌ規格
を２．４ｖ（ｍｉｎ）入力ＬｏｗＬｅｖｅｌ規格を０．
４５ Ｖ （ｍａｘ）に設定する必要がある。その為に
はＣＭＯ８人カゲートの論理閾値を１．４ｖ近くに設定
する必要がある。一方、内部回路の動作速度の点からみ
るとＪ論理閾値は電源電圧の１／２が最も望ましい。
以上の理由から従来ＴＴＬレベルを０ＭＯ８で受ける時
には、必要とする入力ゲートだけＰチャンネルトランジ
スタとＮチャンネルトランジスタのｇｍの比を大きくす
る（ｇｍｐ＜ｇｍｎ）事によって対処していた。しかし
、この方法によると入力ゲートのＮチャンネルトランジ
スタのチャンネル＠（Ｗ）を極端に大きくしなければな
らず、スペース的にもパワー的にも非常に無駄が多く、
かつ入力容量も大きくなシスピード的にも不利であった
。又、上記のＰチャンネルトランジスタとＮチャンネル
トランジスタのｇｍの比を大きくする手段として、Ｐチ
ャンネルトランジスタのチャンネル長（Ｌ）を内部回路
のそれよシも大きくする事も考えられるが、この方法に
よると前記入力ゲートの出力の立上シ時間が大きくなシ
スピード面で大きなｉイナスになる事は容易に想僚がつ
くであろう。又、これらの方法の他に％ＣＭＯ８の入力
ゲートにプルアップ抵抗を設ける方法もあるがこの抵抗
は通常ＭＯ８抵抗で作られる為、プロセス変動による抵
抗値のバラツキが大きく、又、入力がＬｏｗ Ｌｅｖｅ
ｌＯ時には入力電流が常時流れる事になシ、パワーの点
からも不利であった。
には、必要とする入力ゲートだけＰチャンネルトランジ
スタとＮチャンネルトランジスタのｇｍの比を大きくす
る（ｇｍｐ＜ｇｍｎ）事によって対処していた。しかし
、この方法によると入力ゲートのＮチャンネルトランジ
スタのチャンネル＠（Ｗ）を極端に大きくしなければな
らず、スペース的にもパワー的にも非常に無駄が多く、
かつ入力容量も大きくなシスピード的にも不利であった
。又、上記のＰチャンネルトランジスタとＮチャンネル
トランジスタのｇｍの比を大きくする手段として、Ｐチ
ャンネルトランジスタのチャンネル長（Ｌ）を内部回路
のそれよシも大きくする事も考えられるが、この方法に
よると前記入力ゲートの出力の立上シ時間が大きくなシ
スピード面で大きなｉイナスになる事は容易に想僚がつ
くであろう。又、これらの方法の他に％ＣＭＯ８の入力
ゲートにプルアップ抵抗を設ける方法もあるがこの抵抗
は通常ＭＯ８抵抗で作られる為、プロセス変動による抵
抗値のバラツキが大きく、又、入力がＬｏｗ Ｌｅｖｅ
ｌＯ時には入力電流が常時流れる事になシ、パワーの点
からも不利であった。
本発明の目的は上記のごとき欠点を除き、高速でしかも
チップ面積を大きくする事なく実現出来る０ＭＯ８構造
による’Ｉ’ＴＬインターフェース回路を提供する事に
ある。
チップ面積を大きくする事なく実現出来る０ＭＯ８構造
による’Ｉ’ＴＬインターフェース回路を提供する事に
ある。
本発明の特徴は、ＣＭＯＳインバータのＰチャンネルト
ランジスタのソース電極と電源の間に定電圧素子を挿入
する事によって実質的に前記ＣＭＯＳインバータの電源
電圧を下げ、加えて前記Ｐチャンネルトランジスタに生
じるバックゲート効果を利用してＣＭＯＳインバータの
論理閾値を希望する電圧レベルにシフトさせるものであ
る。
ランジスタのソース電極と電源の間に定電圧素子を挿入
する事によって実質的に前記ＣＭＯＳインバータの電源
電圧を下げ、加えて前記Ｐチャンネルトランジスタに生
じるバックゲート効果を利用してＣＭＯＳインバータの
論理閾値を希望する電圧レベルにシフトさせるものであ
る。
ＣＭＯＳインバータの論理閾値はＰチャンネルトランジ
スタとＮチャンネルトランジスタのｇｍの比で決まる事
は一般に知られている。又、電源電圧の変化に従って論
理閾値が変化する事も良く知られている。よって、第１
図（ａ）のどと＜ＶＤＤとＰチャンネルトランジスタ又
はＧＮＤとＮチャンネルトランジスタの間にダイオード
等の定電圧素子を挿入する事によって第１図（ｂ）のよ
うにＣＭＯＳインバータの論理閾値のシフトが可能にな
る。
スタとＮチャンネルトランジスタのｇｍの比で決まる事
は一般に知られている。又、電源電圧の変化に従って論
理閾値が変化する事も良く知られている。よって、第１
図（ａ）のどと＜ＶＤＤとＰチャンネルトランジスタ又
はＧＮＤとＮチャンネルトランジスタの間にダイオード
等の定電圧素子を挿入する事によって第１図（ｂ）のよ
うにＣＭＯＳインバータの論理閾値のシフトが可能にな
る。
次に本発明の実施例について説明する。
第２図（ａ）に一実施例、第２図（ｂ） Ｋその入出力
特性を示す。第２図（ａ）において、５，７．９はＮチ
ャンネルトランジスタ、６，８はＰチャンネルトランジ
スタである。図のごとく接続した時、１０の電圧レベル
Ｖ１゜は、Ｎチャンネルトランジスタ５のソース・ゲー
ト間電圧をＶＴｎｉとするとｖｌ。
特性を示す。第２図（ａ）において、５，７．９はＮチ
ャンネルトランジスタ、６，８はＰチャンネルトランジ
スタである。図のごとく接続した時、１０の電圧レベル
Ｖ１゜は、Ｎチャンネルトランジスタ５のソース・ゲー
ト間電圧をＶＴｎｉとするとｖｌ。
＝ｖＤＤ−■、ｎｓ である。５ｖ電源で使用される０
ＭＯ８ＬＳＩではＮチャンネルトランジスタのｖＴは通
常０．８〜１．０ Ｖ程度であルカラ、ｖＴｎｓはバッ
クバイアス効果を含めても、せいぜい１．５〜１．８Ｖ
である。よってＶＤＤ＝５．ＯｖのときはＶ、、〜３．
２〜３．５Ｖトｌ）、Ｐチャンネルトランジスタ６とＮ
チャンネルトランジスタ７のｇｍが等しいとするとトラ
ンジスタ５〜６ ＄７で構成されるインバータの論理閾
値は１．６〜１．７５Ｖになる。この値を前記６と７の
ｇｍを操作する事によってＴＴＬインターフェースレベ
ルの１．４ｖに下げる事はそれほど困難ではない。又、
第２図（ａ）の８と９で構成されるインバータの入力振
幅はＶＩＨ＝ａ、ｚ 〜３．５Ｖ 、ＶＩＬ＝ｏｖ
となＦ） ＶＩＨでＯ，Ｓ〜１．ＩＶ、Ｖ、Ｌで０．４
５Ｖ＆１１れた事Ｋｌ。
ＭＯ８ＬＳＩではＮチャンネルトランジスタのｖＴは通
常０．８〜１．０ Ｖ程度であルカラ、ｖＴｎｓはバッ
クバイアス効果を含めても、せいぜい１．５〜１．８Ｖ
である。よってＶＤＤ＝５．ＯｖのときはＶ、、〜３．
２〜３．５Ｖトｌ）、Ｐチャンネルトランジスタ６とＮ
チャンネルトランジスタ７のｇｍが等しいとするとトラ
ンジスタ５〜６ ＄７で構成されるインバータの論理閾
値は１．６〜１．７５Ｖになる。この値を前記６と７の
ｇｍを操作する事によってＴＴＬインターフェースレベ
ルの１．４ｖに下げる事はそれほど困難ではない。又、
第２図（ａ）の８と９で構成されるインバータの入力振
幅はＶＩＨ＝ａ、ｚ 〜３．５Ｖ 、ＶＩＬ＝ｏｖ
となＦ） ＶＩＨでＯ，Ｓ〜１．ＩＶ、Ｖ、Ｌで０．４
５Ｖ＆１１れた事Ｋｌ。
第３図（１）は前記定電圧素子としてダイオードを使い
、かつ３段構成とした例である。この様に３段構成とす
る事によって第３図（ｂ）のように順次ＶＩＩが改豐さ
れ、よシ安定なＴＴＬ−ＣＭＯＳインターフェースが可
能になる。
、かつ３段構成とした例である。この様に３段構成とす
る事によって第３図（ｂ）のように順次ＶＩＩが改豐さ
れ、よシ安定なＴＴＬ−ＣＭＯＳインターフェースが可
能になる。
本発明は以上に説明したように、ＣＭ０８人力ゲートの
電ＩＮ（ＶＤＤ）とＰチャンネルトランジスタのソース
電極の間に定電圧素子を挿入する事により前記ＣＭＯ８
人カゲートの論理閾値の下方へのシフトが可能になり、
よってチップ面積を大きくする事なく効果的なＴＴＬ−
ＣＭＯＳインターフェースが可能になる。なお前記ＣＭ
Ｏ８人カゲートはインバータに限らずＮＡＮＤゲート、
ＮＯＲゲートの時にも応用出来る事は百うまでもない。
電ＩＮ（ＶＤＤ）とＰチャンネルトランジスタのソース
電極の間に定電圧素子を挿入する事により前記ＣＭＯ８
人カゲートの論理閾値の下方へのシフトが可能になり、
よってチップ面積を大きくする事なく効果的なＴＴＬ−
ＣＭＯＳインターフェースが可能になる。なお前記ＣＭ
Ｏ８人カゲートはインバータに限らずＮＡＮＤゲート、
ＮＯＲゲートの時にも応用出来る事は百うまでもない。
第１図（ａ）は本発明の基本的な構成を示すブロック図
、第１図（ｂ）は第１図＜ａ）の回路の入出力特性例を
示す図、第２図（ａ）は本発明の一実施例の回路図、第
２図（ｂ）は第２図（ａ）の回路の各部の電圧を示す図
、第３図（ａ）は本発明の他の実施例の回路図、第３図
（ｂ）は第３図（ａ）の回路の谷部の電圧を示す図、で
ある。 なお図において、１・・・・・・定電圧素子、２・・・
・・・ＣＭＯ８人カゲート、３・・・・・・第１図（ａ
）で定電圧素子１がないときの入出力特性、４・・・・
・・第１図（ａ）で定電圧素子１がある時の入出力特性
、５，７．９・・・・°＝ＮチャンネルＭ０８トランジ
スタ、６，８・・・・・・ｐチャンネルＭＯ８１−ラン
ジスタ、１２・・・・・・節点１１の電圧、１３・・・
・・・ＯＵＴ端子の電圧、１４°°。 ・・・ダイオード、１５，１８，２１°・・・・°Ｐテ
ヤンネルＭ０８）ランジスタ、１６．１９，２２・°・
・°ＮチャンネルＭＯ８）ランジスタ、２３・・・・・
・節点１７の電圧、２４・・・・・・節点２０の電圧、
２５・・・・・・ＯＵＴ“端子の電圧、である。 （の）、ｂ） 第１ 図
、第１図（ｂ）は第１図＜ａ）の回路の入出力特性例を
示す図、第２図（ａ）は本発明の一実施例の回路図、第
２図（ｂ）は第２図（ａ）の回路の各部の電圧を示す図
、第３図（ａ）は本発明の他の実施例の回路図、第３図
（ｂ）は第３図（ａ）の回路の谷部の電圧を示す図、で
ある。 なお図において、１・・・・・・定電圧素子、２・・・
・・・ＣＭＯ８人カゲート、３・・・・・・第１図（ａ
）で定電圧素子１がないときの入出力特性、４・・・・
・・第１図（ａ）で定電圧素子１がある時の入出力特性
、５，７．９・・・・°＝ＮチャンネルＭ０８トランジ
スタ、６，８・・・・・・ｐチャンネルＭＯ８１−ラン
ジスタ、１２・・・・・・節点１１の電圧、１３・・・
・・・ＯＵＴ端子の電圧、１４°°。 ・・・ダイオード、１５，１８，２１°・・・・°Ｐテ
ヤンネルＭ０８）ランジスタ、１６．１９，２２・°・
・°ＮチャンネルＭＯ８）ランジスタ、２３・・・・・
・節点１７の電圧、２４・・・・・・節点２０の電圧、
２５・・・・・・ＯＵＴ“端子の電圧、である。 （の）、ｂ） 第１ 図
Claims (1)
- 相補製電界効果トランジスタの入力回路において、Ｐチ
ャンネルトランジスタのソース電極と電源との間に定電
圧素子を挿入した事を特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135271A JPS5834956A (ja) | 1981-08-27 | 1981-08-27 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135271A JPS5834956A (ja) | 1981-08-27 | 1981-08-27 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834956A true JPS5834956A (ja) | 1983-03-01 |
Family
ID=15147795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135271A Pending JPS5834956A (ja) | 1981-08-27 | 1981-08-27 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834956A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0140188A2 (de) * | 1983-10-28 | 1985-05-08 | Siemens Aktiengesellschaft | CMOS-Inverter |
| EP0405441A2 (en) * | 1989-06-30 | 1991-01-02 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means |
| EP0450453B1 (en) * | 1990-04-02 | 1996-03-20 | National Semiconductor Corporation | BICMOS input circuit for detecting signals out of ECL range |
-
1981
- 1981-08-27 JP JP56135271A patent/JPS5834956A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0140188A2 (de) * | 1983-10-28 | 1985-05-08 | Siemens Aktiengesellschaft | CMOS-Inverter |
| EP0405441A2 (en) * | 1989-06-30 | 1991-01-02 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means |
| EP0450453B1 (en) * | 1990-04-02 | 1996-03-20 | National Semiconductor Corporation | BICMOS input circuit for detecting signals out of ECL range |
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