JPH10270997A - 電流モードロジック回路、ソースホロワ回路およびフリップフロップ回路 - Google Patents
電流モードロジック回路、ソースホロワ回路およびフリップフロップ回路Info
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- JPH10270997A JPH10270997A JP9072485A JP7248597A JPH10270997A JP H10270997 A JPH10270997 A JP H10270997A JP 9072485 A JP9072485 A JP 9072485A JP 7248597 A JP7248597 A JP 7248597A JP H10270997 A JPH10270997 A JP H10270997A
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- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Abstract
(57)【要約】
【課題】 電流モードロジック回路の電源電圧を下げて
動作したり、ソースホロワ回路の高速動作が困難であっ
た。 【解決手段】 第１，第２のＮＭＯＳトランジスタＮ
１，Ｎ２と、第１，第２のＮＭＯＳトランジスタＮ１，
Ｎ２の各ゲートへ接続されたデータを印加する入力端子
ＩＮ、基準電圧を印加する入力端子ＲＥＦ、第１のＮＭ
ＯＳトランジスタＮ１のドレインへ接続された出力端子
ＯＵＴ、第１，第２のＮＭＯＳトランジスタＮ１，Ｎ２
の各ソースへ接続された定電流源Ｉを備え、第１，第２
のＮＭＯＳトランジスタＮ１，Ｎ２のボディ端子に入力
端子ＩＮ、入力端子ＲＥＦを接続し、第１，第２のＮＭ
ＯＳトランジスタＮ１，Ｎ２のボディ電圧を制御する。
動作したり、ソースホロワ回路の高速動作が困難であっ
た。 【解決手段】 第１，第２のＮＭＯＳトランジスタＮ
１，Ｎ２と、第１，第２のＮＭＯＳトランジスタＮ１，
Ｎ２の各ゲートへ接続されたデータを印加する入力端子
ＩＮ、基準電圧を印加する入力端子ＲＥＦ、第１のＮＭ
ＯＳトランジスタＮ１のドレインへ接続された出力端子
ＯＵＴ、第１，第２のＮＭＯＳトランジスタＮ１，Ｎ２
の各ソースへ接続された定電流源Ｉを備え、第１，第２
のＮＭＯＳトランジスタＮ１，Ｎ２のボディ端子に入力
端子ＩＮ、入力端子ＲＥＦを接続し、第１，第２のＮＭ
ＯＳトランジスタＮ１，Ｎ２のボディ電圧を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタのボディ領域の電圧を制御し、低電圧動作および高
速動作可能なＭＯＳトランジスタを用いた電流モードロ
ジック回路、ソースホロワ回路およびフリップフロップ
回路に関するものである。
スタのボディ領域の電圧を制御し、低電圧動作および高
速動作可能なＭＯＳトランジスタを用いた電流モードロ
ジック回路、ソースホロワ回路およびフリップフロップ
回路に関するものである。
【０００２】
従来例１．図７は、ＭＯＳトランジスタを用いた従来の
電流モードロジック回路を示す回路図であり、図におい
て、Ｎ１，Ｎ２はＮＭＯＳトランジスタ、Ｒ１，Ｒ２は
抵抗、Ｉは定電流源、ＩＮはＮＭＯＳトランジスタＮ１
のゲートへ接続された入力端子、ＯＵＴはＮＭＯＳトラ
ンジスタＮ１のドレインへ接続された出力端子、ＲＥＦ
（リファレンス）は基準電圧の入力端子、ｄはノード、
ＢはＮＭＯＳトランジスタＮ１、Ｎ２のボディ端子であ
る。
電流モードロジック回路を示す回路図であり、図におい
て、Ｎ１，Ｎ２はＮＭＯＳトランジスタ、Ｒ１，Ｒ２は
抵抗、Ｉは定電流源、ＩＮはＮＭＯＳトランジスタＮ１
のゲートへ接続された入力端子、ＯＵＴはＮＭＯＳトラ
ンジスタＮ１のドレインへ接続された出力端子、ＲＥＦ
（リファレンス）は基準電圧の入力端子、ｄはノード、
ＢはＮＭＯＳトランジスタＮ１、Ｎ２のボディ端子であ
る。
【０００３】次に動作について説明する。以下の説明で
用いられる電圧値、電流値、抵抗値は一例であり、電源
電圧が２．０Ｖ、基準電圧が１．２Ｖ、抵抗Ｒ１，Ｒ２
がともに１ｋΩ、定電流源Ｉが供給する電流Ｉが０．４
ｍＡ、ＮＭＯＳトランジスタＮ１およびＮ２のしきい値
電圧が０．４Ｖであるとする。また、入力端子ＩＮに
は、ロウレベル（Ｌｏｗ）の電圧として１．０Ｖの矩形
波電圧が、ハイレベル（Ｈｉｇｈ）の電圧値として１．
４Ｖの矩形波電圧が印加されるものとする。
用いられる電圧値、電流値、抵抗値は一例であり、電源
電圧が２．０Ｖ、基準電圧が１．２Ｖ、抵抗Ｒ１，Ｒ２
がともに１ｋΩ、定電流源Ｉが供給する電流Ｉが０．４
ｍＡ、ＮＭＯＳトランジスタＮ１およびＮ２のしきい値
電圧が０．４Ｖであるとする。また、入力端子ＩＮに
は、ロウレベル（Ｌｏｗ）の電圧として１．０Ｖの矩形
波電圧が、ハイレベル（Ｈｉｇｈ）の電圧値として１．
４Ｖの矩形波電圧が印加されるものとする。
【０００４】先ず、ノードｄの電圧が、入力端子ＩＮに
印加される電圧に従ってどのように決定されるかを説明
する。ノードｄの電圧は、入力端子ＩＮあるいは基準電
圧ＲＥＦの電圧よりもＮＭＯＳトランジスタＮ１、Ｎ２
のしきい値電圧分下がった電圧値となる。入力端子ＩＮ
へロウレベルの電圧が印加される場合、ノードｄの電圧
は基準電圧より、しきい値電圧分下がった電圧である
０．８Ｖになる。入力端子ＩＮへハイレベルの電圧が印
加される場含、ノードｄの電圧は、入力端子電圧よりし
きい値電圧分下がった電圧である１．０Ｖになる。
印加される電圧に従ってどのように決定されるかを説明
する。ノードｄの電圧は、入力端子ＩＮあるいは基準電
圧ＲＥＦの電圧よりもＮＭＯＳトランジスタＮ１、Ｎ２
のしきい値電圧分下がった電圧値となる。入力端子ＩＮ
へロウレベルの電圧が印加される場合、ノードｄの電圧
は基準電圧より、しきい値電圧分下がった電圧である
０．８Ｖになる。入力端子ＩＮへハイレベルの電圧が印
加される場含、ノードｄの電圧は、入力端子電圧よりし
きい値電圧分下がった電圧である１．０Ｖになる。
【０００５】次に、ＮＭＯＳトランジスタＮ１，Ｎ２の
オン・オフ動作および出力端子ＯＵＴの電圧について説
明する。入力端子ＩＮへ１．０Ｖのロウレベルの電圧が
印加された場含、ＮＭＯＳトランジスタＮ１のゲート・
ソース間の電圧差は０．２Ｖである。この値はしきい値
電圧０．４Ｖよりも小さい電圧であるため、ＮＭＯＳト
ランジスタＮ１はオフする。一方、ＮＭＯＳトランジス
タＮ２のゲート・ソース間の電圧差は０．４Ｖであり、
ＮＭＯＳトランジスタＮ２はオン状態にある。このた
め、出力端子ＯＵＴの電圧は、定電流源Ｉの電圧値２．
０Ｖとなる。
オン・オフ動作および出力端子ＯＵＴの電圧について説
明する。入力端子ＩＮへ１．０Ｖのロウレベルの電圧が
印加された場含、ＮＭＯＳトランジスタＮ１のゲート・
ソース間の電圧差は０．２Ｖである。この値はしきい値
電圧０．４Ｖよりも小さい電圧であるため、ＮＭＯＳト
ランジスタＮ１はオフする。一方、ＮＭＯＳトランジス
タＮ２のゲート・ソース間の電圧差は０．４Ｖであり、
ＮＭＯＳトランジスタＮ２はオン状態にある。このた
め、出力端子ＯＵＴの電圧は、定電流源Ｉの電圧値２．
０Ｖとなる。
【０００６】次に、入力端子ＩＮに１．４ＶのＨｉｇｈ
電圧が印加された場合、ＮＭＯＳトランジスタＮ１のゲ
ート・ソース間の電圧差は０．４Ｖ、ＮＭＯＳトランジ
スタＮ２のゲート・ソース間の電圧差は０．２Ｖになる
ため、ＮＭＯＳトランジスタＮ１がオン、ＮＭＯＳトラ
ンジスタＮ２がオフ状態になる。このとき抵抗Ｒ１には
０．４ｍＡの電流が流れ、このため出力端子ＯＵＴの電
圧は１．６Ｖになる。以上により、以下の関係を得る。
電圧が印加された場合、ＮＭＯＳトランジスタＮ１のゲ
ート・ソース間の電圧差は０．４Ｖ、ＮＭＯＳトランジ
スタＮ２のゲート・ソース間の電圧差は０．２Ｖになる
ため、ＮＭＯＳトランジスタＮ１がオン、ＮＭＯＳトラ
ンジスタＮ２がオフ状態になる。このとき抵抗Ｒ１には
０．４ｍＡの電流が流れ、このため出力端子ＯＵＴの電
圧は１．６Ｖになる。以上により、以下の関係を得る。
【０００７】
【０００８】上記した関係より、図７に示す従来の電流
モードロジック回路は、入力端子ＩＮへ印加された入力
電圧値を反転させるインバータの役割を果たす機能を有
することがわかる。
モードロジック回路は、入力端子ＩＮへ印加された入力
電圧値を反転させるインバータの役割を果たす機能を有
することがわかる。
【０００９】従来例２．図８は、従来のソースホロワ回
路を備えたフリップフロップ回路を示す回路図であり、
図において、Ｒ１〜Ｒ４は抵抗、Ｑ１〜Ｑ１６はＮＭＯ
Ｓトランジスタ、ＣＳ１〜ＣＳ６は定電流源、Ｄはデー
タ信号入力端子、Ｃはクロック信号入力端子、Ｑおよび
ＱＢはデータ信号出力端子、ＶＢ１は第１の基準電圧端
子、ＶＢ２は第２の基準電圧端子である。
路を備えたフリップフロップ回路を示す回路図であり、
図において、Ｒ１〜Ｒ４は抵抗、Ｑ１〜Ｑ１６はＮＭＯ
Ｓトランジスタ、ＣＳ１〜ＣＳ６は定電流源、Ｄはデー
タ信号入力端子、Ｃはクロック信号入力端子、Ｑおよび
ＱＢはデータ信号出力端子、ＶＢ１は第１の基準電圧端
子、ＶＢ２は第２の基準電圧端子である。
【００１０】図８に示す従来例２のフリップフロップ回
路は、ＮＭＯＳトランジスタＱ１〜Ｑ８、抵抗Ｒ１，Ｒ
２、定電流源ＣＳ１〜ＣＳ３からなるマスタ回路と、Ｎ
ＭＯＳトランジスタＱ９〜Ｑ１６、抵抗Ｒ３，Ｒ４、定
電流源ＣＳ４〜ＣＳ６からなるスレーブ回路から構成さ
れている。このマスタ回路とスレーブ回路とは同一の回
路構成となっている。
路は、ＮＭＯＳトランジスタＱ１〜Ｑ８、抵抗Ｒ１，Ｒ
２、定電流源ＣＳ１〜ＣＳ３からなるマスタ回路と、Ｎ
ＭＯＳトランジスタＱ９〜Ｑ１６、抵抗Ｒ３，Ｒ４、定
電流源ＣＳ４〜ＣＳ６からなるスレーブ回路から構成さ
れている。このマスタ回路とスレーブ回路とは同一の回
路構成となっている。
【００１１】次に動作について説明する。以下では、第
１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力
される信号の論理振幅のしきい値電圧を供給するものと
する。また第２の基準電圧端子ＶＢ２にはクロック入力
端子Ｃに入力される信号の論理振幅のしきい値電圧を与
えるものとする。ＮＭＯＳトランジスタＱ１とＱ２，Ｑ
９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳ
トランジスタＱ４とＱ５，Ｑ１２とＱ１３はそれぞれデ
ータ保持回路を構成する。
１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力
される信号の論理振幅のしきい値電圧を供給するものと
する。また第２の基準電圧端子ＶＢ２にはクロック入力
端子Ｃに入力される信号の論理振幅のしきい値電圧を与
えるものとする。ＮＭＯＳトランジスタＱ１とＱ２，Ｑ
９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳ
トランジスタＱ４とＱ５，Ｑ１２とＱ１３はそれぞれデ
ータ保持回路を構成する。
【００１２】クロック信号入力端子Ｃへ入力されるクロ
ック信号がハイレベル（Ｈｉｇｈ）のときには、ＮＭＯ
ＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内の
データ書き込み回路とスレーブ回内路のデータ保持回路
がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフ
し、マスタ回路内のデータ保持回路とスレーブ回路内の
データ書き込み回路はオフ状態になる。このとき、ＮＭ
ＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１が
ハイレベルであれば、ＮＭＯＳトランジスタＱ１がオン
し、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ
１によって設定された電流は、ＮＭＯＳトランジスタＱ
１，Ｑ３を介して抵抗Ｒ１を流れる。
ック信号がハイレベル（Ｈｉｇｈ）のときには、ＮＭＯ
ＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内の
データ書き込み回路とスレーブ回内路のデータ保持回路
がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフ
し、マスタ回路内のデータ保持回路とスレーブ回路内の
データ書き込み回路はオフ状態になる。このとき、ＮＭ
ＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１が
ハイレベルであれば、ＮＭＯＳトランジスタＱ１がオン
し、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ
１によって設定された電流は、ＮＭＯＳトランジスタＱ
１，Ｑ３を介して抵抗Ｒ１を流れる。
【００１３】したがって、ＮＭＯＳトランジスタＱ８は
ロウレベル（Ｌｏｗ）を出力する。一方、ＮＭＯＳトラ
ンジスタＱ２はオフしているので、抵抗Ｒ２には電流が
流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力
する。このようにしてマスタ回路ではデータ書き込みが
行われる。スレーブ回路ではデータ保持回路がオンして
いるので、前回保持したデータ信号ＩＤ０が保持されて
おり、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデ
ータ信号出力端子ＱＢ，Ｑへ出力されている。
ロウレベル（Ｌｏｗ）を出力する。一方、ＮＭＯＳトラ
ンジスタＱ２はオフしているので、抵抗Ｒ２には電流が
流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力
する。このようにしてマスタ回路ではデータ書き込みが
行われる。スレーブ回路ではデータ保持回路がオンして
いるので、前回保持したデータ信号ＩＤ０が保持されて
おり、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデ
ータ信号出力端子ＱＢ，Ｑへ出力されている。
【００１４】ＮＭＯＳトランジスタＱ７とＱ８と同様
に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相
補の関係にある信号を出力する。クロック信号入力端子
Ｃに入力されるクロック信号が、ハイレベルからロウレ
ベルへ変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１
がオンし、マスタ回路内のデータ保持回路とスレーブ回
路内のデータ書き込み回路がオンする。ＮＭＯＳトラン
ジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書
き込み回路とスレーブ回路内のデータ保持回路はオフ状
態になる。
に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相
補の関係にある信号を出力する。クロック信号入力端子
Ｃに入力されるクロック信号が、ハイレベルからロウレ
ベルへ変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１
がオンし、マスタ回路内のデータ保持回路とスレーブ回
路内のデータ書き込み回路がオンする。ＮＭＯＳトラン
ジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書
き込み回路とスレーブ回路内のデータ保持回路はオフ状
態になる。
【００１５】ＮＭＯＳトランジスタＱ４とＱ５は、ゲー
ト端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソ
ース端子に接続されており、クロック信号がハイレベル
のときに入力されていたデータ信号ＩＤ１によりＮＭＯ
ＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５
はオフし、これによりデータ信号ＩＤ１は保持される。
従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信
号がハイレベルのときと同じ値をスレーブ回路へ出力し
続ける。
ト端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソ
ース端子に接続されており、クロック信号がハイレベル
のときに入力されていたデータ信号ＩＤ１によりＮＭＯ
ＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５
はオフし、これによりデータ信号ＩＤ１は保持される。
従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信
号がハイレベルのときと同じ値をスレーブ回路へ出力し
続ける。
【００１６】スレーブ回路内のデータ書き込み回路はオ
ンしており、ＮＭＯＳトランジスタＱ７はハイレベルを
出力し、またＮＭＯＳトランジスタＱ８はロウレベルを
出力している。このため、ＮＭＯＳトランジスタＱ９は
オンし、ＮＭＯＳトランジスタＱ１０はオフする。従っ
て、定電流源ＣＳ４により設定されている電流は、ＮＭ
ＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れ
る。
ンしており、ＮＭＯＳトランジスタＱ７はハイレベルを
出力し、またＮＭＯＳトランジスタＱ８はロウレベルを
出力している。このため、ＮＭＯＳトランジスタＱ９は
オンし、ＮＭＯＳトランジスタＱ１０はオフする。従っ
て、定電流源ＣＳ４により設定されている電流は、ＮＭ
ＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れ
る。
【００１７】このため、ＮＭＯＳトランジスタＱ１６は
ロウレベルを出力する。ＮＭＯＳトランジスタＱ１０は
オフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯ
ＳトランジスタＱ１５はハイレベルを出力する。このよ
うにして、スレーブ回路ではデータが更新される。デー
タ入力端子に入力される入力データがロウレベルの場合
でも同様に動作するが、この場合には、ＮＭＯＳトラン
ジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ
１５はロウレベルを出力する。
ロウレベルを出力する。ＮＭＯＳトランジスタＱ１０は
オフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯ
ＳトランジスタＱ１５はハイレベルを出力する。このよ
うにして、スレーブ回路ではデータが更新される。デー
タ入力端子に入力される入力データがロウレベルの場合
でも同様に動作するが、この場合には、ＮＭＯＳトラン
ジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ
１５はロウレベルを出力する。
【００１８】上記したように、図８に示す従来例２のフ
リップフロップ回路では、クロック信号がハイレベルの
ときにマスタ回路内にデータを取り込み、クロック信号
がロウレベルのときに、スレーブ回路がデータを更新す
る。
リップフロップ回路では、クロック信号がハイレベルの
ときにマスタ回路内にデータを取り込み、クロック信号
がロウレベルのときに、スレーブ回路がデータを更新す
る。
【００１９】図９は、図８に示す従来例２のフリップフ
ロップ回路の動作を示すタイミングチャートである。図
９のタイミングチャートに示すように、図８に示す従来
のフリップフロップ回路は、クロック信号入力端子Ｃか
ら入力されるクロック信号に基づいて、入力端子Ｄから
入力される入力データ信号を取り込み、所定クロック経
過して、出力データ端子Ｑ，ＱＢからデータ信号を出力
する。
ロップ回路の動作を示すタイミングチャートである。図
９のタイミングチャートに示すように、図８に示す従来
のフリップフロップ回路は、クロック信号入力端子Ｃか
ら入力されるクロック信号に基づいて、入力端子Ｄから
入力される入力データ信号を取り込み、所定クロック経
過して、出力データ端子Ｑ，ＱＢからデータ信号を出力
する。
【００２０】図１０は、図８に示す従来のフリップフロ
ップ回路に用いる定電流源を示す回路図であり、図にお
いて、Ｉｄは電流、Ｖｃｓはゲートに供給される電圧、
Ｖｄはドレインへ供給される電圧である。図１１は、図
１０に示す定電流源の電流−電圧特性を示す説明図であ
る。図１２の説明図に示すように、一般に、ドレイン電
圧Ｖｄには飽和領域の電圧を与え、ドレイン電圧Ｖｄが
変化した場合であっても一定値の電流Ｉｄを流せるよう
な領域で使用する。また、電圧Ｖｃｓ２は、電圧Ｖｃｓ
１よりも高い電圧を示す。所望の電流値Ｉｄを得るため
には、電圧Ｖｃｓの設定値をＶｃｓ２あるいはＶｃｓ１
に設定する。
ップ回路に用いる定電流源を示す回路図であり、図にお
いて、Ｉｄは電流、Ｖｃｓはゲートに供給される電圧、
Ｖｄはドレインへ供給される電圧である。図１１は、図
１０に示す定電流源の電流−電圧特性を示す説明図であ
る。図１２の説明図に示すように、一般に、ドレイン電
圧Ｖｄには飽和領域の電圧を与え、ドレイン電圧Ｖｄが
変化した場合であっても一定値の電流Ｉｄを流せるよう
な領域で使用する。また、電圧Ｖｃｓ２は、電圧Ｖｃｓ
１よりも高い電圧を示す。所望の電流値Ｉｄを得るため
には、電圧Ｖｃｓの設定値をＶｃｓ２あるいはＶｃｓ１
に設定する。
【００２１】
【発明が解決しようとする課題】図７に示した従来例１
の電流モードロジック回路では、ＮＭＯＳトランジスタ
のボディ端子Ｂをアース電圧ＧＮＤに接続すると、ソー
ス・ボディ間の電圧差Ｖｓｂが大きくなるので、基板バ
イアス効果を介してＮＭＯＳトランジスタのしきい値電
圧が上がる。上記の従来例１で説明したように、ＮＭＯ
ＳトランジスタＮ１，Ｎ２を用いた従来の電流モードロ
ジック回路では、ＮＭＯＳトランジスタのしきい値電圧
程度の振幅を持つ入力波形を必要とするため、電源電圧
を下げるのが困難であるという課題があった。さらに、
図７に示す従来例１の電流モードロジック回路内の抵抗
Ｒ１，Ｒ２を可変にし、ＮＭＯＳトランジスタＮ１がオ
ンの時には抵抗Ｒ１の抵抗値を大きく、ＮＭＯＳトラン
ジスタＮ１がオフの時には、抵抗Ｒ１の抵抗値を小さく
すれば、高速に動作されることができる。
の電流モードロジック回路では、ＮＭＯＳトランジスタ
のボディ端子Ｂをアース電圧ＧＮＤに接続すると、ソー
ス・ボディ間の電圧差Ｖｓｂが大きくなるので、基板バ
イアス効果を介してＮＭＯＳトランジスタのしきい値電
圧が上がる。上記の従来例１で説明したように、ＮＭＯ
ＳトランジスタＮ１，Ｎ２を用いた従来の電流モードロ
ジック回路では、ＮＭＯＳトランジスタのしきい値電圧
程度の振幅を持つ入力波形を必要とするため、電源電圧
を下げるのが困難であるという課題があった。さらに、
図７に示す従来例１の電流モードロジック回路内の抵抗
Ｒ１，Ｒ２を可変にし、ＮＭＯＳトランジスタＮ１がオ
ンの時には抵抗Ｒ１の抵抗値を大きく、ＮＭＯＳトラン
ジスタＮ１がオフの時には、抵抗Ｒ１の抵抗値を小さく
すれば、高速に動作されることができる。
【００２２】また、従来例２のフリップフロップ回路
は、図８に示す構成を有しており、図９に示す定電流源
回路が用いられていた。このため、ＮＭＯＳトランジス
タＱ７と定電流源ＣＳ２、ＮＭＯＳトランジスタＱ８と
定電流源ＣＳ３、ＮＭＯＳトランジスタＱ１５と定電流
源ＣＳ５、ＮＭＯＳトランジスタＱ１６と定電流源ＣＳ
６で構成されたソースホロワ回路において、出力がロウ
レベルからハイレベルヘ変化する場合には高速に動作す
るが、ハイレベルからロウレベルへ変化する場合には動
作が遅くなるという課題があった。
は、図８に示す構成を有しており、図９に示す定電流源
回路が用いられていた。このため、ＮＭＯＳトランジス
タＱ７と定電流源ＣＳ２、ＮＭＯＳトランジスタＱ８と
定電流源ＣＳ３、ＮＭＯＳトランジスタＱ１５と定電流
源ＣＳ５、ＮＭＯＳトランジスタＱ１６と定電流源ＣＳ
６で構成されたソースホロワ回路において、出力がロウ
レベルからハイレベルヘ変化する場合には高速に動作す
るが、ハイレベルからロウレベルへ変化する場合には動
作が遅くなるという課題があった。
【００２３】これは、出力が立ち上がるときには、ＮＭ
ＯＳトランジスタＱ７，Ｑ８，Ｑ１５，Ｑ１６の高駆動
力による、即ち、負荷容量が大きいときには、ゲート電
圧の２乗に比例する電流が流れる。一方、出力が立ち下
がるときには、定電流源ＣＳ２，ＣＳ３，ＣＳ５，ＣＳ
６の一定電流による電流が流れるためである。
ＯＳトランジスタＱ７，Ｑ８，Ｑ１５，Ｑ１６の高駆動
力による、即ち、負荷容量が大きいときには、ゲート電
圧の２乗に比例する電流が流れる。一方、出力が立ち下
がるときには、定電流源ＣＳ２，ＣＳ３，ＣＳ５，ＣＳ
６の一定電流による電流が流れるためである。
【００２４】この発明は上記のような課題を解決するた
めになされたものであり、低電圧動作および高速動作が
可能な電流モードロジック回路を得ることを目的とす
る。
めになされたものであり、低電圧動作および高速動作が
可能な電流モードロジック回路を得ることを目的とす
る。
【００２５】また、出力の立ち下がり時に大電流を流す
ことで高速動作可能なソースホロワ回路およびそれを備
えたフリップフロップ回路を得ることを目的とする。
ことで高速動作可能なソースホロワ回路およびそれを備
えたフリップフロップ回路を得ることを目的とする。
【００２６】
【課題を解決するための手段】請求項１記載の発明に係
る電流モードロジック回路は、第１及び第２のＮＭＯＳ
トランジスタと、第１および第２のＮＭＯＳトランジス
タのそれぞれのゲートへ接続されたデータを印加する入
力端子および基準電圧を印加する入力端子と、第１のＮ
ＭＯＳトランジスタのドレインへ接続された出力端子
と、第１および第２のＮＭＯＳトランジスタのそれぞれ
のソースへ接続された定電流源とを備え、第１および第
２のＮＭＯＳトランジスタのボディ端子のそれぞれにデ
ータを印加する入力端子および基準電圧を印加する入力
端子を接続して、第１および第２のＮＭＯＳトランジス
タのボディ電圧を制御することで、第１および第２のＮ
ＭＯＳトランジスタのしきい値電圧を下げ、低電圧動作
を可能にするものである。
る電流モードロジック回路は、第１及び第２のＮＭＯＳ
トランジスタと、第１および第２のＮＭＯＳトランジス
タのそれぞれのゲートへ接続されたデータを印加する入
力端子および基準電圧を印加する入力端子と、第１のＮ
ＭＯＳトランジスタのドレインへ接続された出力端子
と、第１および第２のＮＭＯＳトランジスタのそれぞれ
のソースへ接続された定電流源とを備え、第１および第
２のＮＭＯＳトランジスタのボディ端子のそれぞれにデ
ータを印加する入力端子および基準電圧を印加する入力
端子を接続して、第１および第２のＮＭＯＳトランジス
タのボディ電圧を制御することで、第１および第２のＮ
ＭＯＳトランジスタのしきい値電圧を下げ、低電圧動作
を可能にするものである。
【００２７】請求項２記載の発明に係る電流モードロジ
ック回路は、第１および第２のＮＭＯＳトランジスタの
ドレインが、それぞれ抵抗を介して電源電圧へ接続され
ていることで、低電圧動作を可能にするものである。
ック回路は、第１および第２のＮＭＯＳトランジスタの
ドレインが、それぞれ抵抗を介して電源電圧へ接続され
ていることで、低電圧動作を可能にするものである。
【００２８】請求項３記載の発明に係る電流モードロジ
ック回路は、第１及び第２のＮＭＯＳトランジスタと、
第１および第２のＮＭＯＳトランジスタのそれぞれのゲ
ートへ接続されたデータを印加する入力端子および基準
電圧を印加する入力端子と、第１あるいは第２のＮＭＯ
Ｓトランジスタのドレインへ接続された出力端子と、ソ
ースが電源電圧へ接続され、ゲートが接地され、ドレイ
ンが第１および第２のＮＭＯＳトランジスタのそれぞれ
のドレインへ接続された負荷素子としての第１および第
２のＰＭＯＳトランジスタとを備え、第１のＰＭＯＳト
ランジスタのボディ端子が第２のＰＭＯＳトランジスタ
のドレインへ接続され、第２のＰＭＯＳトランジスタの
ボディ端子が第１のＰＭＯＳトランジスタのドレインへ
接続され、第１および第２のＰＭＯＳトランジスタのボ
ディ電圧を制御し、これら第１および第２のＰＭＯＳト
ランジスタのオン抵抗を制御することで、高速動作を可
能とするものである。
ック回路は、第１及び第２のＮＭＯＳトランジスタと、
第１および第２のＮＭＯＳトランジスタのそれぞれのゲ
ートへ接続されたデータを印加する入力端子および基準
電圧を印加する入力端子と、第１あるいは第２のＮＭＯ
Ｓトランジスタのドレインへ接続された出力端子と、ソ
ースが電源電圧へ接続され、ゲートが接地され、ドレイ
ンが第１および第２のＮＭＯＳトランジスタのそれぞれ
のドレインへ接続された負荷素子としての第１および第
２のＰＭＯＳトランジスタとを備え、第１のＰＭＯＳト
ランジスタのボディ端子が第２のＰＭＯＳトランジスタ
のドレインへ接続され、第２のＰＭＯＳトランジスタの
ボディ端子が第１のＰＭＯＳトランジスタのドレインへ
接続され、第１および第２のＰＭＯＳトランジスタのボ
ディ電圧を制御し、これら第１および第２のＰＭＯＳト
ランジスタのオン抵抗を制御することで、高速動作を可
能とするものである。
【００２９】請求項４記載の発明に係る電流モードロジ
ック回路は、第１および第２のＰＭＯＳトランジスタの
ゲートは接地され、第１のＰＭＯＳトランジスタのボデ
ィ端子は第１のＮＭＯＳトランジスタのゲートへ接続さ
れ、第２のＰＭＯＳトランジスタのボディ端子は第１お
よび第２のＮＭＯＳトランジスタのドレインへ接続さ
れ、第１および第２のＰＭＯＳトランジスタのオン抵抗
を制御することで、高速動作を可能とするものである。
ック回路は、第１および第２のＰＭＯＳトランジスタの
ゲートは接地され、第１のＰＭＯＳトランジスタのボデ
ィ端子は第１のＮＭＯＳトランジスタのゲートへ接続さ
れ、第２のＰＭＯＳトランジスタのボディ端子は第１お
よび第２のＮＭＯＳトランジスタのドレインへ接続さ
れ、第１および第２のＰＭＯＳトランジスタのオン抵抗
を制御することで、高速動作を可能とするものである。
【００３０】請求項５記載の発明に係るソースホロワ回
路は、第５および第６のＮＭＯＳトランジスタ、第５お
よび第６のＮＭＯＳトランジスタのそれぞれのソースに
接続された第７および第８のＮＭＯＳトランジスタ、お
よび第７および第８のＮＭＯＳトランジスタの双方のソ
ースへ接続された定電流源を有するカレントスイッチで
構成されたソースホロワ回路を備え、第５のＮＭＯＳト
ランジスタと第８のＮＭＯＳトランジスタの双方のゲー
トを第１の入力とし、第６のＮＭＯＳトランジスタと第
７のＮＭＯＳトランジスタの双方のゲートを第１の入力
の逆相となる第２の入力とし、第５のＮＭＯＳトランジ
スタのソースと第７のＮＭＯＳトランジスタのドレイン
とを接続し、第６のＮＭＯＳトランジスタのソースと第
８のＮＭＯＳトランジスタのドレインとを接続して高速
動作を可能とするものである。
路は、第５および第６のＮＭＯＳトランジスタ、第５お
よび第６のＮＭＯＳトランジスタのそれぞれのソースに
接続された第７および第８のＮＭＯＳトランジスタ、お
よび第７および第８のＮＭＯＳトランジスタの双方のソ
ースへ接続された定電流源を有するカレントスイッチで
構成されたソースホロワ回路を備え、第５のＮＭＯＳト
ランジスタと第８のＮＭＯＳトランジスタの双方のゲー
トを第１の入力とし、第６のＮＭＯＳトランジスタと第
７のＮＭＯＳトランジスタの双方のゲートを第１の入力
の逆相となる第２の入力とし、第５のＮＭＯＳトランジ
スタのソースと第７のＮＭＯＳトランジスタのドレイン
とを接続し、第６のＮＭＯＳトランジスタのソースと第
８のＮＭＯＳトランジスタのドレインとを接続して高速
動作を可能とするものである。
【００３１】請求項６記載の発明に係るソースホロワ回
路は、第７のＮＭＯＳトランジスタのソースと定電流源
との間、および第８のＮＭＯＳトランジスタのソースと
定電流源との間にそれぞれ抵抗を接続して、高速動作を
可能とするものである。
路は、第７のＮＭＯＳトランジスタのソースと定電流源
との間、および第８のＮＭＯＳトランジスタのソースと
定電流源との間にそれぞれ抵抗を接続して、高速動作を
可能とするものである。
【００３２】請求項７記載の発明に係るフリップフロッ
プ回路は、請求項５記載のソースホロワ回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ書き込み
回路と、主として２つのＮＭＯＳトランジスタからなる
データ保持回路とを備え、データ書き込み回路内の２つ
のＮＭＯＳトランジスタのそれぞれのドレインおよびデ
ータ保持回路内の２つのＮＭＯＳトランジスタのそれぞ
れのドレインへ、ソースホロワ回路内の第５および第６
のＮＭＯＳトランジスタのそれぞれのゲートを接続し、
データ保持回路内の２つの前記ＮＭＯＳトランジスタの
それぞれのゲートへ、第５および第６のＮＭＯＳトラン
ジスタのそれぞれのソースを接続して、高速動作を可能
とするものである。
プ回路は、請求項５記載のソースホロワ回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ書き込み
回路と、主として２つのＮＭＯＳトランジスタからなる
データ保持回路とを備え、データ書き込み回路内の２つ
のＮＭＯＳトランジスタのそれぞれのドレインおよびデ
ータ保持回路内の２つのＮＭＯＳトランジスタのそれぞ
れのドレインへ、ソースホロワ回路内の第５および第６
のＮＭＯＳトランジスタのそれぞれのゲートを接続し、
データ保持回路内の２つの前記ＮＭＯＳトランジスタの
それぞれのゲートへ、第５および第６のＮＭＯＳトラン
ジスタのそれぞれのソースを接続して、高速動作を可能
とするものである。
【００３３】請求項８記載の発明に係るフリップフロッ
プ回路は、請求項６記載のソースホロワ回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ書き込み
回路と、主として２つのＮＭＯＳトランジスタからなる
データ保持回路とを備え、データ書き込み回路内の２つ
のＮＭＯＳトランジスタのそれぞれのドレインおよびデ
ータ保持回路内の２つのＮＭＯＳトランジスタのそれぞ
れのドレインへ、ソースホロワ回路内の第５および第６
のＮＭＯＳトランジスタのそれぞれのゲートを接続し、
データ保持回路内の２つのＮＭＯＳトランジスタのそれ
ぞれのゲートへ、第５および第６のＮＭＯＳトランジス
タのそれぞれのソースを接続して、高速動作を可能とす
るものである。
プ回路は、請求項６記載のソースホロワ回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ書き込み
回路と、主として２つのＮＭＯＳトランジスタからなる
データ保持回路とを備え、データ書き込み回路内の２つ
のＮＭＯＳトランジスタのそれぞれのドレインおよびデ
ータ保持回路内の２つのＮＭＯＳトランジスタのそれぞ
れのドレインへ、ソースホロワ回路内の第５および第６
のＮＭＯＳトランジスタのそれぞれのゲートを接続し、
データ保持回路内の２つのＮＭＯＳトランジスタのそれ
ぞれのゲートへ、第５および第６のＮＭＯＳトランジス
タのそれぞれのソースを接続して、高速動作を可能とす
るものである。
【００３４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
電流モードロジック回路を示す回路図であり、図におい
て、Ｎ１，Ｎ２はＮＭＯＳトランジスタ（第１および第
２のＮＭＯＳトランジスタ）、Ｒ１，Ｒ２は抵抗、Ｉは
定電流源、ＩＮはＮＭＯＳトランジスタＮ１のゲートに
接続された入力端子、ＯＵＴはＮＭＯＳトランジスタＮ
１のソースに接続された出力端子、ＲＥＦ（リファレン
ス）は基準電圧の入力端子、ｄはノード、Ｂ１，Ｂ２は
それぞれＮＭＯＳトランジスタＮ１，Ｎ２のボディ端子
である。実施の形態１の電流モードロジック回路は、Ｎ
ＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボディ端子
Ｂ１，Ｂ２をそれぞれのゲート端子へ接続した構成とな
っている。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
電流モードロジック回路を示す回路図であり、図におい
て、Ｎ１，Ｎ２はＮＭＯＳトランジスタ（第１および第
２のＮＭＯＳトランジスタ）、Ｒ１，Ｒ２は抵抗、Ｉは
定電流源、ＩＮはＮＭＯＳトランジスタＮ１のゲートに
接続された入力端子、ＯＵＴはＮＭＯＳトランジスタＮ
１のソースに接続された出力端子、ＲＥＦ（リファレン
ス）は基準電圧の入力端子、ｄはノード、Ｂ１，Ｂ２は
それぞれＮＭＯＳトランジスタＮ１，Ｎ２のボディ端子
である。実施の形態１の電流モードロジック回路は、Ｎ
ＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボディ端子
Ｂ１，Ｂ２をそれぞれのゲート端子へ接続した構成とな
っている。
【００３５】実施の形態１の電流モードロジック回路
は、ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボデ
ィ端子Ｂ１，Ｂ２を、それぞれのゲートへ接続した構成
にすることで、ＮＭＯＳトランジスタのしきい値電圧を
下げ低電圧動作を可能とするものである。
は、ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボデ
ィ端子Ｂ１，Ｂ２を、それぞれのゲートへ接続した構成
にすることで、ＮＭＯＳトランジスタのしきい値電圧を
下げ低電圧動作を可能とするものである。
【００３６】次に動作について説明する。ＮＭＯＳトラ
ンジスタＮ１，Ｎ２のそれぞれのボディ端子Ｂ１，Ｂ２
は、それぞれのゲート端子へ接続されているため、ソー
ス・ボディ間の電圧差Ｖｓｂが負になる。以下の説明で
は、従来例１との比較を容易にするため、従来例１の場
合と同様に、電源電圧が２．０Ｖ、基準電圧が１．２
Ｖ、抵抗Ｒ１、Ｒ２がともに１ｋΩ、定電流源Ｉが供給
する電流Ｉが０．４ｍＡ、ＮＭＯＳトランジスタＮ１お
よびＮ２のしきい値電圧が０．４Ｖであるとする。ま
た、入力端子ＩＮには、ロウレベルの電圧として１．０
Ｖの矩形波電圧が、ハイレベルの電圧値として１．４Ｖ
の矩形波電圧が印加されるものとする。
ンジスタＮ１，Ｎ２のそれぞれのボディ端子Ｂ１，Ｂ２
は、それぞれのゲート端子へ接続されているため、ソー
ス・ボディ間の電圧差Ｖｓｂが負になる。以下の説明で
は、従来例１との比較を容易にするため、従来例１の場
合と同様に、電源電圧が２．０Ｖ、基準電圧が１．２
Ｖ、抵抗Ｒ１、Ｒ２がともに１ｋΩ、定電流源Ｉが供給
する電流Ｉが０．４ｍＡ、ＮＭＯＳトランジスタＮ１お
よびＮ２のしきい値電圧が０．４Ｖであるとする。ま
た、入力端子ＩＮには、ロウレベルの電圧として１．０
Ｖの矩形波電圧が、ハイレベルの電圧値として１．４Ｖ
の矩形波電圧が印加されるものとする。
【００３７】入力端子ＩＮへ印加される電圧が１．０Ｖ
から１．４Ｖへ変化する場合、ノードｄの電圧は０．８
Ｖから１．０Ｖの間で変化する。この実施の形態１の電
流モードロジック回路では、ＮＭＯＳトランジスタＮ１
のボディ端子Ｂ１は、入力端子ＩＮと接続されているた
め、電圧差Ｖｓｂは負になる。そして、基板バイアス効
果から、ＮＭＯＳトランジスタＮ１のしきい値電圧は、
電圧差Ｖｓｂが小さくなるほど低くなる。
から１．４Ｖへ変化する場合、ノードｄの電圧は０．８
Ｖから１．０Ｖの間で変化する。この実施の形態１の電
流モードロジック回路では、ＮＭＯＳトランジスタＮ１
のボディ端子Ｂ１は、入力端子ＩＮと接続されているた
め、電圧差Ｖｓｂは負になる。そして、基板バイアス効
果から、ＮＭＯＳトランジスタＮ１のしきい値電圧は、
電圧差Ｖｓｂが小さくなるほど低くなる。
【００３８】以上のように、この実施の形態１によれ
ば、基板バイアス効果から、ＮＭＯＳトランジスタのし
きい値電圧は、電圧差Ｖｓｂが小さくなるほど低くなる
ので、この実施の形態１の電流モードロジック回路の回
路構成によれば、ＮＭＯＳトランジスタのしきい値電圧
を低くして電源電圧を下げることができる。
ば、基板バイアス効果から、ＮＭＯＳトランジスタのし
きい値電圧は、電圧差Ｖｓｂが小さくなるほど低くなる
ので、この実施の形態１の電流モードロジック回路の回
路構成によれば、ＮＭＯＳトランジスタのしきい値電圧
を低くして電源電圧を下げることができる。
【００３９】実施の形態２．図２は、この発明の実施の
形態２による電流モードロジック回路を示す回路図であ
り、図３は、図２に示す電流モードロジック回路の他の
構成を示す。これらの図において、Ｐ１，Ｐ２はＰＭＯ
Ｓトランジスタ（第１および第２のＰＭＯＳトランジス
タ）、Ｂ３，Ｂ４はそれぞれＰＭＯＳトランジスタＰ
１，Ｐ２のボディ端子、ｄ１，ｄ２はノードである。ま
た、Ｎ３，Ｎ４はＮＭＯＳトランジスタ（第３および第
４のＮＭＯＳトランジスタ）である。尚、その他の構成
要素は実施の形態１のものと同様なのでそれらの説明は
省略する。図２および図３に示すこの実施の形態２の電
流モードロジック回路では、実施の形態１の電流モード
ロジック回路における抵抗Ｒ１，Ｒ２をＰＭＯＳトラン
ジスタＰ１，Ｐ２、あるいはＮＭＯＳトランジスタＮ
３，Ｎ４で置き換える。さらに、ＰＭＯＳトランジスタ
Ｐ１，Ｐ２、ＮＭＯＳトランジスタＮ３，Ｎ４のボディ
端子Ｂ３，Ｂ４のそれぞれが、それぞれのドレインへ接
続された構成を有する。また、図２に示す電流モードロ
ジック回路では、ＰＭＯＳトランジスタＰ１，Ｐ２のゲ
ートは接地されており、図３に示す電流モードロジック
回路では、ＮＭＯＳトランジスタＮ３，Ｎ４のゲートは
電源電圧へ接続されている。
形態２による電流モードロジック回路を示す回路図であ
り、図３は、図２に示す電流モードロジック回路の他の
構成を示す。これらの図において、Ｐ１，Ｐ２はＰＭＯ
Ｓトランジスタ（第１および第２のＰＭＯＳトランジス
タ）、Ｂ３，Ｂ４はそれぞれＰＭＯＳトランジスタＰ
１，Ｐ２のボディ端子、ｄ１，ｄ２はノードである。ま
た、Ｎ３，Ｎ４はＮＭＯＳトランジスタ（第３および第
４のＮＭＯＳトランジスタ）である。尚、その他の構成
要素は実施の形態１のものと同様なのでそれらの説明は
省略する。図２および図３に示すこの実施の形態２の電
流モードロジック回路では、実施の形態１の電流モード
ロジック回路における抵抗Ｒ１，Ｒ２をＰＭＯＳトラン
ジスタＰ１，Ｐ２、あるいはＮＭＯＳトランジスタＮ
３，Ｎ４で置き換える。さらに、ＰＭＯＳトランジスタ
Ｐ１，Ｐ２、ＮＭＯＳトランジスタＮ３，Ｎ４のボディ
端子Ｂ３，Ｂ４のそれぞれが、それぞれのドレインへ接
続された構成を有する。また、図２に示す電流モードロ
ジック回路では、ＰＭＯＳトランジスタＰ１，Ｐ２のゲ
ートは接地されており、図３に示す電流モードロジック
回路では、ＮＭＯＳトランジスタＮ３，Ｎ４のゲートは
電源電圧へ接続されている。
【００４０】実施の形態２の電流モードロジック回路
は、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトラン
ジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれ
が、それぞれのドレインへ接続された構成を有し、ＰＭ
ＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ
３，Ｎ４のボディ電圧を制御してオン抵抗を制御し、こ
れにより高速動作が可能な電流モードロジック回路を得
るものである。
は、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトラン
ジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれ
が、それぞれのドレインへ接続された構成を有し、ＰＭ
ＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ
３，Ｎ４のボディ電圧を制御してオン抵抗を制御し、こ
れにより高速動作が可能な電流モードロジック回路を得
るものである。
【００４１】次に動作について説明する。以下では、図
２に示す電流モードロジック回路の動作に関して説明を
行う。尚、図３に示すＮＭＯＳトランジスタＮ３，Ｎ４
を用いた電流モードロジック回路の動作は、基本的に図
２の場合と同様なので、ここではそれらの説明を省略す
る。入力端子ＩＮにロウレベルの電圧が入力されると、
ＮＭＯＳトランジスタＮ１がオフ状態、ＮＭＯＳトラン
ジスタＮ２がオン状態となる。このとき、ノードｄの電
圧は上昇し、ノードｄ２の電圧は下降する。このためＰ
ＭＯＳトランジスタＰ１のボディ電圧は下がり、基板バ
イアス効果によりＰＭＯＳトランジスタＰ１のしきい値
電圧は下がる。よってＰＭＯＳトランジスタＰ１のオン
抵抗が下がり、出力端子ＯＵＴの電圧は、電源電圧まで
上昇する。
２に示す電流モードロジック回路の動作に関して説明を
行う。尚、図３に示すＮＭＯＳトランジスタＮ３，Ｎ４
を用いた電流モードロジック回路の動作は、基本的に図
２の場合と同様なので、ここではそれらの説明を省略す
る。入力端子ＩＮにロウレベルの電圧が入力されると、
ＮＭＯＳトランジスタＮ１がオフ状態、ＮＭＯＳトラン
ジスタＮ２がオン状態となる。このとき、ノードｄの電
圧は上昇し、ノードｄ２の電圧は下降する。このためＰ
ＭＯＳトランジスタＰ１のボディ電圧は下がり、基板バ
イアス効果によりＰＭＯＳトランジスタＰ１のしきい値
電圧は下がる。よってＰＭＯＳトランジスタＰ１のオン
抵抗が下がり、出力端子ＯＵＴの電圧は、電源電圧まで
上昇する。
【００４２】入力端子ＩＮにハイレベルの電圧が印加す
ると、ＮＭＯＳトランジスタＮ１がオン状態、ＮＭＯＳ
トランジスタＮ２がオフ状態になる。このとき、ＰＭＯ
ＳトランジスタＰ１のボディ端子Ｂ３でのボディ電圧は
上昇し、これによりＰＭＯＳトランジスタＰ１のしきい
電圧が上昇するので、ＰＭＯＳトランジスタＰ１のオン
抵抗が上がる。これにより、出力端子ＯＵＴの出力電圧
が下がりやすくなる。尚、図２に示した実施の形態２で
は、インバータ論理の場合について説明したが、例え
ば、バッファ論理の場合（図示せず）では、ＮＭＯＳト
ランジスタＮ２のドレインへ出力端子ＯＵＴが接続さ
れ、同様の動作を行う。
ると、ＮＭＯＳトランジスタＮ１がオン状態、ＮＭＯＳ
トランジスタＮ２がオフ状態になる。このとき、ＰＭＯ
ＳトランジスタＰ１のボディ端子Ｂ３でのボディ電圧は
上昇し、これによりＰＭＯＳトランジスタＰ１のしきい
電圧が上昇するので、ＰＭＯＳトランジスタＰ１のオン
抵抗が上がる。これにより、出力端子ＯＵＴの出力電圧
が下がりやすくなる。尚、図２に示した実施の形態２で
は、インバータ論理の場合について説明したが、例え
ば、バッファ論理の場合（図示せず）では、ＮＭＯＳト
ランジスタＮ２のドレインへ出力端子ＯＵＴが接続さ
れ、同様の動作を行う。
【００４３】以上のように、この実施の形態２によれ
ば、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトラン
ジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれ
が、それぞれのドレインへ接続された構成を有し、これ
によりＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジス
タＮ３，Ｎ４のしきい値電圧を上昇させ、出力端子ＯＵ
Ｔの出力電圧を下がりやすくして、高速動作を行うこと
ができる。
ば、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトラン
ジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれ
が、それぞれのドレインへ接続された構成を有し、これ
によりＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジス
タＮ３，Ｎ４のしきい値電圧を上昇させ、出力端子ＯＵ
Ｔの出力電圧を下がりやすくして、高速動作を行うこと
ができる。
【００４４】実施の形態３．図４は、この発明の実施の
形態３による電流モードロジック回路を示す回路図であ
り、図において、ｄ３，ｄ４はノードである。尚、その
他の構成要素は、実施の形態２のものと同様なのでそれ
らの説明は省略する。この実施の形態３の電流モードロ
ジック回路では、実施の形態２の電流モードロジック回
路におけるＰＭＯＳトランジスタＰ１，Ｐ２のボディ端
子Ｂ３，Ｂ４をそれぞれノードｄ３，ｄ４へ接続し、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２のゲートを接地した構成
を有している。
形態３による電流モードロジック回路を示す回路図であ
り、図において、ｄ３，ｄ４はノードである。尚、その
他の構成要素は、実施の形態２のものと同様なのでそれ
らの説明は省略する。この実施の形態３の電流モードロ
ジック回路では、実施の形態２の電流モードロジック回
路におけるＰＭＯＳトランジスタＰ１，Ｐ２のボディ端
子Ｂ３，Ｂ４をそれぞれノードｄ３，ｄ４へ接続し、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２のゲートを接地した構成
を有している。
【００４５】実施の形態３の電流モードロジック回路
は、ＰＭＯＳトランジスタＰ１，Ｐ２のボディ端子Ｂ
３，Ｂ４のそれぞれが、ノードｄ３，ｄ４へ接続された
構成を有し、ＰＭＯＳトランジスタＰ１，Ｐ２のボディ
電圧を制御してＰＭＯＳトランジスタＰ１，Ｐ２のオン
抵抗を制御し、これにより高速動作が可能なインバータ
を得るものである。
は、ＰＭＯＳトランジスタＰ１，Ｐ２のボディ端子Ｂ
３，Ｂ４のそれぞれが、ノードｄ３，ｄ４へ接続された
構成を有し、ＰＭＯＳトランジスタＰ１，Ｐ２のボディ
電圧を制御してＰＭＯＳトランジスタＰ１，Ｐ２のオン
抵抗を制御し、これにより高速動作が可能なインバータ
を得るものである。
【００４６】次に動作について説明する。ＰＭＯＳトラ
ンジスタＰ１のボディ端子Ｂ３はノードｄ３を介して入
力端子ＩＮへ接続されている。また、ＰＭＯＳトランジ
スタＰ２のボディ端子Ｂ４は、ノードｄ４を介して出力
端子ＯＵＴへ接続されている。
ンジスタＰ１のボディ端子Ｂ３はノードｄ３を介して入
力端子ＩＮへ接続されている。また、ＰＭＯＳトランジ
スタＰ２のボディ端子Ｂ４は、ノードｄ４を介して出力
端子ＯＵＴへ接続されている。
【００４７】この実施の形態３の電流モードロジック回
路の動作は、図２に示す実施の形態２の電流モードロジ
ック回路の動作と同様に、負荷トランジスタであるＰＭ
ＯＳトランジスタＰ１のオン抵抗が可変になり、その動
作が高速化される。実施の形態２の電流モードロジック
回路の場合と比較すると、実施の形態３の電流モードロ
ジック回路は、ＰＭＯＳトランジスタＰ１のボディ端子
Ｂ３の電圧の変化が入力端子ＩＮに印加される電圧の変
化とともに変化するので、実施の形態２のものと比較し
てさらに高速動作を行わせることができる。
路の動作は、図２に示す実施の形態２の電流モードロジ
ック回路の動作と同様に、負荷トランジスタであるＰＭ
ＯＳトランジスタＰ１のオン抵抗が可変になり、その動
作が高速化される。実施の形態２の電流モードロジック
回路の場合と比較すると、実施の形態３の電流モードロ
ジック回路は、ＰＭＯＳトランジスタＰ１のボディ端子
Ｂ３の電圧の変化が入力端子ＩＮに印加される電圧の変
化とともに変化するので、実施の形態２のものと比較し
てさらに高速動作を行わせることができる。
【００４８】実施の形態４．図５は、この発明の実施の
形態４によるソースホロワ回路を有するフリップフロッ
プ回路を示す回路図であり、図において、Ｑ１〜Ｑ６，
Ｑ７（第５のＮＭＯＳトランジスタ），Ｑ８（第６のＮ
ＭＯＳトランジスタ），Ｑ９〜Ｑ１４，ＱＡ（第７のＮ
ＭＯＳトランジスタ），ＱＢ（第８のＮＭＯＳトランジ
スタ），ＱＣ，ＱＤはＮＭＯＳトランジスタ、Ｒ１〜Ｒ
４は抵抗、ＣＳ１，ＣＳ２，ＣＳ４，ＣＳ５は定電流
源、ＱＢ，Ｑ，Ｃ，Ｄ，ＶＢ１，ＶＢ２はそれぞれ、Ｍ
ＯＳトランジスタＱ１３，Ｑ１２，Ｑ３，Ｑ１，Ｑ２，
Ｑ６のゲートに接続されている端子である。この実施の
形態４のソースホロワ回路を有するフリップフロップ回
路は、ＭＯＳトランジスタＱ１〜Ｑ８，ＱＡ，ＱＢから
なるマスタ回路と、ＭＯＳトランジスタＱ９〜Ｑ１６，
ＱＣ，ＱＤからなるスレーブ回路から構成されている。
また、ＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと
電流源ＣＳ２からソースホロワ回路が構成される。
形態４によるソースホロワ回路を有するフリップフロッ
プ回路を示す回路図であり、図において、Ｑ１〜Ｑ６，
Ｑ７（第５のＮＭＯＳトランジスタ），Ｑ８（第６のＮ
ＭＯＳトランジスタ），Ｑ９〜Ｑ１４，ＱＡ（第７のＮ
ＭＯＳトランジスタ），ＱＢ（第８のＮＭＯＳトランジ
スタ），ＱＣ，ＱＤはＮＭＯＳトランジスタ、Ｒ１〜Ｒ
４は抵抗、ＣＳ１，ＣＳ２，ＣＳ４，ＣＳ５は定電流
源、ＱＢ，Ｑ，Ｃ，Ｄ，ＶＢ１，ＶＢ２はそれぞれ、Ｍ
ＯＳトランジスタＱ１３，Ｑ１２，Ｑ３，Ｑ１，Ｑ２，
Ｑ６のゲートに接続されている端子である。この実施の
形態４のソースホロワ回路を有するフリップフロップ回
路は、ＭＯＳトランジスタＱ１〜Ｑ８，ＱＡ，ＱＢから
なるマスタ回路と、ＭＯＳトランジスタＱ９〜Ｑ１６，
ＱＣ，ＱＤからなるスレーブ回路から構成されている。
また、ＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと
電流源ＣＳ２からソースホロワ回路が構成される。
【００４９】実施の形態４のソースホロワ回路を有する
フリップフロップ回路は、マスタ回路内のＮＭＯＳトラ
ンジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構
成されるソースホロワ回路により、ＮＭＯＳトランジス
タＱ８の出力を高速に立ち下げてフリップフロップ回路
を高速に動作させるものである。
フリップフロップ回路は、マスタ回路内のＮＭＯＳトラ
ンジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構
成されるソースホロワ回路により、ＮＭＯＳトランジス
タＱ８の出力を高速に立ち下げてフリップフロップ回路
を高速に動作させるものである。
【００５０】次に動作について説明する。以下では、第
１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力
される信号の論理振幅のしきい値電圧を供給するものと
する。また第２の基準電圧端子ＶＢ２にはクロック入力
端子Ｃに入力される信号の論理振幅のしきい値電圧を与
えるものとする。
１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力
される信号の論理振幅のしきい値電圧を供給するものと
する。また第２の基準電圧端子ＶＢ２にはクロック入力
端子Ｃに入力される信号の論理振幅のしきい値電圧を与
えるものとする。
【００５１】ＮＭＯＳトランジスタＱ１とＱ２、Ｑ９と
Ｑ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトラ
ンジスタＱ４とＱ５、Ｑ１２とＱ１３はそれぞれデータ
保持回路を構成する。
Ｑ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトラ
ンジスタＱ４とＱ５、Ｑ１２とＱ１３はそれぞれデータ
保持回路を構成する。
【００５２】クロック信号入力端子Ｃへ入力されるクロ
ック信号がハイレベルのときには、ＮＭＯＳトランジス
タＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込
み回路とスレーブ回路内のデータ保持回路がオンする。
ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回
路内のデータ保持回路とスレーブ回路内のデータ書き込
み回路はオフ状態になる。このとき、ＮＭＯＳトランジ
スタＱ１に入力されるデータ信号ＩＤ１がハイレベルで
あれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳ
トランジスタＱ２がオフし、定電流源ＣＳ１によって設
定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介
して抵抗Ｒ１を流れる。したがって、ＮＭＯＳトランジ
スタＱ８はロウレベルを出力する。
ック信号がハイレベルのときには、ＮＭＯＳトランジス
タＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込
み回路とスレーブ回路内のデータ保持回路がオンする。
ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回
路内のデータ保持回路とスレーブ回路内のデータ書き込
み回路はオフ状態になる。このとき、ＮＭＯＳトランジ
スタＱ１に入力されるデータ信号ＩＤ１がハイレベルで
あれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳ
トランジスタＱ２がオフし、定電流源ＣＳ１によって設
定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介
して抵抗Ｒ１を流れる。したがって、ＮＭＯＳトランジ
スタＱ８はロウレベルを出力する。
【００５３】一方、ＮＭＯＳトランジスタＱ２はオフし
ているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトラ
ンジスタＱ７はハイレベルを出力する。このようにして
マスタ回路ではデータ書き込みを行う。スレーブ回路で
はデータ保持回路がオンしているので、前回保持したデ
ータ信号ＩＤ０が保持されており、ＮＭＯＳトランジス
タＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑ
へ出力されている。
ているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトラ
ンジスタＱ７はハイレベルを出力する。このようにして
マスタ回路ではデータ書き込みを行う。スレーブ回路で
はデータ保持回路がオンしているので、前回保持したデ
ータ信号ＩＤ０が保持されており、ＮＭＯＳトランジス
タＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑ
へ出力されている。
【００５４】ＮＭＯＳトランジスタＱ７とＱ８と同様
に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相
補の関係にある信号を出力する。クロック信号入力端子
Ｃに入力されるクロック信号が、ハイレベルからロウレ
ベルに変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１
がオンし、マスタ回路内のデータ保持回路とスレーブ回
路内のデータ書き込み回路がオンする。ＮＭＯＳトラン
ジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書
き込み回路とスレーブ回路内のデータ保持回路はオフ状
態になる。
に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相
補の関係にある信号を出力する。クロック信号入力端子
Ｃに入力されるクロック信号が、ハイレベルからロウレ
ベルに変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１
がオンし、マスタ回路内のデータ保持回路とスレーブ回
路内のデータ書き込み回路がオンする。ＮＭＯＳトラン
ジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書
き込み回路とスレーブ回路内のデータ保持回路はオフ状
態になる。
【００５５】ＮＭＯＳトランジスタＱ４とＱ５は、ゲー
ト端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソ
ースに接続されており、クロック信号がハイレベルのと
きに入力されていたデータ信号ＩＤ１によりＮＭＯＳト
ランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオ
フし、これによりデータ信号ＩＤ１は保持される。従っ
て、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号が
ハイレベルのときと同じ値をスレーブ回路へ出力し続け
る。
ト端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソ
ースに接続されており、クロック信号がハイレベルのと
きに入力されていたデータ信号ＩＤ１によりＮＭＯＳト
ランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオ
フし、これによりデータ信号ＩＤ１は保持される。従っ
て、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号が
ハイレベルのときと同じ値をスレーブ回路へ出力し続け
る。
【００５６】スレーブ回路内のデータ書き込み回路はオ
ンしており、ＮＭＯＳトランジスタＱ７はハイレベルを
出力し、またＮＭＯＳトランジスタＱ８はロウレベルを
出力している。このため、ＮＭＯＳトランジスタＱ９は
オンし、ＮＭＯＳトランジスタＱ１０はオフする。従っ
て、定電流源ＣＳ４により設定されている電流は、ＮＭ
ＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れ
る。
ンしており、ＮＭＯＳトランジスタＱ７はハイレベルを
出力し、またＮＭＯＳトランジスタＱ８はロウレベルを
出力している。このため、ＮＭＯＳトランジスタＱ９は
オンし、ＮＭＯＳトランジスタＱ１０はオフする。従っ
て、定電流源ＣＳ４により設定されている電流は、ＮＭ
ＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れ
る。
【００５７】このため、ＮＭＯＳトランジスタＱ１６は
ロウレベルを出力する。ＮＭＯＳトランジスタＱ１０は
オフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯ
ＳトランジスタＱ１５はハイレベルを出力する。このよ
うにして、スレーブ回路ではデータが更新される。デー
タ入力端子に入力される入力データがロウレベルの場合
でも同様に動作するが、この場合には、ＮＭＯＳトラン
ジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ
１５はロウレベルを出力する。即ち、クロック信号がハ
イレベルのときにマスタ回路内にデータを取り込み、ク
ロック信号がロウレベルのときに、スレーブ回路がデー
タを更新する。
ロウレベルを出力する。ＮＭＯＳトランジスタＱ１０は
オフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯ
ＳトランジスタＱ１５はハイレベルを出力する。このよ
うにして、スレーブ回路ではデータが更新される。デー
タ入力端子に入力される入力データがロウレベルの場合
でも同様に動作するが、この場合には、ＮＭＯＳトラン
ジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ
１５はロウレベルを出力する。即ち、クロック信号がハ
イレベルのときにマスタ回路内にデータを取り込み、ク
ロック信号がロウレベルのときに、スレーブ回路がデー
タを更新する。
【００５８】図５に示す実施の形態４のフリップフロッ
プ回路において、マスタ回路内のＮＭＯＳトランジスタ
Ｑ７，Ｑ８，ＱＡ，ＱＢと定電流源ＣＳ２から構成され
るソースホロワ回路では、ＮＭＯＳトランジスタＱ７に
ハイレベルの電圧の信号が入力され、ＮＭＯＳトランジ
スタＱ８にロウレベルの電圧の信号が入力された場合、
ＮＭＯＳトランジスタＱＢがオンし、定電流源ＣＳ２の
電流は、すべてＮＭＯＳトランジスタＱＢを流れ、ＮＭ
ＯＳトランジスタＱ８の出力を高速に立ち下げることが
できる。また、このときにはＮＭＯＳトランジスタＱＡ
はオフし、ＮＭＯＳトランジスタＱ７に流れる電流は、
すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに
使われる。
プ回路において、マスタ回路内のＮＭＯＳトランジスタ
Ｑ７，Ｑ８，ＱＡ，ＱＢと定電流源ＣＳ２から構成され
るソースホロワ回路では、ＮＭＯＳトランジスタＱ７に
ハイレベルの電圧の信号が入力され、ＮＭＯＳトランジ
スタＱ８にロウレベルの電圧の信号が入力された場合、
ＮＭＯＳトランジスタＱＢがオンし、定電流源ＣＳ２の
電流は、すべてＮＭＯＳトランジスタＱＢを流れ、ＮＭ
ＯＳトランジスタＱ８の出力を高速に立ち下げることが
できる。また、このときにはＮＭＯＳトランジスタＱＡ
はオフし、ＮＭＯＳトランジスタＱ７に流れる電流は、
すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに
使われる。
【００５９】以上のように、この実施の形態４によれ
ば、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，
ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ
回路により、ＮＭＯＳトランジスタＱ８の出力を高速に
立ち下げることができる。この場合、ＮＭＯＳトランジ
スタＱＡはオフしてＮＭＯＳトランジスタＱ７に流れる
電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち
上がりに使用することができるので、フリップフロップ
回路を高速に動作することができる。
ば、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，
ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ
回路により、ＮＭＯＳトランジスタＱ８の出力を高速に
立ち下げることができる。この場合、ＮＭＯＳトランジ
スタＱＡはオフしてＮＭＯＳトランジスタＱ７に流れる
電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち
上がりに使用することができるので、フリップフロップ
回路を高速に動作することができる。
【００６０】実施の形態５．図６は、この発明の実施の
形態５によるソースホロワ回路を備えるフリップフロッ
プ回路を示す回路図であり、図において、ＲＡ，ＲＢ，
ＲＣ，ＲＤは抵抗であり、それぞれＮＭＯＳトランジス
タＱＡ，ＱＢ，ＱＣ，ＱＤのゲートへ接続されている。
抵抗ＲＡ，ＲＢの他方の端子は定電流源ＣＳ２へ接続さ
れている。同様に抵抗ＲＣ，ＲＤの他方の端子は定電流
源ＣＳ５へ接続されている。尚、他の構成要素は、実施
の形態４のものと同様でありそれらの説明を省略する。
形態５によるソースホロワ回路を備えるフリップフロッ
プ回路を示す回路図であり、図において、ＲＡ，ＲＢ，
ＲＣ，ＲＤは抵抗であり、それぞれＮＭＯＳトランジス
タＱＡ，ＱＢ，ＱＣ，ＱＤのゲートへ接続されている。
抵抗ＲＡ，ＲＢの他方の端子は定電流源ＣＳ２へ接続さ
れている。同様に抵抗ＲＣ，ＲＤの他方の端子は定電流
源ＣＳ５へ接続されている。尚、他の構成要素は、実施
の形態４のものと同様でありそれらの説明を省略する。
【００６１】実施の形態５のソースホロワ回路を有する
フリップフロップ回路は、抵抗ＲＡ、ＲＢをＮＭＯＳト
ランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との
間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤを
ＮＭＯＳトランジスタＱＣ，ＱＤと定電流源ＣＳ５との
間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，
ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジ
スタＱＣ，ＱＤのいずれかを完全にオフさせないように
するものである。即ち、マスタ回路内で、ＮＭＯＳトラ
ンジスタＱＢが即座にオンし、定電流源ＣＳ２のほとん
どの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳ
トランジスタＱ８の出力を高速に立ち下げ、またこの
時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオン
し、ＮＭＯＳトランジスタＱ７に流れる大部分の電流は
ＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使
用させ高速に動作させるものである。
フリップフロップ回路は、抵抗ＲＡ、ＲＢをＮＭＯＳト
ランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との
間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤを
ＮＭＯＳトランジスタＱＣ，ＱＤと定電流源ＣＳ５との
間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，
ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジ
スタＱＣ，ＱＤのいずれかを完全にオフさせないように
するものである。即ち、マスタ回路内で、ＮＭＯＳトラ
ンジスタＱＢが即座にオンし、定電流源ＣＳ２のほとん
どの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳ
トランジスタＱ８の出力を高速に立ち下げ、またこの
時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオン
し、ＮＭＯＳトランジスタＱ７に流れる大部分の電流は
ＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使
用させ高速に動作させるものである。
【００６２】次に動作について説明する。ＮＭＯＳトラ
ンジスタＱ７のゲート入力としてハイレベルの電圧の信
号が入力され、ＮＭＯＳトランジスタＱ８のゲート入力
としてロウレベルの電圧の信号が入力された場合、ＮＭ
ＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２
のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、
ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げる。
またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩や
かにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分
の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がり
として使用される。以上のようにして高速動作を実現す
る。
ンジスタＱ７のゲート入力としてハイレベルの電圧の信
号が入力され、ＮＭＯＳトランジスタＱ８のゲート入力
としてロウレベルの電圧の信号が入力された場合、ＮＭ
ＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２
のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、
ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げる。
またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩や
かにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分
の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がり
として使用される。以上のようにして高速動作を実現す
る。
【００６３】この実施の形態５のフリップフロップ回路
の動作は、基本的に実施の形態４のフリップフロップ回
路の動作と同様であるが、実施の形態５のフリップフロ
ップ回路のマスタ回路において、抵抗ＲＡ，ＲＢをＮＭ
ＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ
２との間に挿入し、スレーブ回路においては抵抗ＲＣ，
ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤのソース側と定
電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳト
ランジスタＱＡ，ＱＢのいずれか、またスレーブ回路の
ＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオ
フさせないようにしたものである。
の動作は、基本的に実施の形態４のフリップフロップ回
路の動作と同様であるが、実施の形態５のフリップフロ
ップ回路のマスタ回路において、抵抗ＲＡ，ＲＢをＮＭ
ＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ
２との間に挿入し、スレーブ回路においては抵抗ＲＣ，
ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤのソース側と定
電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳト
ランジスタＱＡ，ＱＢのいずれか、またスレーブ回路の
ＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオ
フさせないようにしたものである。
【００６４】例えば、実施の形態４のフリップフロップ
回路では、ＮＭＯＳトランジスタＱＡが完全にオフした
場合に、ＮＭＯＳトランジスタＱ７内のリーク電流によ
り、低周波数で動作させる場合、ＮＭＯＳトランジスタ
Ｑ７の出力レベルが上昇してしまう場合がある。これに
対し実施の形態５のフリップフロップ回路の構成では、
そのようなことは発生しない。
回路では、ＮＭＯＳトランジスタＱＡが完全にオフした
場合に、ＮＭＯＳトランジスタＱ７内のリーク電流によ
り、低周波数で動作させる場合、ＮＭＯＳトランジスタ
Ｑ７の出力レベルが上昇してしまう場合がある。これに
対し実施の形態５のフリップフロップ回路の構成では、
そのようなことは発生しない。
【００６５】なお、実施の形態４および実施の形態５で
は、ソースホロワ回路を有するフリップフロップ回路の
例を示したが、この発明は、この例に限定されることな
く一般的な電流モード回路のすべてに適用できるのは言
うまでもない。また、ＮＭＯＳトランジスタのボディ端
子はソース電位でもＧＮＤレベルのいずれに接続した構
成でもよい。
は、ソースホロワ回路を有するフリップフロップ回路の
例を示したが、この発明は、この例に限定されることな
く一般的な電流モード回路のすべてに適用できるのは言
うまでもない。また、ＮＭＯＳトランジスタのボディ端
子はソース電位でもＧＮＤレベルのいずれに接続した構
成でもよい。
【００６６】以上のように、この実施の形態５によれ
ば、ソースホロワ回路を有するフリップフロップ回路内
のマスタ回路で、ＮＭＯＳトランジスタＱＢが即座にオ
ンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトラ
ンジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力
を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタ
ＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタ
Ｑ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７
の出力の立ち上がりとして使用されるので、高速動作を
実現することができる。
ば、ソースホロワ回路を有するフリップフロップ回路内
のマスタ回路で、ＮＭＯＳトランジスタＱＢが即座にオ
ンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトラ
ンジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力
を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタ
ＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタ
Ｑ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７
の出力の立ち上がりとして使用されるので、高速動作を
実現することができる。
【００６７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、第１及び第２のＮＭＯＳトランジスタと、第１お
よび第２のＮＭＯＳトランジスタのそれぞれのゲートへ
接続されたデータを印加する入力端子および基準電圧を
印加する入力端子と、第１のＮＭＯＳトランジスタのド
レインへ接続された出力端子と、第１および第２のＮＭ
ＯＳトランジスタのそれぞれのソースへ接続された定電
流源とを備え、第１および第２のＮＭＯＳトランジスタ
のボディ端子のそれぞれにデータを印加する入力端子お
よび基準電圧を印加する入力端子を接続して、第１およ
び第２のＮＭＯＳトランジスタのボディ電圧を制御する
ように構成したので、第１および第２のＮＭＯＳトラン
ジスタのしきい値電圧を下げ、低電圧動作が可能となる
効果がある。
れば、第１及び第２のＮＭＯＳトランジスタと、第１お
よび第２のＮＭＯＳトランジスタのそれぞれのゲートへ
接続されたデータを印加する入力端子および基準電圧を
印加する入力端子と、第１のＮＭＯＳトランジスタのド
レインへ接続された出力端子と、第１および第２のＮＭ
ＯＳトランジスタのそれぞれのソースへ接続された定電
流源とを備え、第１および第２のＮＭＯＳトランジスタ
のボディ端子のそれぞれにデータを印加する入力端子お
よび基準電圧を印加する入力端子を接続して、第１およ
び第２のＮＭＯＳトランジスタのボディ電圧を制御する
ように構成したので、第１および第２のＮＭＯＳトラン
ジスタのしきい値電圧を下げ、低電圧動作が可能となる
効果がある。
【００６８】請求項２記載の発明によれば、第１および
第２のＮＭＯＳトランジスタのドレインが、それぞれ抵
抗を介して電源電圧へ接続するように構成したので、低
電圧動作できる効果がある。
第２のＮＭＯＳトランジスタのドレインが、それぞれ抵
抗を介して電源電圧へ接続するように構成したので、低
電圧動作できる効果がある。
【００６９】請求項３記載の発明によれば、第１及び第
２のＮＭＯＳトランジスタと、第１および第２のＮＭＯ
Ｓトランジスタのそれぞれのゲートへ接続されたデータ
を印加する入力端子および基準電圧を印加する入力端子
と、第１あるいは第２のＮＭＯＳトランジスタのドレイ
ンへ接続された出力端子と、ソースが電源電圧へ接続さ
れ、ゲートが接地され、ドレインが第１および第２のＮ
ＭＯＳトランジスタのそれぞれのドレインへ接続された
負荷素子としての第１および第２のＰＭＯＳトランジス
タとを備える。さらに、第１のＰＭＯＳトランジスタの
ボディ端子が第２のＰＭＯＳトランジスタのドレインへ
接続され、第２のＰＭＯＳトランジスタのボディ端子が
第１のＰＭＯＳトランジスタのドレインへ接続され、第
１および第２のＰＭＯＳトランジスタのボディ電圧を制
御して、第１および第２のＰＭＯＳトランジスタのオン
抵抗を制御するように構成したので、高速動作できる効
果がある。
２のＮＭＯＳトランジスタと、第１および第２のＮＭＯ
Ｓトランジスタのそれぞれのゲートへ接続されたデータ
を印加する入力端子および基準電圧を印加する入力端子
と、第１あるいは第２のＮＭＯＳトランジスタのドレイ
ンへ接続された出力端子と、ソースが電源電圧へ接続さ
れ、ゲートが接地され、ドレインが第１および第２のＮ
ＭＯＳトランジスタのそれぞれのドレインへ接続された
負荷素子としての第１および第２のＰＭＯＳトランジス
タとを備える。さらに、第１のＰＭＯＳトランジスタの
ボディ端子が第２のＰＭＯＳトランジスタのドレインへ
接続され、第２のＰＭＯＳトランジスタのボディ端子が
第１のＰＭＯＳトランジスタのドレインへ接続され、第
１および第２のＰＭＯＳトランジスタのボディ電圧を制
御して、第１および第２のＰＭＯＳトランジスタのオン
抵抗を制御するように構成したので、高速動作できる効
果がある。
【００７０】請求項４記載の発明によれば、第１および
第２のＰＭＯＳトランジスタのゲートは接地され、第１
のＰＭＯＳトランジスタのボディ端子は第１のＮＭＯＳ
トランジスタのゲートへ接続され、第２のＰＭＯＳトラ
ンジスタのボディ端子は第１および第２のＮＭＯＳトラ
ンジスタのドレインへ接続され、第１および第２のＰＭ
ＯＳトランジスタのオン抵抗を制御するように構成した
ので、高速動作できる効果がある。
第２のＰＭＯＳトランジスタのゲートは接地され、第１
のＰＭＯＳトランジスタのボディ端子は第１のＮＭＯＳ
トランジスタのゲートへ接続され、第２のＰＭＯＳトラ
ンジスタのボディ端子は第１および第２のＮＭＯＳトラ
ンジスタのドレインへ接続され、第１および第２のＰＭ
ＯＳトランジスタのオン抵抗を制御するように構成した
ので、高速動作できる効果がある。
【００７１】請求項５記載の発明によれば、第５および
第６のＮＭＯＳトランジスタ、第５および第６のＮＭＯ
Ｓトランジスタのそれぞれのソースに接続された第７お
よび第８のＮＭＯＳトランジスタ、および第７および第
８のＮＭＯＳトランジスタの双方のソースへ接続された
定電流源を有するカレントスイッチで構成されたソース
ホロワ回路を備え、第５のＮＭＯＳトランジスタと第８
のＮＭＯＳトランジスタの双方のゲートを第１の入力と
し、第６のＮＭＯＳトランジスタと第７のＮＭＯＳトラ
ンジスタの双方のゲートを第１の入力の逆相となる第２
の入力とし、第５のＮＭＯＳトランジスタのソースと第
７のＮＭＯＳトランジスタのドレインとを接続し、第６
のＮＭＯＳトランジスタのソースと第８のＮＭＯＳトラ
ンジスタのドレインとを接続するように構成したので、
高速動作できる効果がある。
第６のＮＭＯＳトランジスタ、第５および第６のＮＭＯ
Ｓトランジスタのそれぞれのソースに接続された第７お
よび第８のＮＭＯＳトランジスタ、および第７および第
８のＮＭＯＳトランジスタの双方のソースへ接続された
定電流源を有するカレントスイッチで構成されたソース
ホロワ回路を備え、第５のＮＭＯＳトランジスタと第８
のＮＭＯＳトランジスタの双方のゲートを第１の入力と
し、第６のＮＭＯＳトランジスタと第７のＮＭＯＳトラ
ンジスタの双方のゲートを第１の入力の逆相となる第２
の入力とし、第５のＮＭＯＳトランジスタのソースと第
７のＮＭＯＳトランジスタのドレインとを接続し、第６
のＮＭＯＳトランジスタのソースと第８のＮＭＯＳトラ
ンジスタのドレインとを接続するように構成したので、
高速動作できる効果がある。
【００７２】請求項６記載の発明によれば、第７のＮＭ
ＯＳトランジスタのソースと定電流源との間、および第
８のＮＭＯＳトランジスタのソースと定電流源との間に
それぞれ抵抗を接続するように構成したので、高速動作
できる効果がある。
ＯＳトランジスタのソースと定電流源との間、および第
８のＮＭＯＳトランジスタのソースと定電流源との間に
それぞれ抵抗を接続するように構成したので、高速動作
できる効果がある。
【００７３】請求項７記載の発明によれば、請求項５記
載の発明のソースホロワ回路と、主として２つのＮＭＯ
Ｓトランジスタからなるデータ書き込み回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ保持回路
とを備え、データ書き込み回路内の２つのＮＭＯＳトラ
ンジスタのそれぞれのドレインおよびデータ保持回路内
の２つのＮＭＯＳトランジスタのそれぞれのドレイン
へ、ソースホロワ回路内の第５および第６のＮＭＯＳト
ランジスタのそれぞれのゲートを接続し、データ保持回
路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲ
ートへ、第５および第６のＮＭＯＳトランジスタのそれ
ぞれのソースを接続するように構成したので、高速動作
できる効果がある。
載の発明のソースホロワ回路と、主として２つのＮＭＯ
Ｓトランジスタからなるデータ書き込み回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ保持回路
とを備え、データ書き込み回路内の２つのＮＭＯＳトラ
ンジスタのそれぞれのドレインおよびデータ保持回路内
の２つのＮＭＯＳトランジスタのそれぞれのドレイン
へ、ソースホロワ回路内の第５および第６のＮＭＯＳト
ランジスタのそれぞれのゲートを接続し、データ保持回
路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲ
ートへ、第５および第６のＮＭＯＳトランジスタのそれ
ぞれのソースを接続するように構成したので、高速動作
できる効果がある。
【００７４】請求項８記載の発明によれば、請求項６記
載の発明のソースホロワ回路と、主として２つのＮＭＯ
Ｓトランジスタからなるデータ書き込み回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ保持回路
とを備え、データ書き込み回路内の２つのＮＭＯＳトラ
ンジスタのそれぞれのドレインおよびデータ保持回路内
の２つのＮＭＯＳトランジスタのそれぞれのドレイン
へ、ソースホロワ回路内の第５および第６のＮＭＯＳト
ランジスタのそれぞれのゲートを接続し、データ保持回
路内の２つのＮＭＯＳトランジスタのそれぞれのゲート
へ、第５および第６のＮＭＯＳトランジスタのそれぞれ
のソースを接続するように構成したので、高速動作でき
る効果がある。
載の発明のソースホロワ回路と、主として２つのＮＭＯ
Ｓトランジスタからなるデータ書き込み回路と、主とし
て２つのＮＭＯＳトランジスタからなるデータ保持回路
とを備え、データ書き込み回路内の２つのＮＭＯＳトラ
ンジスタのそれぞれのドレインおよびデータ保持回路内
の２つのＮＭＯＳトランジスタのそれぞれのドレイン
へ、ソースホロワ回路内の第５および第６のＮＭＯＳト
ランジスタのそれぞれのゲートを接続し、データ保持回
路内の２つのＮＭＯＳトランジスタのそれぞれのゲート
へ、第５および第６のＮＭＯＳトランジスタのそれぞれ
のソースを接続するように構成したので、高速動作でき
る効果がある。
【図１】 この発明の実施の形態１による電流モードロ
ジック回路を示す回路図である。
ジック回路を示す回路図である。
【図２】 この発明の実施の形態２による電流モードロ
ジック回路を示す回路図である。
ジック回路を示す回路図である。
【図３】 図２に示す電流モードロジック回路の他の構
成を示す回路図である。
成を示す回路図である。
【図４】 この発明の実施の形態３による電流モードロ
ジック回路を示す回路図である。
ジック回路を示す回路図である。
【図５】 この発明の実施の形態４によるソースホロワ
回路を有するフリップフロップ回路を示す回路図であ
る。
回路を有するフリップフロップ回路を示す回路図であ
る。
【図６】 この発明の実施の形態５によるソースホロワ
回路を有するフリップフロップ回路を示す回路図であ
る。
回路を有するフリップフロップ回路を示す回路図であ
る。
【図７】 従来の電流モードロジック回路を示す回路図
である。
である。
【図８】 従来のソースホロワ回路を有するフリップフ
ロップ回路を示す回路図である。
ロップ回路を示す回路図である。
【図９】 従来のフリップフロップ回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図１０】 従来のフリップフロップ回路に用いる定電
流源を示す回路図である。
流源を示す回路図である。
【図１１】 図１０に示す定電流源の電流−電圧特性を
示す説明図である。
示す説明図である。
Ｂ１，Ｂ２，Ｂ３，Ｂ４ ボディ端子、Ｉ 定電流源、
ＩＮ 入力端子、Ｎ１ＮＭＯＳトランジスタ（第１のＮ
ＭＯＳトランジスタ）、Ｎ２ ＮＭＯＳトランジスタ
（第２のＮＭＯＳトランジスタ）、Ｎ３ ＮＭＯＳトラ
ンジスタ（第３のＮＭＯＳトランジスタ）、Ｎ４ ＮＭ
ＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、Ｏ
ＵＴ 出力端子、Ｐ１ ＰＭＯＳトランジスタ（第１の
ＰＭＯＳトランジスタ）、Ｐ２ ＰＭＯＳトランジスタ
（第２のＰＭＯＳトランジスタ）、Ｑ１，Ｑ２ データ
書き込み回路、Ｑ４，Ｑ５ データ保持回路、Ｑ７ Ｎ
ＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、
Ｑ８ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジ
スタ）、ＱＡ ＮＭＯＳトランジスタ（第７のＮＭＯＳ
トランジスタ）、ＱＢ ＮＭＯＳトランジスタ（第８の
ＮＭＯＳトランジスタ）、Ｒ１，Ｒ２，ＲＡ，ＲＢ 抵
抗。
ＩＮ 入力端子、Ｎ１ＮＭＯＳトランジスタ（第１のＮ
ＭＯＳトランジスタ）、Ｎ２ ＮＭＯＳトランジスタ
（第２のＮＭＯＳトランジスタ）、Ｎ３ ＮＭＯＳトラ
ンジスタ（第３のＮＭＯＳトランジスタ）、Ｎ４ ＮＭ
ＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、Ｏ
ＵＴ 出力端子、Ｐ１ ＰＭＯＳトランジスタ（第１の
ＰＭＯＳトランジスタ）、Ｐ２ ＰＭＯＳトランジスタ
（第２のＰＭＯＳトランジスタ）、Ｑ１，Ｑ２ データ
書き込み回路、Ｑ４，Ｑ５ データ保持回路、Ｑ７ Ｎ
ＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、
Ｑ８ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジ
スタ）、ＱＡ ＮＭＯＳトランジスタ（第７のＮＭＯＳ
トランジスタ）、ＱＢ ＮＭＯＳトランジスタ（第８の
ＮＭＯＳトランジスタ）、Ｒ１，Ｒ２，ＲＡ，ＲＢ 抵
抗。
Claims (8)
- 【請求項１】 第１及び第２のＮＭＯＳトランジスタ
と、前記第１および第２のＮＭＯＳトランジスタのそれ
ぞれのゲートへ接続されたデータを印加する入力端子お
よび基準電圧を印加する入力端子と、前記第１のＮＭＯ
Ｓトランジスタのドレインへ接続された出力端子と、前
記第１および第２のＮＭＯＳトランジスタのそれぞれの
ソースへ接続された定電流源とを備え、前記第１および
第２のＮＭＯＳトランジスタのボディ端子のそれぞれに
前記データを印加する入力端子および前記基準電圧を印
加する入力端子を接続し、前記第１および第２のＮＭＯ
Ｓトランジスタのボディ電圧を制御することを特徴とす
る電流モードロジック回路。 - 【請求項２】 第１および第２のＮＭＯＳトランジスタ
のドレインはそれぞれ抵抗を介して電源電圧へ接続され
ていることを特徴とする請求項１記載の電流モードロジ
ック回路。 - 【請求項３】 第１及び第２のＮＭＯＳトランジスタ
と、前記第１および第２のＮＭＯＳトランジスタのそれ
ぞれのゲートへ接続されたデータを印加する入力端子お
よび基準電圧を印加する入力端子と、前記第１あるいは
第２のＮＭＯＳトランジスタのドレインへ接続された出
力端子と、ソースが電源電圧へ接続され、ゲートが接地
され、ドレインが前記第１および第２のＮＭＯＳトラン
ジスタのそれぞれのドレインへ接続された負荷素子とし
ての第１および第２のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタのボディ端子が前記第
２のＰＭＯＳトランジスタのドレインへ接続され、前記
第２のＰＭＯＳトランジスタのボディ端子が前記第１の
ＰＭＯＳトランジスタのドレインへ接続され、前記第１
および第２のＰＭＯＳトランジスタのボディ電圧を制御
して、前記第１および第２のＰＭＯＳトランジスタのオ
ン抵抗を制御することを特徴とする電流モードロジック
回路。 - 【請求項４】 第１および第２のＰＭＯＳトランジスタ
のゲートは接地され、前記第１のＰＭＯＳトランジスタ
のボディ端子は第１のＮＭＯＳトランジスタのゲートへ
接続され、前記第２のＰＭＯＳトランジスタのボディ端
子は第１および第１のＮＭＯＳトランジスタのドレイン
へ接続され、前記第１および第２のＰＭＯＳトランジス
タのオン抵抗を制御することを特徴とする請求項３記載
の電流モードロジック回路。 - 【請求項５】 第５および第６のＮＭＯＳトランジス
タ、前記第５および第６のＮＭＯＳトランジスタのそれ
ぞれのソースに接続された第７および第８のＮＭＯＳト
ランジスタ、および前記第７および第８のＮＭＯＳトラ
ンジスタの双方のソースへ接続された定電流源を有する
カレントスイッチで構成されたソースホロワ回路を備
え、前記第５のＮＭＯＳトランジスタと前記第８のＮＭ
ＯＳトランジスタの双方のゲートを第１の入力とし、前
記第６のＮＭＯＳトランジスタと前記第７のＮＭＯＳト
ランジスタの双方のゲートを前記第１の入力の逆相とな
る第２の入力とし、前記第５のＮＭＯＳトランジスタの
ソースと前記第７のＮＭＯＳトランジスタのドレインと
を接続し、前記第６のＮＭＯＳトランジスタのソースと
前記第８のＮＭＯＳトランジスタのドレインとを接続し
たことを特徴とするソースホロワ回路。 - 【請求項６】 第７のＮＭＯＳトランジスタのソースと
定電流源との間、および第８のＮＭＯＳトランジスタの
ソースと前記定電流源との間に、それぞれ抵抗を接続し
たことを特徴とする請求項５記載のソースホロワ回路。 - 【請求項７】 請求項５記載のソースホロワ回路と、主
として２つのＮＭＯＳトランジスタからなるデータ書き
込み回路と、主として２つのＮＭＯＳトランジスタから
なるデータ保持回路とを備え、前記データ書き込み回路
内の２つの前記ＮＭＯＳトランジスタのそれぞれのドレ
インおよび前記データ保持回路内の２つの前記ＮＭＯＳ
トランジスタのそれぞれのドレインへ、前記ソースホロ
ワ回路内の第５および第６のＮＭＯＳトランジスタのそ
れぞれのゲートを接続し、前記データ保持回路内の２つ
の前記ＮＭＯＳトランジスタのそれぞれのゲートへ、前
記第５および第６のＮＭＯＳトランジスタのそれぞれの
ソースを接続したことを特徴とするフリップフロップ回
路。 - 【請求項８】 請求項６記載のソースホロワ回路と、主
として２つのＮＭＯＳトランジスタからなるデータ書き
込み回路と、主として２つのＮＭＯＳトランジスタから
なるデータ保持回路とを備え、前記データ書き込み回路
内の２つの前記ＮＭＯＳトランジスタのそれぞれのドレ
インおよび前記データ保持回路内の２つの前記ＮＭＯＳ
トランジスタのそれぞれのドレインへ、前記ソースホロ
ワ回路内の第５および第６のＮＭＯＳトランジスタのそ
れぞれのゲートを接続し、前記データ保持回路内の２つ
の前記ＮＭＯＳトランジスタのそれぞれのゲートへ、前
記第５および第６のＮＭＯＳトランジスタのそれぞれの
ソースを接続したことを特徴とするフリップフロップ回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07248597A JP3715066B2 (ja) | 1997-03-25 | 1997-03-25 | 電流モードロジック回路 |
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| US09/225,207 US6104214A (en) | 1997-03-25 | 1999-01-04 | Current mode logic circuit, source follower circuit, and flip flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07248597A JP3715066B2 (ja) | 1997-03-25 | 1997-03-25 | 電流モードロジック回路 |
Related Child Applications (1)
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|---|---|---|---|
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|---|---|
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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