JPH04245713A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH04245713A JPH04245713A JP3029552A JP2955291A JPH04245713A JP H04245713 A JPH04245713 A JP H04245713A JP 3029552 A JP3029552 A JP 3029552A JP 2955291 A JP2955291 A JP 2955291A JP H04245713 A JPH04245713 A JP H04245713A
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- differential
- transistor
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- 230000000295 complement effect Effects 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 16
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【技術分野】本発明はフリップフロップ回路(以下単に
FFと称する)に関し、特に高速動作可能なDタイプF
F(DFF)に用いて好適なCMOS型DFFに関する
ものである。
FFと称する)に関し、特に高速動作可能なDタイプF
F(DFF)に用いて好適なCMOS型DFFに関する
ものである。
【0002】
【従来技術】従来のCMOS構成のマスタスレーブ型D
FFの回路例を図3に示す。トランジスタ1〜7により
構成され下段に示すFFがマスタFFであり、トランジ
スタ11〜17により構成され上段に示すFFがスレー
ブFFとなっている。
FFの回路例を図3に示す。トランジスタ1〜7により
構成され下段に示すFFがマスタFFであり、トランジ
スタ11〜17により構成され上段に示すFFがスレー
ブFFとなっている。
【0003】マスタFFはナンド(NAND)回路機能
付きとなっており、このナンド回路は互いに直列接続さ
れたNチャネルトランジスタ1a,2aと、互いに並列
接続されたNチャネルトランジスタ1b,2bとからな
る。 トランジスタ1a,1bに信号Aの相補入力が印加され
、トランジスタ2a,2bに信号Bの相補入力が印加さ
れている。
付きとなっており、このナンド回路は互いに直列接続さ
れたNチャネルトランジスタ1a,2aと、互いに並列
接続されたNチャネルトランジスタ1b,2bとからな
る。 トランジスタ1a,1bに信号Aの相補入力が印加され
、トランジスタ2a,2bに信号Bの相補入力が印加さ
れている。
【0004】このナンド回路の1対の相補出力は第1,
第2のCMOSインバータの各入力となっており、これ
等インバータは互いに逆導電型のトランジスタ4,5及
び6,7から夫々構成されている。両インバータの出力
は互いの入力へ夫々印加されてFFを構成している。
第2のCMOSインバータの各入力となっており、これ
等インバータは互いに逆導電型のトランジスタ4,5及
び6,7から夫々構成されている。両インバータの出力
は互いの入力へ夫々印加されてFFを構成している。
【0005】このFFの1対の相補出力■,■がマスタ
FFの出力となり、スレーブFFへ供給されている。 尚、トランジスタ3a,3bはPチャネルトランジスタ
であり、クロック信号ckによりゲート駆動され、この
クロック信号が“1”のときトランジスタ3a,3bは
オフとなって、マスタFFの内容を保持し、クロック信
号が“0”のときトランジスタ3a,3bはオンとなっ
て、マスタFFの内容を入力A,Bに応じて更新する。
FFの出力となり、スレーブFFへ供給されている。 尚、トランジスタ3a,3bはPチャネルトランジスタ
であり、クロック信号ckによりゲート駆動され、この
クロック信号が“1”のときトランジスタ3a,3bは
オフとなって、マスタFFの内容を保持し、クロック信
号が“0”のときトランジスタ3a,3bはオンとなっ
て、マスタFFの内容を入力A,Bに応じて更新する。
【0006】スレーブFFはマスタFFの相補出力■,
■をゲート入力とするNチャネル型の1対の差動トラン
ジスタ11,12を有し、またこの差動トランジスタ1
1,12の差動出力を夫々入力とする第3,第4のCM
OSインバータを有する。両インバータは互いに逆導電
型のトランジスタ14,15及び16,17から夫々構
成されている。両インバータの出力は互いの入力へ夫々
印加されてFFを構成している。
■をゲート入力とするNチャネル型の1対の差動トラン
ジスタ11,12を有し、またこの差動トランジスタ1
1,12の差動出力を夫々入力とする第3,第4のCM
OSインバータを有する。両インバータは互いに逆導電
型のトランジスタ14,15及び16,17から夫々構
成されている。両インバータの出力は互いの入力へ夫々
印加されてFFを構成している。
【0007】このFFの1対の相補出力がDFFの出力
となっている。尚、Nチャネルトランジスタ13はクロ
ック信号ckによりゲート駆動され、このクロック信号
が“1”のときトランジスタ13はオンとなって、スレ
ーブFFの出力を取込み、クロック信号が“0”のとき
オフとなってその取込み内容を保持する。
となっている。尚、Nチャネルトランジスタ13はクロ
ック信号ckによりゲート駆動され、このクロック信号
が“1”のときトランジスタ13はオンとなって、スレ
ーブFFの出力を取込み、クロック信号が“0”のとき
オフとなってその取込み内容を保持する。
【0008】かかる構成のDFFの動作の詳細について
以下に説明する。
以下に説明する。
【0009】(1) A=B=“1”のとき、はじめ
にck= 1のときを考える。ck=1のときトランジ
スタ3a,3bはオフとなる。いまトランジスタ1a,
2aはオンしており、トランジスタ4,5からなるイン
バータの入力は“0”となり、出力■は“1”となる。 このときにトランジスタ6,7からなるインバータの入
力側に接続されているトランジスタ1b,2b,3bは
全てオフしており、無視できる。従って、トランジスタ
6,7からなるインバータの出力■は“0”に固定され
る。
にck= 1のときを考える。ck=1のときトランジ
スタ3a,3bはオフとなる。いまトランジスタ1a,
2aはオンしており、トランジスタ4,5からなるイン
バータの入力は“0”となり、出力■は“1”となる。 このときにトランジスタ6,7からなるインバータの入
力側に接続されているトランジスタ1b,2b,3bは
全てオフしており、無視できる。従って、トランジスタ
6,7からなるインバータの出力■は“0”に固定され
る。
【0010】このとき、スレーブFFでは、ck=1に
よりトランジスタ13がオンしており、■=0,■=1
よりトランジスタ11はオフ、トランジスタ12はオン
する。 トランジスタ12がオンすることにより、トランジスタ
16,17からなるインバータの入力は“0”となる。 このとき、トランジスタ19,17からなるインバータ
の出力Qは“1”となる。
よりトランジスタ13がオンしており、■=0,■=1
よりトランジスタ11はオフ、トランジスタ12はオン
する。 トランジスタ12がオンすることにより、トランジスタ
16,17からなるインバータの入力は“0”となる。 このとき、トランジスタ19,17からなるインバータ
の出力Qは“1”となる。
【0011】次にトランジスタ14,15からなるイン
バータの入力は“1”となっており、出力(Qの逆相)
は“0”となる。
バータの入力は“1”となっており、出力(Qの逆相)
は“0”となる。
【0012】次に、ck=0のときを考える。スレーブ
FFでは、トランジスタ13がオフすることにより、ト
ランジスタ11,12もオフ状態となり、■,■の論理
が変化しても出力スレーブFFの相補出力はトランジス
タ14,15からなるインバータとトランジスタ16,
17からなるインバータで固定されたままとなり、その
状態は維持される。すなわちホールド回路となっている
。
FFでは、トランジスタ13がオフすることにより、ト
ランジスタ11,12もオフ状態となり、■,■の論理
が変化しても出力スレーブFFの相補出力はトランジス
タ14,15からなるインバータとトランジスタ16,
17からなるインバータで固定されたままとなり、その
状態は維持される。すなわちホールド回路となっている
。
【0013】一方、下段のナンドゲート付きマスタFF
においては、ck=0の場合にはトランジスタ3a,3
bがオンする。このとき、トランジスタ1a,2aはオ
ンとなっているので、トランジスタ3a,2b,1aを
介して導通し回路電流が流れる。
においては、ck=0の場合にはトランジスタ3a,3
bがオンする。このとき、トランジスタ1a,2aはオ
ンとなっているので、トランジスタ3a,2b,1aを
介して導通し回路電流が流れる。
【0014】(2) A=B=0又はA=0,B=1
又はA=1,B=0のとき、はじめにck=1のときを
考える。ck=1のときトランジスタ3a,3bはオフ
している。また、トランジスタ1a,2aのうち少なく
とも1つはオフ状態となるから、トランジスタ4,5か
らなるインバータの入力としては、トランジスタ6,7
からなるインバータの出力以外は無視して良い。
又はA=1,B=0のとき、はじめにck=1のときを
考える。ck=1のときトランジスタ3a,3bはオフ
している。また、トランジスタ1a,2aのうち少なく
とも1つはオフ状態となるから、トランジスタ4,5か
らなるインバータの入力としては、トランジスタ6,7
からなるインバータの出力以外は無視して良い。
【0015】一方、トランジスタ6,7からなるインバ
ータの入力に接続されているトランジスタ1b,2bの
うち少なくとも一方はオンしており、トランジスタ6,
7からなるインバータの入力は“0”となり、トランジ
スタ6,7からなるインバータの出力■は“1”となる
。
ータの入力に接続されているトランジスタ1b,2bの
うち少なくとも一方はオンしており、トランジスタ6,
7からなるインバータの入力は“0”となり、トランジ
スタ6,7からなるインバータの出力■は“1”となる
。
【0016】このとき、トランジスタ4,5からなるイ
ンバータの入力が“1”であるから、トランジスタ4,
5からなるインバータの出力■は“0”に固定される。
ンバータの入力が“1”であるから、トランジスタ4,
5からなるインバータの出力■は“0”に固定される。
【0017】このとき、スレーブFFは、ck=1によ
りトランジスタ13がオンしており、■=1,■=0よ
りトランジスタ11はオン、トランジスタ12はオフす
る。トランジスタ11がオンすることにより、トランジ
スタ14,15からなるインバータの入力は“0”とな
る。このとき、トランジスタ14,15からなるインバ
ータの出力(Qと逆相)は“1”となる。トランジスタ
16,17からなるインバータの入力は“1”となって
おり、出力Qは“0”となる。
りトランジスタ13がオンしており、■=1,■=0よ
りトランジスタ11はオン、トランジスタ12はオフす
る。トランジスタ11がオンすることにより、トランジ
スタ14,15からなるインバータの入力は“0”とな
る。このとき、トランジスタ14,15からなるインバ
ータの出力(Qと逆相)は“1”となる。トランジスタ
16,17からなるインバータの入力は“1”となって
おり、出力Qは“0”となる。
【0018】次にck=“0”のときを考える。スレー
ブFFでは、トランジスタ13がオフすることにより、
トランジスタ11,12共にオフ状態となり、■,■の
論理が変化しても、出力Qの相補信号はトランジスタ1
4,15からなるインバータとトランジスタ16,17
からなるインバータとにより固定されたままとなり、状
態は維持される。すなわち出力状態がホールドされる。
ブFFでは、トランジスタ13がオフすることにより、
トランジスタ11,12共にオフ状態となり、■,■の
論理が変化しても、出力Qの相補信号はトランジスタ1
4,15からなるインバータとトランジスタ16,17
からなるインバータとにより固定されたままとなり、状
態は維持される。すなわち出力状態がホールドされる。
【0019】一方、ナンドゲート付きマスタFFにおい
ては、ck=0の場合にはトランジスタ3a,3bがオ
ンする。このとき、トランジスタ1b,2bの少なくと
も1つはオンとなっているので、トランジスタ3b及び
1b,2bのうちオン状態のトランジスタを介して導通
し、回路電流が流れる。
ては、ck=0の場合にはトランジスタ3a,3bがオ
ンする。このとき、トランジスタ1b,2bの少なくと
も1つはオンとなっているので、トランジスタ3b及び
1b,2bのうちオン状態のトランジスタを介して導通
し、回路電流が流れる。
【0020】以上の説明により明らかな如く、クロック
ckの半周期の間は定常電流が流れるので、回路電流が
多くなっている。
ckの半周期の間は定常電流が流れるので、回路電流が
多くなっている。
【0021】
【発明の目的】本発明の目的は、定常電流をなくしてC
MOS固有の低消費電力化を図ったFFを提供すること
である。
MOS固有の低消費電力化を図ったFFを提供すること
である。
【0022】
【発明の構成】本発明によるFFは、互いに差動対とさ
れた1導電型の第1及び第2の電界効果トランジスタと
、これ等差動対トランジスタの差動出力を夫々入力とす
ると共に互いの出力が互いの入力へ供給され互いに相補
型のトランジスタからなる第1及び第2のインバータと
、前記差動対トランジスタのソース共通接続点に接続さ
れクロック信号がゲートに印加された前記1導電型の第
3の電界効果トランジスタとを有することを特徴とする
。
れた1導電型の第1及び第2の電界効果トランジスタと
、これ等差動対トランジスタの差動出力を夫々入力とす
ると共に互いの出力が互いの入力へ供給され互いに相補
型のトランジスタからなる第1及び第2のインバータと
、前記差動対トランジスタのソース共通接続点に接続さ
れクロック信号がゲートに印加された前記1導電型の第
3の電界効果トランジスタとを有することを特徴とする
。
【0023】本発明による他のFFは、互いに差動対と
された1導電型の第1及び第2の電界効果トランジスタ
、これ等差動対トランジスタの差動出力を夫々入力とす
ると共に互いの出力が互いの入力へ供給され互いに相補
型のトランジスタからなる第1及び第2のインバータ、
前記差動対トランジスタのソース共通接続点に接続され
クロック信号がゲートに印加された前記1導電型の第3
の電界効果トランジスタからなるマスタフリップフロッ
プと、前記差動出力を夫々ゲート入力とし互いに差動対
とされた前記1導電型の第4及び第5の電界効果トラン
ジスタ、この差動対トランジスタである第4及び第5の
電界効果トランジスタの差動出力を夫々入力とすると共
に互いの出力が互いの入力へ供給され互いに相補型のト
ランジスタからなる第3及び第4のインバータ、前記第
4及び第5の電界効果トランジスタのソース共通点に接
続され前記クロック信号と逆相の信号がゲートに印加さ
れた前記1導電型の第5の電界効果トランジスタからな
るスレーブフリップフロップとを有することを特徴とす
る。
された1導電型の第1及び第2の電界効果トランジスタ
、これ等差動対トランジスタの差動出力を夫々入力とす
ると共に互いの出力が互いの入力へ供給され互いに相補
型のトランジスタからなる第1及び第2のインバータ、
前記差動対トランジスタのソース共通接続点に接続され
クロック信号がゲートに印加された前記1導電型の第3
の電界効果トランジスタからなるマスタフリップフロッ
プと、前記差動出力を夫々ゲート入力とし互いに差動対
とされた前記1導電型の第4及び第5の電界効果トラン
ジスタ、この差動対トランジスタである第4及び第5の
電界効果トランジスタの差動出力を夫々入力とすると共
に互いの出力が互いの入力へ供給され互いに相補型のト
ランジスタからなる第3及び第4のインバータ、前記第
4及び第5の電界効果トランジスタのソース共通点に接
続され前記クロック信号と逆相の信号がゲートに印加さ
れた前記1導電型の第5の電界効果トランジスタからな
るスレーブフリップフロップとを有することを特徴とす
る。
【0024】
【実施例】以下、図面を参照しつつ本発明の実施例を詳
細に説明する。
細に説明する。
【0025】図1は本発明の実施例の回路図であり、マ
スタスレーブ型のDFFの例である。図3と同等部分は
同一符号により示す。
スタスレーブ型のDFFの例である。図3と同等部分は
同一符号により示す。
【0026】本実施例は論理入力がD1つの場合の例で
あり、図3の例と同じ様に論理入力がA、Bの2つの場
合のナンドゲート機能の例については、図2の他の実施
例として示している。
あり、図3の例と同じ様に論理入力がA、Bの2つの場
合のナンドゲート機能の例については、図2の他の実施
例として示している。
【0027】図1を参照すると、Nチャネルトランジス
タ1,2は差動トランジスタとなっており、このトラン
ジスタ1,2のソース共通接続点にNチャネルトランジ
スタ3が接続され、このトランジスタ3のゲート入力と
してクロック信号ckの逆相信号が印加されている。
タ1,2は差動トランジスタとなっており、このトラン
ジスタ1,2のソース共通接続点にNチャネルトランジ
スタ3が接続され、このトランジスタ3のゲート入力と
してクロック信号ckの逆相信号が印加されている。
【0028】差動トランジスタ1,2の差動出力(ドレ
イン出力)が、トランジスタ4,5及び6,7からなる
第1及び第2のCMOSインバータの各入力となり、C
MOSインバータの両出力は互いのインバータの入力と
なっている。そしてこれ等インバータの相補出力■,■
がマスタFFの出力となり、スレーブFFへ入力される
。
イン出力)が、トランジスタ4,5及び6,7からなる
第1及び第2のCMOSインバータの各入力となり、C
MOSインバータの両出力は互いのインバータの入力と
なっている。そしてこれ等インバータの相補出力■,■
がマスタFFの出力となり、スレーブFFへ入力される
。
【0029】スレーブFFについては図3に示した従来
のスレーブFFと同一構成である。
のスレーブFFと同一構成である。
【0030】この様に、差動トランジスタ1,2及び1
1,12を用い、各トランジスタのゲートに相補信号を
印加して動作させるようにした論理回路は差動論理と呼
ばれており、アナログ回路で用いられる差動回路のアナ
ロジがそのまま適用される。
1,12を用い、各トランジスタのゲートに相補信号を
印加して動作させるようにした論理回路は差動論理と呼
ばれており、アナログ回路で用いられる差動回路のアナ
ロジがそのまま適用される。
【0031】すなわち、以下の3つの理由により高速化
が可能となる。
が可能となる。
【0032】(1)差動対であれば、差動入力電圧が微
小信号から動作するために、従来回路で必要とされたス
レッショルド電圧値まで入力信号が立上るのに要する時
間が不要となる。特に、高速化してくると、波形がなま
り電源電圧の中点付近を中心に信号が振れることになる
。差動論理では、この中点電圧が等価的なスレッショル
ド電圧となる。
小信号から動作するために、従来回路で必要とされたス
レッショルド電圧値まで入力信号が立上るのに要する時
間が不要となる。特に、高速化してくると、波形がなま
り電源電圧の中点付近を中心に信号が振れることになる
。差動論理では、この中点電圧が等価的なスレッショル
ド電圧となる。
【0033】(2)出力回路は正逆相共に同一回路で構
成されるために、電流・電荷の流入・流出パスが常に存
在し、立上り時間、降下時間共に同一となり、差がない
ぶんだけ高速動作が実現される。
成されるために、電流・電荷の流入・流出パスが常に存
在し、立上り時間、降下時間共に同一となり、差がない
ぶんだけ高速動作が実現される。
【0034】(3)トランジスタサイズ(W/L )に
よりgm を変えることができ、gm を高くすること
で高速化が可能となる。
よりgm を変えることができ、gm を高くすること
で高速化が可能となる。
【0035】図1の回路はマスタ、スレーブ(ラッチ)
共に同一回路構成であり、クロック信号ckが互いに逆
になっているだけである。スレーブFFについては図3
の例と同一であり、その動作については省略する。マス
タFFについて以下に説明する。
共に同一回路構成であり、クロック信号ckが互いに逆
になっているだけである。スレーブFFについては図3
の例と同一であり、その動作については省略する。マス
タFFについて以下に説明する。
【0036】(1) ck=1のとき、トランジスタ
3はオフすることにより、トランジスタ1,2ともにオ
フ状態となり、入力信号Dが変化しても出力■■は半ク
ロック前のデータでホールドされたままである。
3はオフすることにより、トランジスタ1,2ともにオ
フ状態となり、入力信号Dが変化しても出力■■は半ク
ロック前のデータでホールドされたままである。
【0037】一方、この状態がスレーブFFの入力とな
っているので、スレーブFFの相補出力のデータは半ク
ロック前の状態がホールドされる。
っているので、スレーブFFの相補出力のデータは半ク
ロック前の状態がホールドされる。
【0038】(2) ck=0のとき、トランジスタ
3はオンする。始めにD=1のとき、トランジスタ1は
オンし、トランジスタ2はオフする。このときトランジ
スタ4,5からなるインバータの入力は“0”となり、
トランジスタ4,5からなるインバータの出力■は“1
”となる。
3はオンする。始めにD=1のとき、トランジスタ1は
オンし、トランジスタ2はオフする。このときトランジ
スタ4,5からなるインバータの入力は“0”となり、
トランジスタ4,5からなるインバータの出力■は“1
”となる。
【0039】次に、トランジスタ6,7からなるインバ
ータ回路は入力が“1”であるから、出力■は“0”に
なる。この出力■,■の状態はクロックが反転しても維
持され、クロック反転時にスレーブFF(ラッチ)に読
込まれラッチされる。
ータ回路は入力が“1”であるから、出力■は“0”に
なる。この出力■,■の状態はクロックが反転しても維
持され、クロック反転時にスレーブFF(ラッチ)に読
込まれラッチされる。
【0040】次に、D=0のとき、トランジスタ1はオ
フし、トランジスタ2はオンする。このときにトランジ
スタ6,7からなるインバータの入力は“0”となり、
トランジスタ4,5からなるインバータの出力■は“1
”となる。
フし、トランジスタ2はオンする。このときにトランジ
スタ6,7からなるインバータの入力は“0”となり、
トランジスタ4,5からなるインバータの出力■は“1
”となる。
【0041】次に、トランジスタ4,5からなるインバ
ータは入力が“1”であるから、出力■は“0”になる
。同様にこの出力■,■の状態はクロックが反転しても
維持され、クロック反転時にスレーブFF(ラッチ)に
読込まれラッチされる。
ータは入力が“1”であるから、出力■は“0”になる
。同様にこの出力■,■の状態はクロックが反転しても
維持され、クロック反転時にスレーブFF(ラッチ)に
読込まれラッチされる。
【0042】この回路では、データが反転する時だけ貫
通電流が流れるだけであり、従来から良く知られている
CMOS回路と同様の特性を有する。
通電流が流れるだけであり、従来から良く知られている
CMOS回路と同様の特性を有する。
【0043】次に、図2は本発明の他の実施例を示す回
路図であり、図1,3と同等部分は同一符号により示し
ており、ナンドゲート機能付きのDFFである。その回
路動作についても同様である。
路図であり、図1,3と同等部分は同一符号により示し
ており、ナンドゲート機能付きのDFFである。その回
路動作についても同様である。
【0044】ck=0のときにマスタFFの出力■,■
が決定され、ck=1のときにスレーブFFに読込まれ
ホールドされる。
が決定され、ck=1のときにスレーブFFに読込まれ
ホールドされる。
【0045】図1,2においても回路電流はデータが変
化する時の貫通電流が流れるだけであり、従来回路のよ
うな定常電流は流れない。
化する時の貫通電流が流れるだけであり、従来回路のよ
うな定常電流は流れない。
【0046】例えば、図2に示したナンドゲート付DF
Fで9分周回路を構成してシミュレーションすると、最
高動作周波数は800MHz、回路電流は5.7mA(
VDD=5.0V)が得られた。但し、トランジスタに
おいて、ゲート長Lは、L=0.8 μm (Nチャネ
ル)である。
Fで9分周回路を構成してシミュレーションすると、最
高動作周波数は800MHz、回路電流は5.7mA(
VDD=5.0V)が得られた。但し、トランジスタに
おいて、ゲート長Lは、L=0.8 μm (Nチャネ
ル)である。
【0047】図3に示す従来回路で同一の回路ブロック
をシュミュレーションして比べると、本発明の回路では
最高動作周波数は10%下ったが、消費電流は30%下
り、低消費電力化が実現できると期待される。
をシュミュレーションして比べると、本発明の回路では
最高動作周波数は10%下ったが、消費電流は30%下
り、低消費電力化が実現できると期待される。
【0048】
【発明の効果】以上述べた如く、本発明によれば、CM
OS構造として、このCMOS特有の効果である定常電
流が流れないという効果を維持しつつDFFを構成でき
るという効果がある。
OS構造として、このCMOS特有の効果である定常電
流が流れないという効果を維持しつつDFFを構成でき
るという効果がある。
【図1】本発明の実施例のマスタスレーブ型DFFの回
路図である。
路図である。
【図2】本発明の他の実施例のナンドゲート機能付きマ
スタスレーブ型DFFの回路図である。
スタスレーブ型DFFの回路図である。
【図3】従来のナンドゲート機能付きマスタスレーブ型
のDFFの回路図である。
のDFFの回路図である。
Claims (2)
- 【請求項1】 互いに差動対とされた1導電型の第1
及び第2の電界効果トランジスタと、これ等差動対トラ
ンジスタの差動出力を夫々入力とすると共に互いの出力
が互いの入力へ供給され互いに相補型のトランジスタか
らなる第1及び第2のインバータと、前記差動対トラン
ジスタのソース共通接続点に接続されクロック信号がゲ
ートに印加された前記1導電型の第3の電界効果トラン
ジスタとを有することを特徴とするフリップフロップ回
路。 - 【請求項2】 互いに差動対とされた1導電型の第1
及び第2の電界効果トランジスタ、これ等差動対トラン
ジスタの差動出力を夫々入力とすると共に互いの出力が
互いの入力へ供給され互いに相補型のトランジスタから
なる第1及び第2のインバータ、前記差動対トランジス
タのソース共通接続点に接続されクロック信号がゲート
に印加された前記1導電型の第3の電界効果トランジス
タからなるマスタフリップフロップと、前記差動出力を
夫々ゲート入力とし互いに差動対とされた前記1導電型
の第4及び第5の電界効果トランジスタ、この差動対ト
ランジスタである第4及び第5の電界効果トランジスタ
の差動出力を夫々入力とすると共に互いの出力が互いの
入力へ供給され互いに相補型のトランジスタからなる第
3及び第4のインバータ、前記第4及び第5の電界効果
トランジスタのソース共通点に接続され前記クロック信
号と逆相の信号がゲートに印加された前記1導電型の第
5の電界効果トランジスタからなるスレーブフリップフ
ロップと、を有することを特徴とするDタイプフリップ
フロップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3029552A JPH04245713A (ja) | 1991-01-30 | 1991-01-30 | フリップフロップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3029552A JPH04245713A (ja) | 1991-01-30 | 1991-01-30 | フリップフロップ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04245713A true JPH04245713A (ja) | 1992-09-02 |
Family
ID=12279309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3029552A Pending JPH04245713A (ja) | 1991-01-30 | 1991-01-30 | フリップフロップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04245713A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5532634A (en) * | 1993-11-10 | 1996-07-02 | Kabushiki Kaisha Toshiba | High-integration J-K flip-flop circuit |
WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
EP1020031B1 (en) * | 1997-10-03 | 2003-10-01 | Cambridge Silicon Radio Limited | Integrated circuit |
EP2293441A1 (en) * | 2009-08-28 | 2011-03-09 | Nxp B.V. | Frequency divider |
-
1991
- 1991-01-30 JP JP3029552A patent/JPH04245713A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5532634A (en) * | 1993-11-10 | 1996-07-02 | Kabushiki Kaisha Toshiba | High-integration J-K flip-flop circuit |
EP1020031B1 (en) * | 1997-10-03 | 2003-10-01 | Cambridge Silicon Radio Limited | Integrated circuit |
US7091756B2 (en) | 1997-10-03 | 2006-08-15 | Cambridge Silicon Radio Limited | Integrated circuit |
WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
EP2293441A1 (en) * | 2009-08-28 | 2011-03-09 | Nxp B.V. | Frequency divider |
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