JPH09232919A - ラッチ回路およびフリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】 小数トランジスタで構成でき、反転クロック
が不要で、クロック負荷が小さいラッチ回路を実現す
る。 【解決手段】 トランスミッションゲートとして機能す
るＰ型トランジスタＭＰ１１、ＭＰ１２のドレインを、
クロスカップル接続されデータ保持を行なうＮ型トラン
ジスタＭＮ１１、ＭＮ１２のドレインに各々接続し、そ
のＭＮ１１、ＭＮ１２のソースを低電位電源Ｐ０に接続
し、ＭＰ１１、ＭＰ１２のソースを入力データ端子Ｄ、
反転入力データ端子ＤＮとし、ドレインを出力データ端
子Ｑ、反転出力データ端子ＱＮとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ（以下、単にトランジスタという。）集積回路にお
いて、状態あるいはデータの保持を行なう回路に係り、
特にトランジスタ数が少なく、低消費電力を実現し、か
つ反転クロックを不要としたラッチ回路およびフリップ
フロップ回路に関するものである。

【０００２】

【従来の技術】図６に従来のラッチ回路を示す。このラ
ッチ回路は、インバータＩＶ０１、ＩＶ０２、ＩＶ０
３、ＩＶ０ＣＫ、および相補型トランスミッションゲー
トＴＧ０１、ＴＧ０２から構成されている。ここで、イ
ンバータは、入力信号を反転して出力するものである。

【０００３】また、相補型トランスミッションゲート
は、ゲート入力が「Ｈ」（高レベル電圧）のときソース
・ドレイン間が導通状態となり、「Ｌ」（低レベル電
圧）のとき遮断状態となるＮ型トランジスタと、ゲート
入力が「Ｌ」のときソース・ドレイン間が導通状態とな
り、「Ｈ」のとき遮断状態となるＰ型トランジスタを組
み合せたものである。つまり、Ｐ型トランジスタとＮ型
トランジスタのソース同士、ドレイン同士をそれぞれ共
通接続して、一方を入力側、他方を出力側としたもの
で、Ｐ型トランジスタのゲートとＮ型トランジスタのゲ
ートに逆相の信号を与え、このゲート信号により、入出
力間の導通／遮断を切り替えるものである。このトラン
スミッションゲートは、例えばＮ型トランジスタのゲー
トに「Ｈ」、Ｐ型トランジスタのゲートに「Ｌ」の信号
を与えると導通状態となり、逆にＮ型トランジスタのゲ
ートに「Ｌ」、Ｐ型トランジスタのゲートに「Ｈ」の信
号を与えると遮断状態となる。

【０００４】従来のラッチ回路の回路構成は、図６に示
したように、入力データ端子Ｄ０と出力データ端子Ｑ０
との間に、インバータＩＶ０１、トランスミッションゲ
ートＴＧ０１、インバータＩＶ０２を順次接続し、イン
バータＩＶ０２に対して、トランスミッションゲートＴ
Ｇ０２を介してインバータＩＶ０３を逆並列接続したも
のである。トランスミッションゲートＴＧ０１、ＴＧ０
２のクロック端子ＣＫ０、反転クロック端子ＣＫＮ０の
内の反転クロック端子ＣＫＮ０に与えられるクロック
は、クロッツク端子ＣＫ０に入力したクロックを反転す
るインバータＩＶ０ＣＫによって作成される。

【０００５】このラッチ回路の動作は次の通りである。
クロック端子ＣＫ０のクロックが「Ｌ」のとき、反転ク
ロック端子ＣＫＮ０のクロックは「Ｈ」であり、このと
きラッチ回路の入口に相当するトランスミッションゲー
トＴＧ０１が導通状態であるので、入力データ端子Ｄ０
のデータの変化に応じて、出力データ端子Ｑ０のデータ
も変化する。

【０００６】クロック端子ＣＫ０のクロックが「Ｌ」か
ら「Ｈ」に立ち上がると、トランスミッションゲートＴ
Ｇ０１が遮断状態、トランスミッションゲートＴＧ０２
が導通状態となって、クロック端子ＣＫ０のクロックが
「Ｌ」から「Ｈ」に立ち上がった瞬間の入力データ端子
Ｄ０のデータが、クロック端子ＣＫ０のクロックが
「Ｈ」の期間中、インバータＩＶ０２、ＩＶ０３とトラ
ンスミッションゲートＴＧ０２によって保持され、出力
データ端子Ｑ０に出力される。この期間中は、入力デー
タ端子Ｄ０のデータの変化は出力データ端子Ｑ０に現れ
ない。

【０００７】クロック端子ＣＫ０のクロックが「Ｈ」か
ら「Ｌ」に立ち下がると、再び、入力データ端子Ｄ０の
データの変化がそのまま出力データ端子Ｑ０に出力され
るようになる。

【０００８】図７は従来のマスタースレーブ型のＤ形フ
リップフロップ回路を示す図である。このフリップフロ
ップ回路は、原則的に前記図６に示したラッチ回路の２
個を直列に接続したものである。前段のマスター回路は
図６のラッチ回路と全く同様の構成であり、インバータ
ＩＶ０１、ＩＶ０２、ＩＶ０３、トランスミッションゲ
ートＴＧ０１、ＴＧ０２から構成される。このマスター
回路のデータ出力点をノードＱＭ０とする。

【０００９】後段のスレーブ回路は、インバータＩＶ０
４、ＩＶ０５、ＩＶ０６、トランスミッションゲートＴ
Ｇ０３、ＴＧ０４から構成される。このスレーブ回路
は、ノードＱＭ０と出力データ端子Ｑ０との間に、トラ
ンスミッションゲートＴＧ０３、インバータＩＶ０４、
ＩＶ０６を直列接続し、そのインバータＩＶ０４に対し
て、トランスミッションゲートＴＧ０４を介してインバ
ータＩＶ０５を逆並列接続したものである。マスター回
路とスレーブ回路では、トランスミッションゲートへ供
給するクロックの極性が逆になっている。

【００１０】このマスタースレーブ回路の動作は次の通
りである。クロック端子ＣＫ０のクロックが「Ｌ」のと
き、反転クロック端子ＣＫＮ０のクロックは「Ｈ」であ
り、マスター回路の入口に相当するトランスミッション
ゲートＴＧ０１は導通状態、スレーブ回路の入口に相当
するトランスミッションゲートＴＧ０３は遮断状態とな
る。このとき、マスター回路では入力データ端子Ｄ０の
データを取り込んでいて、入力データ端子Ｄ０のデータ
の変化に対応して、ノードＱＭ０の信号も変化する。一
方、スレーブ回路では、１つ前のサイクルのデータをイ
ンバータＩＶ０４、ＩＶ０５、およびトランスミッショ
ンゲートＴＧ０４で保持し、出力データ端子Ｑ０に出力
する。

【００１１】ここで、クロック端子ＣＫ０が「Ｌ」から
「Ｈ」に立ち上がると、マスター回路の入口が閉じると
同時に、スレーブ回路の入口が開いて、マスター回路の
データがスレーブ回路に取り込まれ、出力データ端子Ｑ
０のデータが更新される。よって、クロックの立ち上が
り時の入力データ端子Ｄ０のデータが、出力データ端子
Ｑ０に出力されることになる。このとき、出力データの
保持は、マスター回路のインバータＩＶ０１、ＩＶ０
３、およびトランスミッションゲートＴＧ０２で行なわ
れる。

【００１２】次いで、クロック端子ＣＫ０が「Ｈ」から
「Ｌ」に立ち下がると、再び、マスター回路の入口が開
くと同時に、スレーブ回路の入口が閉じる。マスター回
路では、入力データ端子Ｄ０から新たなデータを取り込
み、ノードＱＭ０のデータを更新する。スレーブ回路で
は、クロック端子ＣＫ０のクロックが「Ｌ」に変化する
直前までマスター回路で保持していたデータを、インバ
ータＩＶ０４、ＩＶ０５、トランスミッションゲートＴ
Ｇ０４で保持する。よって、クロックが「Ｈ」から
「Ｌ」に変化したときは、出力データ端子Ｑ０のデータ
は変化しない。

【００１３】以上のように、このマスタースレーブ型の
Ｄ形フリップフロップ回路は、クロックが「Ｌ」から
「Ｈ」に立ち上がる瞬間の入力データ端子Ｄ０のデータ
が、クロックの次の立ち上がりまで保持され、出力され
る。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
ラッチ回路およびフリップフロップ回路は、トランジス
タ数が多いという欠点がある。図６に示したラッチ回路
の場合、インバータで２個、相補型トランスミッション
ゲートで２個のトランジスタが必要であるので、合計で
１２個のトランジスタを必要とする。図７に示したフリ
ップフロップ回路では、２２個のトランジスタが必要と
なる。このフリップフロップでは、インバータＩＶ０、
ＩＶ６が省略可能であるが、それでも１８個のトランジ
スタが必要である。このようにトランジスタ数が多い
と、面積、消費電力ともに大きくなってしまう。

【００１５】さらに、従来のラッチ回路およびフリップ
フロップ回路では、反転クロックを必要とするという欠
点がある。図６に示したラッチ回路では、クロックＣＫ
０からインバータＩＶ０ＣＫによって、反転クロック端
子ＣＫ０Ｎに得られる反転クロックを作成している。一
般に、クロックは、１周期ごとに必ず、「Ｌ」→
「Ｈ」、「Ｈ」→「Ｌ」への変化を繰り返すので、デー
タの変化がほとんど無いときでも、インバータＩＶ０Ｃ
Ｋで電力を消費してしまう。正相クロックと反転クロッ
クを共に供給し、インバータＩＶ０ＣＫを削除すること
も可能であるが、この場合、クロック用に２本の配線が
必要となるので、ＬＳＩチップ全体で考えると、面積が
大きくなり、且つ２本のクロック配線を駆動しなければ
ならないので、消費電力も大きくなる。クロックによる
消費電力は、ＬＳＩチップ全体の消費電力の半分以上を
占めることもあるので、駆動すべきクロック配線が２倍
になることによる消費電力増大の影響は深刻である。

【００１６】また、従来のラッチ回路およびフリップフ
ロップ回路は、クロックの負荷（ファンイン数）が大き
いという欠点もある。クロック端子ＣＫ０のクロック
は、図６のラッチ回路では４個のトランジスタのゲート
を、図７のフリップフロップ回路では６個のトランジス
タのゲートをそれぞれ駆動しなければならない。クロッ
の負荷が大きいと、クロック遅延が増大してしまい、Ｌ
ＳＩの動作周波数の低下につながる。クロック遅延の増
大を嫌って、クロックを駆動するバッファ回路の駆動力
を大きくすると、消費電力が大きくなってしまう。

【００１７】本発明は以上のような欠点に鑑みてなされ
たもので、その目的は、電界効果トランジスタ集積回路
において、少ないトランジスタ数で構成でき、反転クロ
ックを必要とせず、ロクック負荷が小さくなったラッチ
回路およびフリップフロップ回路を提供することであ
る。

【００１８】

【課題を解決するための手段】第１の発明は、ソースに
入力データが入力され、ドレインから出力データ出力さ
れ、ゲートにクロックが入力される第１のＰ型電界効果
トランジスタと、ソースに反転入力データが入力され、
ドレインから反転出力データ出力され、ゲートに前記ク
ロックが入力される第２のＰ型電界効果トランジスタ
と、ソースが低電位電源に接続され、ドレインが前記第
１のＰ型電界効果トランジスタのドレインに接続され、
ゲートが前記第２のＰ型電界効果トランジスタのドレイ
ンに接続される第１のＮ型電界効果トランジスタと、ソ
ースが低電位電源に接続され、ドレインが前記第２のＰ
型電界効果トランジスタのドレインに接続され、ゲート
が前記第１のＰ型電界効果トランジスタのドレインに接
続される第２のＮ型電界効果トランジスタと、を具備す
ることを特徴とするラッチ回路として構成した。

【００１９】第２の発明は、ソースに入力データが入力
され、ドレインから出力データ出力され、ゲートにクロ
ックが入力される第１のＮ型電界効果トランジスタと、
ソースに反転入力データが入力され、ドレインから反転
出力データ出力され、ゲートに前記クロックが入力され
る第２のＮ型電界効果トランジスタと、ソースが高電位
電源に接続され、ドレインが前記第１のＮ型電界効果ト
ランジスタのドレインに接続され、ゲートが前記第２の
Ｎ型電界効果トランジスタのドレインに接続される第１
のＰ型電界効果トランジスタと、ソースが高電位電源に
接続され、ドレインが前記第２のＮ型電界効果トランジ
スタのドレインに接続され、ゲートが前記第１のＮ型電
界効果トランジスタのドレインに接続される第２のＰ型
電界効果トランジスタと、を具備することを特徴とする
ラッチ回路として構成した。

【００２０】第３の発明は、第１の発明のラッチ回路の
出力および反転出力を、第２の発明のラッチ回路の入力
および反転入力にそれぞれ接続したことを特徴とするフ
リップフロップ回路として構成した。

【００２１】第４の発明は、第２の発明のラッチ回路の
出力および反転出力を、第１の発明の入力および反転入
力にそれぞれ接続したことを特徴とするフリップフロッ
プ回路として構成した。

【００２２】

【発明の実施の形態】

［第１の実施の形態］図１は本発明の第１の実施の形態
のラッチ回路を示す図である。このラッチ回路は、第１
のＰ型トランジスタＭＰ１１、第２のＰ型トランジスタ
ＭＰ１２、第１のＮ型トランジスタＭＮ１１、および第
２のＮ型トランジスタＭＮ１２から構成されている。

【００２３】Ｐ型トランジスタＭＰ１１、ＭＰ１２は、
ラッチ回路の入口を構成するトランスミッションゲート
として機能する。ラッチ回路の入力データ端子Ｄは、Ｐ
型トランジスタのＭＰ１１のソースに接続され、ラッチ
回路の反転入力データ端子ＤＮはＰ型トランジスタＭＰ
１２のソースに接続される。

【００２４】Ｎ型トランジスタＭＮ１１、ＭＮ１２はデ
ータの保持を行なう。このＮ型トランジスタＭＮ１１、
ＭＮ１２のソースは共に低電位電源Ｐ０（例えば、０．
０Ｖ）に接続される。Ｎ型トランジスタＭＮ１１のドレ
インはＮ型トランジスタＭＮ１２のゲートに接続され、
Ｎ型トランジスタＭＮ１２のドレインはＮ型トランジス
タＭＮ１１のゲートに接続される。すなわち、２個のＮ
型トランジスタＭＮ１１、ＭＮ１２はクロスカップル接
続されている。さらに、Ｎ型トランジスタＭＮ１１のド
レインは、Ｐ型トランジスタＭＰ１１のドイレンに接続
され、ラッチ回路の出力データ端子Ｑとなる。一方、Ｎ
型トランジスタＭＮ１２のドレインは、Ｐ型トランジス
タＭＰ１２のドレインに接続され、ラッチ回路の反転出
力データ端子ＱＮとなる。クロック端子ＣＫは、Ｐ型ト
ランジスタＭＰ１１、ＭＰ１２のゲートに接続される。

【００２５】この図１に示したラッチ回路の動作は次の
通りである。クロック端子ＣＫのクロックが「Ｌ」のと
き、ラッチ回路の入口にあたるＰ型トランジスタＭＰ１
１、ＭＰ１２は導通状態となる。よって、入力データ端
子Ｄと反転入力データ端子ＤＮのデータの変化に応じ
て、出力データ端子Ｑと反転出力データ端子ＱＮのデー
タも、それぞれ変化する。

【００２６】クロック端子ＣＫのクロックが「Ｌ」から
「Ｈ」に立ち上がると、Ｐ型トランジスタＭＰ１１、Ｍ
Ｐ１２は遮断状態となる。クロック端子ＣＫのクロック
が「Ｈ」の期間中は、クロック端子ＣＫのクロックが
「Ｌ」から「Ｈ」に立ち上がった瞬間の入力データが、
Ｎ型トランジスタＭＮ１１、ＭＮ１２によって保持され
て、出力データ端子Ｑ、反転出力データ端子ＱＮに出力
される。出力データ端子Ｑ、または反転出力データ端子
ＱＮのデータが「Ｈ」のときは、その出力データ端子
Ｑ、反転出力データ端子ＱＮに容量負荷が接続され、ク
ロックが高速な限り、問題なくその「Ｈ」のデータは保
持される。この期間中は、入力データ端子Ｄのデータ、
反転入力データ端子ＤＮのデータの変化は、出力データ
端子Ｑ、反転出力データ端子ＱＮには現れない。

【００２７】クロック端子ＣＫのクロックが「Ｈ」から
「Ｌ」に立ち下がると、再び、入力データがそのまま出
力されるようになる。このように、クロックの立ち上が
り時の入力データを、クロックが「Ｈ」の期間中、保持
し出力する。

【００２８】この図１に示したラッチ回路によれば、４
個のトランジスタで構成することができ、従来のラッチ
回路に比べてトランジスタ数を大幅に削減できる。よっ
て、面積、消費電力ともに削減できる。

【００２９】また、ラッチ回路の入口にあたるトランス
ミッションゲートをＰ型トランジスタので構成している
ので、反転クロックが不要である。一般に、トランスミ
ッションゲートをＰ型トランジスタのみで構成すると、
「Ｌ」のデータがトランジスタの閾値電圧分だけ高く伝
達されてしまうが、図１に示したラッチ回路では、クロ
スカップル接続されたＮ型トランジスタＭＮ１１、ＭＮ
１２によって「Ｌ」のデータが増幅されるので、全く問
題はない。これに対し、従来のラッチ回路では、例えば
図６に示したラッチ回路の入口のトランスミッションゲ
ートＴＧ０１をＰ型トランジスタのみで構成すると、イ
ンバータＩＶ０２の入力には、「Ｌ」のデータが閾値電
圧分だけ高く伝達されてしまうので、インバータＩＶ０
２に貫通電流が流れてしまうという問題が発生する。

【００３０】このように、図１に示したラッチ回路で
は、反転クロックを必要としない構成なので、従来の技
術では必要であった反転クロックを発生するインバータ
（図６のＩＶ０ＣＫ）が不要となる。よって、データの
変化が少ないときは、ラッチ回路で消費される電力はた
いへん小さくなる。

【００３１】さらに、図１に示したラッチ回路によれ
ば、クロックで制御されるトランジスタ数が２個に過ぎ
ない。これは、従来のラッチ回路（図６）の場合の４個
の１／２である。よって、クロックを駆動するバッファ
の駆動力を小さく設定できるので、クロックバッファに
おける消費電力を削減できる。逆に、従来のラッチ回路
に用いたときと同じ駆動力のクロックバッファを用いれ
ば、高速にクロックを駆動できる。

【００３２】［第２の実施の形態］図２は本発明の第２
の実施の形態のラッチ回路を示す図である。このラッチ
回路は、第１のＮ型トランジスタＮＭ２１、第２のＮ型
トランジスタＭＮ２２、第１のＰ型トランジスタＭＰ２
１、および第２のＰ型トランジスタＭＰ２２から構成さ
れている。

【００３３】この図２に示したラッチ回路は、前記した
図１に示したラッチ回路のＰ型トランジスタＭＰ１１、
ＭＰ１２をＮ型トランジスタＭＮ２１、ＭＮ２２に置換
し、Ｎ型トランジスタＭＮ１１、ＭＮ１２をＰ型トラン
ジスタＭＰ２１、ＭＰ２２に置換し、低電位電源Ｐ０を
高電位電源Ｐ１（例えば２．０Ｖなど、電源電圧に等し
い電圧）に置換したものである。すなわち、ラッチ回路
の入口にあたるトランスミッションゲートは、Ｎ型トラ
ンジスタＭＮ２１、ＭＮ２２で構成され、データの保持
はクロスカップル接続されたＰ型トランジスタＭＰ２
１、ＭＰ２２で行なわれる。

【００３４】このラッチ回路の動作は次の通りである。
ラッチ回路入口にあたるＮ型トランジスタＮＭＮ２１、
ＭＮ２２は、クロック端子ＣＫのクロックが「Ｌ」のと
き遮断状態、「Ｈ」のとき導通状態となる。よって、図
１のラッチ回路とは逆に、クロック端子ＣＫのクロック
が「Ｈ」の期間中は、入力データ端子Ｄ、反転入力デー
タ端ＤＮのデータの変化がそのまま出力データ端子Ｑ、
反転出力データ端子ＱＮにそれぞれ現れ、クロック端子
ＣＫのクロックが「Ｌ」の期間中は、クロック端子ＣＫ
のクロックが「Ｈ」から「Ｌ」に立ち下がった瞬間の入
力データを、Ｐ型トランジスタＭＰ２１、ＭＰ２２で保
持し、出力データ端子Ｑ、反転出力データ端子ＱＮに出
力する。この期間中、入力データ端子Ｄのデータ、反転
入力データ端子ＤＮのデータの変化は、出力データ端子
Ｑ、反転出力データ端子ＱＮには現れない。

【００３５】この第２の実施の形態のラッチ回路におい
ても、前述した第１の実施の形態のラッチ回路と同様の
作用効果が得られる。すなわち、このラッチ回路でも、
４個のトランジスタで構成しているので、従来のラッチ
回路に比べてトランジスタ数を大幅に削減できる。

【００３６】また、トランスミッションゲートをＮ型の
トランジスタのみで構成しているので、反転クロックが
不要でありる。一般に、Ｎ型のトランジスタのみでトラ
ンスミッションゲートを構成すると、「Ｈ」のデータが
トランジスタの閾値電圧分だけ低くなって伝達されてし
まうが、図２に示したラッチ回路では、クロスカップル
接続されたＰ型トランジスタＭＰ２１、ＭＰ２２によっ
て、「Ｈ」のデータが増幅されるので、全く問題ない。
さらに、クロックで制御されるトランジスタ数も、図１
に示したラッチ回路と同様に、２個にすぎない。

【００３７】図１に示したラッチ回路と図２に示したラ
ッチ回路とは、その動作が相補の関係にあり、クロック
が「Ｈ」の期間中にデータの保持を行なうときは、図１
のラッチ回路を、クロックが「Ｌ」の期間中にデータの
保持を行なうときは、図２のラッチ回路を用いれば良
い。

【００３８】［第３の実施の形態］図３は本発明の第３
の実施の形態のマスタースレーブ型のＤ形フリップフロ
ップ回路を示す図である。このフリップフロップ回路
は、図１に示したラッチ回路を前段のマスター回路と
し、図２に示したラッチ回路を後段のスレーブ回路とし
たものである。図１のラッチ回路の出力データ端子Ｑ、
反転出力データ端子ＱＮを、それぞれノードＱＭ、ノー
ドＱＭＮとして、図２のラッチ回路の入力データ端子
Ｄ、反転入力データ端子ＤＮに接続すると、図３に示す
フリップフロップ回路となる。

【００３９】このフリップフロップ回路の動作は次の通
りである。クロック端子ＣＫのクロックが「Ｌ」のとき
は、マスター回路の入口にあたるＰ型トランジスタＭＰ
１１、ＭＰ１２は導通状態、スレーブ回路の入口にあた
るＮ型トランジスタＭＮ２１、ＭＮ２２は遮断状態とな
る。このとき、マスター回路では入力データ端子Ｄのデ
ータ、反転入力データ端子ＤＮのデータ取り込んでい
て、入力データの変化に対応してノードＱＭ、ＱＭＮも
変化する。スレーブ回路では、１つ前のサイクルのデー
タを保持し、出力データ端子Ｑ、反転出力データ端子Ｑ
Ｎに出力する。

【００４０】クロック端子ＣＫのクロックが「Ｌ」から
「Ｈ」に立ち上がると、マスター回路の入口のＰ型トラ
ンジスタＭＰ１１、ＭＰ１２は遮断状態、スレーブ回路
の入口のＮ型トランジスタＭＮ２１、ＭＮ２２は導通状
態となる。すなわち、マスター回路の入口が閉じると同
時にスレーブ回路の入口が開いて、マスター回路のデー
タをスレーブ回路に取り込み、出力データ端子Ｑ、反転
出力データ端子ＱＮのデータを更新する。よって、クロ
ックが立ち上がった瞬間の入力データ端子Ｄ、反転入力
データ端子ＤＮのデータが、出力データ端子Ｑ、反転出
力データ端子ＱＮに出力されることになる。

【００４１】次いで、クロック端子ＣＫのクロックが
「Ｈ」から「Ｌ」に立ち下がると、再び、マスター回路
の入口のＰ型トランジスタＭＰ１１、ＭＰ１２が導通状
態、スレーブ回路の入口のＮ型トランジスタＭＮ２１、
ＭＮ２２が遮断状態となる。すなわち、マスター回路の
入口が開くと同時にスレーブ回路の入口が閉じて、マス
ター回路では新たな入力データ端子Ｄのデータ、反転入
力データ端子ＤＮのデータを取り込み、スレーブ回路で
はクロック端子ＣＫのクロックが「Ｈ」の期間中保持し
ていたデータを保持し続ける。

【００４２】このように、クロックが「Ｌ」から「Ｈ」
に立ち上がる瞬間の入力データを、クロックの次の立ち
上がりまで保持し、出力するマスタースレーブ型のＤ形
フリップフロップ回路として動作する。

【００４３】この図３に示したフリップフロップ回路に
おいても、前述した図１、図２に示したラッチ回路と同
様の作用効果が得られる。このフリップフロップ回路
は、８個のトランジスタで構成でき、図７に示した従来
のフリップフロップ回路の２２個のトランジスタ数に対
して、大幅にトランジスタ数を削減できる。図７のフリ
ップフロップ回路ではインバータＩＶ０１、ＩＶ０６を
省略しても１８個のトランジスタが必要であるので、こ
れと比べても、１０個のトランジスタ数を削減できる。

【００４４】また、この図３に示したフリップフロップ
回路においても、マスター回路の入口のトランスミッシ
ョンゲートはＰ型トランジスタのみで、スレーブ回路の
入口のトランスミッションゲートはＮ型トランジスタの
みで構成しているので、反転クロックが不要である。Ｐ
型トランジスタのみで、あるいはＮ型トランジスタので
構成されたトランスミッションゲートにおいては、伝達
されるデータの振幅がトランジスタの閾値電圧分だけ小
さくなるという問題は、図１、図２のラッチ回路での説
明と同様に、クロックカップル接続されたトランジスタ
によって解決される。よって、この図３に示したフリッ
プフロップ回路においても、反転クロックを作るインバ
ータが不要であり、消費電力を削減できる。

【００４５】さらに、この図３のフリップフロップ回路
において、クロック端子ＣＫに接続されるトランジスタ
数は４個にすぎず、図７に示した従来のフリップフロッ
プ回路の場合の６個に比べて２／３で済む。よって、図
３のフリップフロップ回路を用いれば、クロックを駆動
するバッファの駆動力を小さく設定しても、従来のフリ
ップフロップ回路を用いた場合と同じ速度で駆動でき、
バッファの駆動力を同じに設定すれば、従来に比べて高
速に駆動できる。

【００４６】［第４の実施の形態］図４は本発明の第４
の実施の形態のマスタースレーブ型のＤ形フリップフロ
ップ回路を示す図である。このフリップフロップ回路
は、図３に示したフリップフロップ回路にインバータＩ
Ｖ１１、ＩＶ１２、ＩＮ１３を追加して、入力と出力を
それぞれ、入力データ端子Ｄ、出力データ端子Ｑの１本
にしたものである。

【００４７】入力データ端子ＤはインバータＩＶ１１の
入力に接続され、このインバータＩＶ１１の出力はイン
バータＩＶ１２の入力とＰ型トランジスタＭＰ１１のソ
ースに接続され、そのインバータＩＶ１２の出力は、Ｐ
型トランジスタＭＰ１２のソースに接続される。また、
インバータＩＶ１３の入力はＰ型トランジスタＭＰ２１
のドレインに接続され、出力はフリップフロップ回路の
出力データ端子Ｑとなる。その他、Ｐ型トランジスタＭ
Ｐ１１、ＭＰ１２、ＭＮＰ２１、ＭＰ２２、Ｎ型トラン
ジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２の接続
は、図３に示したフリップフロップ回路と同じである。

【００４８】この図４に示したフリップフロップ回路に
おいても、トランジスタ数は１４個で済み、図７に示し
た従来のフリップフロップ回路に比べて少ないトランジ
スタ数で構成できる。また、反転クロックが不要あるこ
と、およびクロックで制御されるトランジスタ数が４個
であることも、図３に示したフリップフロップ回路と同
様である。

【００４９】ここで、図４に示したフリップフロップ回
路と図７に示した従来のフリップフロップ回路の消費電
力を、回路シミュレーションにより比べると、次のよう
になる。０．２５μｍＣＭＯＳプロセスを対象として、
電源電圧２Ｖ、出力データ端子の負荷をファンアウト
３、クロック周波数２５０ＭＨｚの条件でシミュレーシ
ョンを行なった。データ変化率１００％、すなわち、
「Ｈ」→「Ｌ」→「Ｈ」→「Ｌ」と毎回データが変化す
るときには、消費電力が従来例では４５０μＷ、本発明
の図４の回路では３２０μＷであった。つまり、本発明
の図４の回路は、従来例の７１％しか電力を消費しな
い。これは、従来例に比べてトランジスタ数が少なく、
かつクロック反転用のインバータが不要であることの効
果である。

【００５０】データ変化率５０％、すなわち、２回に１
回データが変化するときは、従来例では２８０μＷ、本
発明の図４の回路で１６０μＷであった。つまり、デー
タの変化率が５０％になると、本発明の図４の回路の消
費電力は、従来例の５７％で済むようになる。このよう
に、データの変化率が小さくなると、本発明ではクロッ
ク反転用のインバータが無い分、従来例の回路に比べて
ますます少ない割合の消費電力で動作するようになる。
また、この結果は、反転クロックを不要とした代わり
に、反転データを必要とする本発明において、図４に示
す回路のように反転データを作るインバータを追加して
も、クロックに比べてデータの変化率が小さいので、消
費電力を従来例に比べて小さくできることを示してい
る。

【００５１】［第５の実施の形態］図５は本発明の第５
の実施の形態のマスタースレーブ型のＤ型フリップフロ
ップ回路を示す図である。このフリップフロップ回路
は、図２のラッチ回路をマスター回路とし、図１のラッ
チ回路をスレーブ回路としたマスタースレーブ型のもの
である。すなわち、図２のラッチ回路の出力データ端子
Ｑ、反転出力データ端子ＱＮを、それぞれノードＱＭ、
ＱＭＮとして、これを図１のラッチ回路の入力データ端
子Ｄ、反転入力データ端子ＤＮに接続したものである。
つまり、この図５のフリップフロップ回路は、図３に示
したフリップフロップ回路における図１のラッチ回路
と、図２のラッチ回路を入れ替えたものである。

【００５２】このフリップフロップ回路の動作は、次の
通りである。クロック端子ＣＫのクロックが「Ｈ」のと
き、マスター回路の入口が開き、スレーブ回路の入口が
閉じる。また「Ｌ」のとき、マスター回路の入口が閉
じ、スレーブ回路の入口が閉じる。つまり、図３に示し
たフリップフロップ回路に対して、クロックによる動作
が逆になっている。よって、図３のフリップフロップ回
路ではクロック端子ＣＫのクロックが「Ｌ」から「Ｈ」
に立ち上がる瞬間のデータをクロックの次の立ち上がり
まで保持し出力するが、図５のフリップフロップ回路で
は、クロック端子ＣＫのクロックが「Ｈ」から「Ｌ」に
立ち下がる瞬間のデータをクロックの次の立ち下がりま
で保持し出力する。

【００５３】この図５に示すフリップフロップ回路にお
いても、これを構成するトランジスタ数は８個で済み、
反転クロックは不要であり、かつクロックで制御される
トランジスタ数は４個で済むという、図３に示したフリ
ップフロップ回路と同様の作用効果がある。

【００５４】図３に示したフリップフロップ回路と図５
に示したフリップフロップ回路とは、その動作に相補関
係があり、クロックの立ち上がりに同期して出力データ
の更新を行なうときは、図３のフリップフロップ回路
を、立ち下りに同期して出力データの更新を行なうとき
は、図５のフリップフロップ回路を用いれば良い。

【００５５】［その他の実施の形態］以上、第１から第
５の実施の形態について述べたが、本発明の技術思想に
従う回路は、他にもさまざまな例が可能である。例え
ば、図４のフリップフロップ回路のように、インバータ
を付加して入力データ端子と出力データ端子の一方、あ
るいは両方を１本とすることは、図３のフリップフロッ
プ回路に対してだけでなく、図１、図２に示したラッチ
回路、図５に示したフリップフロップ回路に対しても可
能である。また、図３、図４、図５のフリップフロップ
回路はＤ形のものであるが、出力データの反転信号を入
力データにフィードバックするよう構成することで容易
にＴ形フリップフロップ回路を実現でき、またＮＡＮＤ
等のゲートを数個付加することでＪ−Ｋ形フリップフロ
ップ回路への拡張も簡単にできる。そして、上記すべて
の例においても、少ないトランジスタ数で構成でき、反
転クロックが不要で、クロックの負荷が少なくて済むと
いう本発明の特徴を備えている。

【００５６】

【発明の効果】以上から本発明によれば、データの保持
をクロスカップル接続した２個のトランジスタで行なう
ので、従来技術に比べて、少ないトランジスタ数でラッ
チ回路やフリップフロップ回路を構成でき、面積、消費
電力ともに小さくできる。

【００５７】また、相補型のトランスミッションゲート
を用いず、Ｐ型トランジスタによるトランスミッション
ゲートやＮ型トランジスタによるトランスミッションゲ
ートの利用で、反転クロックを不要としているので、従
来技術で必要であった反転クロックを作るためのインバ
ータが不要となり、消費電力を削減できる。クロックは
常に「Ｈ」と「Ｌ」の変化を繰り返し、そのたびに従来
技術では反転クロックを作るインバータで電力を消費す
るので、本発明の効果はデータの変化率が小さいほど大
きくなる。

【００５８】さらに、本発明においては、クロックで制
御されるトランジスタ数が従来技術に比べて少ないの
で、クロックを駆動するバッファ回路の駆動力を小さく
設定しても、遅れなく同じ速度でクロックを駆動するこ
とができる。よって、本発明によるラッチ回路、フリッ
プフロップ回路を用いることにより、クロックバッファ
における消費電力を抑えることができる。逆に、同じ駆
動力のクロックバッファを用いれば、従来技術に比べて
高速にクロックを駆動することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態のラッチ回路の回
路図である。

【図２】 本発明の第２の実施の形態のラッチ回路の回
路図である。

【図３】 本発明の第３の実施の形態のマスタースレー
ブ型のＤ形フリップフロップ回路の回路図である。

【図４】 本発明の第４の実施の形態のマスタースレー
ブ型のＤ形フリップフロップ回路の回路図である。

【図５】 本発明の第５の実施の形態のマスタースレー
ブ型のＤ形フリップフロップ回路の回路図である。

【図６】 従来のラッチ回路の回路図である。

【図７】 従来のマスタースレーブ型のＤ形フリップフ
ロップ回路の回路図である。

【符号の説明】

ＭＰ１１、ＭＰ１２：Ｐ型トランジスタによるトランス
ミッションゲート ＭＮ１１、ＭＮ１２：クロスカップル接続されたＮ型ト
ランジスタ ＭＮ２１、ＭＮ２２：Ｎ型トランジスタによるトランス
ミッションゲート ＭＰ２１、ＭＰ２２：クロスカップル接続されたＰ型ト
ランジスタ ＩＶ０１〜ＩＶ０６、ＩＶ１１〜ＩＶ１３、ＩＶ０Ｃ
Ｋ：インバータ ＴＧ０１〜ＴＧ０４：相補型トランスミッションゲート Ｄ、Ｄ０：入力データ端子 ＤＮ：反転入力データ端子 Ｑ、Ｑ０：出力データ端子 ＱＮ：反転出力データ端子 ＣＫ、ＣＫ０：クロック端子 ＣＫＮ０：反転クロック端子 Ｐ０：低電位電源 Ｐ１：高電位電源

Claims (4)

【特許請求の範囲】
1. 【請求項１】ソースに入力データが入力され、ドレイン
   から出力データ出力され、ゲートにクロックが入力され
   る第１のＰ型電界効果トランジスタと、 ソースに反転入力データが入力され、ドレインから反転
   出力データ出力され、ゲートに前記クロックが入力され
   る第２のＰ型電界効果トランジスタと、 ソースが低電位電源に接続され、ドレインが前記第１の
   Ｐ型電界効果トランジスタのドレインに接続され、ゲー
   トが前記第２のＰ型電界効果トランジスタのドレインに
   接続される第１のＮ型電界効果トランジスタと、 ソースが低電位電源に接続され、ドレインが前記第２の
   Ｐ型電界効果トランジスタのドレインに接続され、ゲー
   トが前記第１のＰ型電界効果トランジスタのドレインに
   接続される第２のＮ型電界効果トランジスタと、 を具備することを特徴とするラッチ回路。
2. 【請求項２】ソースに入力データが入力され、ドレイン
   から出力データ出力され、ゲートにクロックが入力され
   る第１のＮ型電界効果トランジスタと、 ソースに反転入力データが入力され、ドレインから反転
   出力データ出力され、ゲートに前記クロックが入力され
   る第２のＮ型電界効果トランジスタと、 ソースが高電位電源に接続され、ドレインが前記第１の
   Ｎ型電界効果トランジスタのドレインに接続され、ゲー
   トが前記第２のＮ型電界効果トランジスタのドレインに
   接続される第１のＰ型電界効果トランジスタと、 ソースが高電位電源に接続され、ドレインが前記第２の
   Ｎ型電界効果トランジスタのドレインに接続され、ゲー
   トが前記第１のＮ型電界効果トランジスタのドレインに
   接続される第２のＰ型電界効果トランジスタと、 を具備することを特徴とするラッチ回路。
3. 【請求項３】請求項１に記載のラッチ回路の出力および
   反転出力を、請求項２に記載のラッチ回路の入力および
   反転入力にそれぞれ接続したことを特徴とするフリップ
   フロップ回路。
4. 【請求項４】請求項２に記載のラッチ回路の出力および
   反転出力を、請求項１に記載のラッチ回路の入力および
   反転入力にそれぞれ接続したことを特徴とするフリップ
   フロップ回路。