JPS6236913A - Ｃｍｏｓ ｄ形フリツプフロツプ回路 - Google Patents
Ｃｍｏｓ ｄ形フリツプフロツプ回路Info
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- JPS6236913A JPS6236913A JP61072379A JP7237986A JPS6236913A JP S6236913 A JPS6236913 A JP S6236913A JP 61072379 A JP61072379 A JP 61072379A JP 7237986 A JP7237986 A JP 7237986A JP S6236913 A JPS6236913 A JP S6236913A
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- 238000013459 approach Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
Landscapes
- Manipulation Of Pulses (AREA)
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般に論理回路に関するものであり、より
特定的に言えば、記憶装置、たとえばフリップフロップ
、データシフトレジスタ、記憶素子などの相補形金属酸
化物半導体（ＣＭＯ８）回路設計に関するものである。
特定的に言えば、記憶装置、たとえばフリップフロップ
、データシフトレジスタ、記憶素子などの相補形金属酸
化物半導体（ＣＭＯ８）回路設計に関するものである。
さらに特定的に言えば、マスタセクションおよびスレー
ブセクションでのデータ転送のために１つのＮ−チャン
ネル電界効果トランジスタ（ＦＥＴ）を何するＣＭＯＳ
Ｄ形フリップフロップ回路段に関するものである。これ
によって、連続的な段へのデータ入力の偶然のレースス
ルーを防ぐために、マスタセクションおよびスレーブセ
クションの両方をクロックする２相非重複クロック発振
器を用いることができる。
ブセクションでのデータ転送のために１つのＮ−チャン
ネル電界効果トランジスタ（ＦＥＴ）を何するＣＭＯＳ
Ｄ形フリップフロップ回路段に関するものである。これ
によって、連続的な段へのデータ入力の偶然のレースス
ルーを防ぐために、マスタセクションおよびスレーブセ
クションの両方をクロックする２相非重複クロック発振
器を用いることができる。
先行技術のＣＭＯ３Ｄ形ダイナミックフ１ルソプフロッ
プ回路は、第１図に示され、これは、マスタセクション
およびスレーブセクションで、Ｎ−チャンネルＭＯＳト
ランジスタＴ１およびＰ−チャンネルＭＯＳトランジス
タＴ２の両方を必要とする。このため、フリップフロッ
プ回路は、フィードスルーまたはレーススルーの問題を
受けやすいので、非重複クロック発振器を用いることが
できなかった。言い換えると、Ｐ−チャンネルトランジ
スタＴ２は、同時に部分的にターンオンされ、それによ
ってデータ入力は、連続する段ヘフィードスルーしたも
のである。したがって、この先行技術のフリップフロッ
プ回路は、インバータ遅延に応答する適当な遷移時間を
保証するために、特別に設計されたクロックを用いる必
要があった。
プ回路は、第１図に示され、これは、マスタセクション
およびスレーブセクションで、Ｎ−チャンネルＭＯＳト
ランジスタＴ１およびＰ−チャンネルＭＯＳトランジス
タＴ２の両方を必要とする。このため、フリップフロッ
プ回路は、フィードスルーまたはレーススルーの問題を
受けやすいので、非重複クロック発振器を用いることが
できなかった。言い換えると、Ｐ−チャンネルトランジ
スタＴ２は、同時に部分的にターンオンされ、それによ
ってデータ入力は、連続する段ヘフィードスルーしたも
のである。したがって、この先行技術のフリップフロッ
プ回路は、インバータ遅延に応答する適当な遷移時間を
保証するために、特別に設計されたクロックを用いる必
要があった。
さらに、この先行技術の回路は、連続的な段に２線の経
路指定を必要とした。２線の経路指定を除去するために
、先行技術のフリップフロップ回路は、第２図に示され
るように構成された。しかしながら、第２図の回路は、
製造コストを増加させるインバータゲート１１をさらに
用いる必要があった。
路指定を必要とした。２線の経路指定を除去するために
、先行技術のフリップフロップ回路は、第２図に示され
るように構成された。しかしながら、第２図の回路は、
製造コストを増加させるインバータゲート１１をさらに
用いる必要があった。
先行技術のＣＭＯＳＤ−形スタテイックフリップフロッ
プ回路は、第３図に示される。この回路は、第１図のダ
イナミックフリップフロップ回路に類似であり、かつマ
スタセクションおよびスレーブセクションの両方で、Ｎ
−チャンネルＭＯＳトランジスタＴ３．Ｐ−チャンネル
ＭＯＳトランジスタＴ４、およびインバータゲートＩ２
から形成される記憶再生回路を追加する必要がある。
プ回路は、第３図に示される。この回路は、第１図のダ
イナミックフリップフロップ回路に類似であり、かつマ
スタセクションおよびスレーブセクションの両方で、Ｎ
−チャンネルＭＯＳトランジスタＴ３．Ｐ−チャンネル
ＭＯＳトランジスタＴ４、およびインバータゲートＩ２
から形成される記憶再生回路を追加する必要がある。
第３図の回路は、非重複クロック発振器が用いられる場
合にレーススルーが生じるという点で、第１図と同じ欠
点かある。レーススルーの問題を解決するために、先行
技術のフリップフロップ回路は、第４図に示されるよう
に構成された。しかしながら、第４図の回路は、４線の
発生および経路指定を必要とし７た。さらに、スレーブ
セクションに与えられる真および偽クロック位相と異な
る、真および偽クロック位相をマスタセクションに与え
る個別クロックパルスを発生させる必要があった。レー
ススルーの問題は、マスタセクションに印加されるクロ
ックパルスに応答して、スレーブセクションまでクロッ
クパルスを遅延させることによって克服された。この結
果を成し遂げるクロック発生器は、第５図に図解される
。
合にレーススルーが生じるという点で、第１図と同じ欠
点かある。レーススルーの問題を解決するために、先行
技術のフリップフロップ回路は、第４図に示されるよう
に構成された。しかしながら、第４図の回路は、４線の
発生および経路指定を必要とし７た。さらに、スレーブ
セクションに与えられる真および偽クロック位相と異な
る、真および偽クロック位相をマスタセクションに与え
る個別クロックパルスを発生させる必要があった。レー
ススルーの問題は、マスタセクションに印加されるクロ
ックパルスに応答して、スレーブセクションまでクロッ
クパルスを遅延させることによって克服された。この結
果を成し遂げるクロック発生器は、第５図に図解される
。
それゆえに、レーススルーの可能性を免れ、しかも標準
または従来の非重複クロック発振器を利用することが可
能であるＣＭＯＳＤ形フリップフロップ回路を提供する
のが望ましいだろう。
または従来の非重複クロック発振器を利用することが可
能であるＣＭＯＳＤ形フリップフロップ回路を提供する
のが望ましいだろう。
発明の概要
したがって、この発明の一般的な目的は、レーススルー
の可能性を避けるＣＭＯＳＤ形フリップフロップ回路を
提供することである。
の可能性を避けるＣＭＯＳＤ形フリップフロップ回路を
提供することである。
この発明の目的は、連続的な段へのデータ入力の偶然の
レーススルーを防ぐために、マスタセクションおよびス
レーブセクションの両方をクロックする２相非重複クロ
ック発振器を用いることができるＣＭＯＳＤ形フリップ
フロップ回路段を提供することである。
レーススルーを防ぐために、マスタセクションおよびス
レーブセクションの両方をクロックする２相非重複クロ
ック発振器を用いることができるＣＭＯＳＤ形フリップ
フロップ回路段を提供することである。
この発明の他の目的は、ダイナミックシフトレジスタと
して用いるために、マスタセクションおよびスレーブセ
クションに、１つのＮ−チャンネルＭＯＳトランジスタ
を有するＣＭＯＳＤ形フリップフロップ回路を提供する
ことである。
して用いるために、マスタセクションおよびスレーブセ
クションに、１つのＮ−チャンネルＭＯＳトランジスタ
を有するＣＭＯＳＤ形フリップフロップ回路を提供する
ことである。
この発明のさらに他の目的は、スタティックシフトレジ
スタとして用いるために、マスタセクションおよびスレ
ーブセクションに、データ転送のための１つのＮ−チャ
ンネルＭＯＳトランジスター １４ ＝ を有するＣＭＯＳＤ形フリップフロップ回路を提供する
ことである。
スタとして用いるために、マスタセクションおよびスレ
ーブセクションに、データ転送のための１つのＮ−チャ
ンネルＭＯＳトランジスター １４ ＝ を有するＣＭＯＳＤ形フリップフロップ回路を提供する
ことである。
この発明のまたさらに他の目的は、入力データマルチプ
レクサとして用いるために、ＣＭＯＳＤ形フリップフロ
ップ回路を提供することである。
レクサとして用いるために、ＣＭＯＳＤ形フリップフロ
ップ回路を提供することである。
この発明のまたさらに他の目的は、Ｎ−チャンネルＦＥ
Ｔアレイから出力を受けるＣＭＯＳＤ−形フリップフロ
ップ回路を提供することである。
Ｔアレイから出力を受けるＣＭＯＳＤ−形フリップフロ
ップ回路を提供することである。
これらの目的に従って、この発明は、真クロック出力お
よび補数クロック出力を有する非重複クロック発振器セ
クションを含む、フィードスルーの可能性を避けるＣＭ
ＯＳＤ形フリップフロップ回路を提供することに関係が
ある。フリップフロップ回路は、第１転送ゲート、第１
記憶再生トランジスタおよび第１インバータゲートから
形成されるマスタセクションを含む。第１転送ゲートは
、＆Ｎ Ｉ Ｎ−チャンネルＭＯＳトランジスタから形
成され、かつ記憶再生トランジスタは、第１Ｐ−チャン
ネルＭＯＳトランジスタから形成される。
よび補数クロック出力を有する非重複クロック発振器セ
クションを含む、フィードスルーの可能性を避けるＣＭ
ＯＳＤ形フリップフロップ回路を提供することに関係が
ある。フリップフロップ回路は、第１転送ゲート、第１
記憶再生トランジスタおよび第１インバータゲートから
形成されるマスタセクションを含む。第１転送ゲートは
、＆Ｎ Ｉ Ｎ−チャンネルＭＯＳトランジスタから形
成され、かつ記憶再生トランジスタは、第１Ｐ−チャン
ネルＭＯＳトランジスタから形成される。
Ｎ−チャンネルトランジスタの共通の電極の一方＝ １
５− はＤ入力端子に接続され、共通の電極の他方は第１イン
バータゲートの入力に接続され、かつそのゲート電極は
補数クロック出力に接続される。第１Ｐ−チャンネルト
ランジスタの共通の電極の一方は供給電位に接続され、
共通の電極の他方は第１インバータゲートの入力に接続
され、かつそのゲート電極は、第１インバータゲートの
出力に接続される。フリップフロップ回路は、第２転送
ゲート、第２記憶再生トランジスタ、および第２インバ
ータゲートから形成されるスレーブセクションをさらに
含む。第２転送ゲートは、第２Ｎ−チャンネルＭＯＳト
ランジスタから形成され竜かつ第２記憶再生トランジス
タは、第２Ｐ−チャンネルＭＯＳトランジスタから形成
される。第２Ｎ−チャンネルトランジスタの共通の電極
の一方は第１インバータゲートの出力に接続され、共通
の電極の他方は第２インバータゲートの入力に接続され
、かつそのゲート電極は真クロック出力に接続される。
５− はＤ入力端子に接続され、共通の電極の他方は第１イン
バータゲートの入力に接続され、かつそのゲート電極は
補数クロック出力に接続される。第１Ｐ−チャンネルト
ランジスタの共通の電極の一方は供給電位に接続され、
共通の電極の他方は第１インバータゲートの入力に接続
され、かつそのゲート電極は、第１インバータゲートの
出力に接続される。フリップフロップ回路は、第２転送
ゲート、第２記憶再生トランジスタ、および第２インバ
ータゲートから形成されるスレーブセクションをさらに
含む。第２転送ゲートは、第２Ｎ−チャンネルＭＯＳト
ランジスタから形成され竜かつ第２記憶再生トランジス
タは、第２Ｐ−チャンネルＭＯＳトランジスタから形成
される。第２Ｎ−チャンネルトランジスタの共通の電極
の一方は第１インバータゲートの出力に接続され、共通
の電極の他方は第２インバータゲートの入力に接続され
、かつそのゲート電極は真クロック出力に接続される。
第２Ｐ−チャンネルトランジスタの共通の電極の一方は
供給電位に接続され、共通の電極の他方は第２インバー
タゲートの入力に接続され、かつそのゲート電極は、第
２インバータゲートの出力および出力端子に接続される
。
供給電位に接続され、共通の電極の他方は第２インバー
タゲートの入力に接続され、かつそのゲート電極は、第
２インバータゲートの出力および出力端子に接続される
。
これらおよび他の目的、ならびにこの発明の利点は、同
じ参照数字が全体を通じて対応する部分を示す、添付の
図面に関連して読むと、次の詳細な説明からより充分明
らかとなろう。
じ参照数字が全体を通じて対応する部分を示す、添付の
図面に関連して読むと、次の詳細な説明からより充分明
らかとなろう。
好ましい実施例の説明
様々な図面を詳細に参照すると、第６図には、データま
たはシフトレジスタ段として用いるために使用される、
この発明のＣＭＯＳＤ形ダイナミックフリップフロップ
回路１０の概略回路図が示される。ここで用いられてい
るように、用語「ダイナミック」は、ハイすなわち論理
「１」状態とローすなわち論理「０」状態との間で連続
的に変化されるクロック発振器を意味する。したがって
１、ダイナミックフリップフロップ回路は、そのような
りロック発振器を受けるようにされるものである。フリ
ップフロップ回路１０は、マスタセクション１２．スレ
ーブセクション１４およびクロック発振器セクション１
６から形成される。
たはシフトレジスタ段として用いるために使用される、
この発明のＣＭＯＳＤ形ダイナミックフリップフロップ
回路１０の概略回路図が示される。ここで用いられてい
るように、用語「ダイナミック」は、ハイすなわち論理
「１」状態とローすなわち論理「０」状態との間で連続
的に変化されるクロック発振器を意味する。したがって
１、ダイナミックフリップフロップ回路は、そのような
りロック発振器を受けるようにされるものである。フリ
ップフロップ回路１０は、マスタセクション１２．スレ
ーブセクション１４およびクロック発振器セクション１
６から形成される。
マスタセクション１２は、１つのＮ−チャンネルＭＯＳ
トランジスタ１８から形成される転送ゲート、Ｐ−チャ
ンネルＭＯＳトランジスタ２０から形成される記憶再生
トランジスタ、およびインバータゲート２２を含む。共
通の電極の一方、たとえばトランジスタ１８のソース電
極は、データ入力信号を受けるＤ入力端子２４に接続さ
れる。
トランジスタ１８から形成される転送ゲート、Ｐ−チャ
ンネルＭＯＳトランジスタ２０から形成される記憶再生
トランジスタ、およびインバータゲート２２を含む。共
通の電極の一方、たとえばトランジスタ１８のソース電
極は、データ入力信号を受けるＤ入力端子２４に接続さ
れる。
トランジスタ１８のドレイン電極は、トランジスタ２０
のソース、およびインバータゲート２２の入力に接続さ
れる。トランジスタ１８のゲート電極は、クロック発振
器１６から、第１すなわち偽、クロック出力信号Ｃに接
続される。トランジスタ２０のドレイン電極は、供給電
圧すなわち電位■ＣＣに接続される。トランジスタ２０
のゲート電極は、インバータゲート２２の出力に接続さ
れ、その出力は、マスタセクション１２の出力として規
定される。
のソース、およびインバータゲート２２の入力に接続さ
れる。トランジスタ１８のゲート電極は、クロック発振
器１６から、第１すなわち偽、クロック出力信号Ｃに接
続される。トランジスタ２０のドレイン電極は、供給電
圧すなわち電位■ＣＣに接続される。トランジスタ２０
のゲート電極は、インバータゲート２２の出力に接続さ
れ、その出力は、マスタセクション１２の出力として規
定される。
スレーブセクション１４は、構成において、マスタセク
ション１２と同一であり、かつ１つのＮ−チャンネルＭ
ＯＳトランジスタ２６から形成される転送ゲート、Ｐ−
チャンネルＭＯＳトランジスタ２８から形成される記憶
再生トランジスタ。
ション１２と同一であり、かつ１つのＮ−チャンネルＭ
ＯＳトランジスタ２６から形成される転送ゲート、Ｐ−
チャンネルＭＯＳトランジスタ２８から形成される記憶
再生トランジスタ。
およびインバータゲート３０を含む。トランジスタ２６
のソース電極は、マスタセクション１２の出力（接続点
Ａ）に接続される。トラジスタ２６のドレイン電極は、
トランジスタ２８のソース、およびインバータゲート３
０の入力に接続される。
のソース電極は、マスタセクション１２の出力（接続点
Ａ）に接続される。トラジスタ２６のドレイン電極は、
トランジスタ２８のソース、およびインバータゲート３
０の入力に接続される。
トランジスタ２６のゲート電極は、クロック発振器セク
ション１６から、第２すなわち真クロック信号Ｃに接続
される。トランジスタ２８のドレイン電極は、供給電位
■ＣＣに接続される。トランジスタ２８のゲート電極は
、インバータゲート３０の出力に接続され、その出力は
、スレーブセクション１４の出力、またはフリップフロ
ップ回路の出力端子３１」二のＱ−出力として規定され
る。
ション１６から、第２すなわち真クロック信号Ｃに接続
される。トランジスタ２８のドレイン電極は、供給電位
■ＣＣに接続される。トランジスタ２８のゲート電極は
、インバータゲート３０の出力に接続され、その出力は
、スレーブセクション１４の出力、またはフリップフロ
ップ回路の出力端子３１」二のＱ−出力として規定され
る。
マスタセクションでの記憶再生トランジスタ２０は、転
送ゲート１８への入力を引−トげる働きをし、そのため
インバータゲート２２の出力での電圧は、供給電位ＶＣ
Ｃに近づく。典型的に、ＣＭＯ８回路のための供給電位
ｖＣＣは、＋５ボルトである。同様に、スレーブセクシ
ョンでの記憶再生トランジスタ２８は、転送ゲート２６
への入力を引上げる働きをし、そのためインバータゲー
ト３０の出力はまた、供給電位■ＣＣに近づく。
送ゲート１８への入力を引−トげる働きをし、そのため
インバータゲート２２の出力での電圧は、供給電位ＶＣ
Ｃに近づく。典型的に、ＣＭＯ８回路のための供給電位
ｖＣＣは、＋５ボルトである。同様に、スレーブセクシ
ョンでの記憶再生トランジスタ２８は、転送ゲート２６
への入力を引上げる働きをし、そのためインバータゲー
ト３０の出力はまた、供給電位■ＣＣに近づく。
クロック発振器セクション１６は、１対のＮ。
Ｒゲート３２，３４、およびインバータゲート３６から
形成される。第１ＮＯＲゲート３２は、クロック入力信
号を受ける入力端子３８、およびインバータゲート３６
の入力に接続される一方の入力を有する。ＮＯＲゲート
３２の他方の入力は、第２ＮＯＲゲート３４の出力に接
続される。Ｎ。
形成される。第１ＮＯＲゲート３２は、クロック入力信
号を受ける入力端子３８、およびインバータゲート３６
の入力に接続される一方の入力を有する。ＮＯＲゲート
３２の他方の入力は、第２ＮＯＲゲート３４の出力に接
続される。Ｎ。
Ｒゲート３２の出力は、第２ＮＯＲゲー］・３４の第１
入力に接続される。ＮＯＲゲート３４の他方の入力は、
インバータゲート３６の出力に接続される。ライン４０
上でのＮＯＲゲート３４の出力は、真クロック出力信号
Ｃを与え、かつライン４２上でのＮＯＲゲート３２の出
力は、偽すなわち補数クロック出力信号てを与える。こ
れらのクロツク出力信号でおよびＣは、それぞれ２相非
重複クロック発振器のマスクおよびスレーブクロック出
力を規定し、出力の一方は、ローすなわち論理「０」状
態にあり、かつ他方の出力は、ハイすなわち論理「１」
状態にある。
入力に接続される。ＮＯＲゲート３４の他方の入力は、
インバータゲート３６の出力に接続される。ライン４０
上でのＮＯＲゲート３４の出力は、真クロック出力信号
Ｃを与え、かつライン４２上でのＮＯＲゲート３２の出
力は、偽すなわち補数クロック出力信号てを与える。こ
れらのクロツク出力信号でおよびＣは、それぞれ２相非
重複クロック発振器のマスクおよびスレーブクロック出
力を規定し、出力の一方は、ローすなわち論理「０」状
態にあり、かつ他方の出力は、ハイすなわち論理「１」
状態にある。
補数クロック出力信号Ｃは、マスタセクション１２でト
ランジスタ１８のゲート電極に与えられる。真クロック
出力信号Ｃは、スレーブセクション１４でトランジスタ
２６のゲート電極に与えられる。マスタセクションおよ
びスレーブセクションは、シフトレジスタの第１段を形
成するために示される態様で、ともに接続される。見ら
れるように、補数クロック出力信号Ｃは、他の連続的な
段の各マスタセクションで、Ｎ−チャンネルＭＯＳトラ
ンジスタのゲート電極にさらに接続される。
ランジスタ１８のゲート電極に与えられる。真クロック
出力信号Ｃは、スレーブセクション１４でトランジスタ
２６のゲート電極に与えられる。マスタセクションおよ
びスレーブセクションは、シフトレジスタの第１段を形
成するために示される態様で、ともに接続される。見ら
れるように、補数クロック出力信号Ｃは、他の連続的な
段の各マスタセクションで、Ｎ−チャンネルＭＯＳトラ
ンジスタのゲート電極にさらに接続される。
同様に、真クロック出力信号Ｃは、他の連続的な段の各
スレーブセクションで、Ｎ−チャンネルＭＯＳトランジ
スタのゲート電極にさらに接続される。
スレーブセクションで、Ｎ−チャンネルＭＯＳトランジ
スタのゲート電極にさらに接続される。
フリップフロップ回路１０の動作を、この動作をさらに
理解する際に役立つ第１０図に示される波形図面に関し
て説明する。最初、時間ｔ１で、クロック入力信号（第
１０ｂ図）は、ローレベルまたは論理「０」状態にある
と仮定すれば、補数出力信号Ｃ（第１０ｄ図）は、ハイ
レベルすなわち論理「１」状態にあり、かつ真クロック
出力信号Ｃ（第１０ｃ図）は、ローレベルすなわち論理
「０」状態にある。これによって、マスタセクションの
Ｎ−チャンネルトランジスタ１８はターンオンされ、か
つスレーブセクションのＮ−チャンネルトランジスタ２
６はターンオフされる。したがって、端子３１上のＱ出
力の状態は、固定されまたはラッチされた状態に留まる
。さらに、トランジスタ１８がターンオンされるため、
マスタセクションは、時間ｔ１で論理「１」状態にある
と仮定されるデータ入力信号（第１０ａ図）をサンプリ
ングしたたろう。端子２４上のＤ入力でのデータ入力信
号は、クロック入力信号が切換わるすぐ前に、マスタセ
クションの出力すなわち接続点Ａ（第１０ｅ図）に転送
されるだろう。クロック入力信号が論理「０」状態から
論理「１」状態まで切換わるとき、ＦＥＴ回路のプルダ
ウン遷移が、プルアップ遷移より高速であるため、補数
クロック出力信号では、ローレベルすなわち論理「０」
状態に切換えられ、一方真クロック出力信号Ｃは、まだ
論理「０」状態にある。したがって、トランジスタ１８
はターンオフされ、そのためマスタセクション１２はラ
ッチアップされ、Ｄ入力の状態すなわち論理「１」を記
憶する。これは、時間ｔ２で生じる。その後、真クロッ
ク出力信号Ｃは、補数クロック出力信号Ｃが、既に論理
「０」になった後、短い遅延時間で、時間ｔ３で論理「
１」状態に切換えられる。この状態の下で、接続点Ａで
のマスタセクション１２の出力は、トランジスタ２６が
ターンオンされるため、スレーブセクション１４のＱ出
力（第１０ｆ図）に転送される。
理解する際に役立つ第１０図に示される波形図面に関し
て説明する。最初、時間ｔ１で、クロック入力信号（第
１０ｂ図）は、ローレベルまたは論理「０」状態にある
と仮定すれば、補数出力信号Ｃ（第１０ｄ図）は、ハイ
レベルすなわち論理「１」状態にあり、かつ真クロック
出力信号Ｃ（第１０ｃ図）は、ローレベルすなわち論理
「０」状態にある。これによって、マスタセクションの
Ｎ−チャンネルトランジスタ１８はターンオンされ、か
つスレーブセクションのＮ−チャンネルトランジスタ２
６はターンオフされる。したがって、端子３１上のＱ出
力の状態は、固定されまたはラッチされた状態に留まる
。さらに、トランジスタ１８がターンオンされるため、
マスタセクションは、時間ｔ１で論理「１」状態にある
と仮定されるデータ入力信号（第１０ａ図）をサンプリ
ングしたたろう。端子２４上のＤ入力でのデータ入力信
号は、クロック入力信号が切換わるすぐ前に、マスタセ
クションの出力すなわち接続点Ａ（第１０ｅ図）に転送
されるだろう。クロック入力信号が論理「０」状態から
論理「１」状態まで切換わるとき、ＦＥＴ回路のプルダ
ウン遷移が、プルアップ遷移より高速であるため、補数
クロック出力信号では、ローレベルすなわち論理「０」
状態に切換えられ、一方真クロック出力信号Ｃは、まだ
論理「０」状態にある。したがって、トランジスタ１８
はターンオフされ、そのためマスタセクション１２はラ
ッチアップされ、Ｄ入力の状態すなわち論理「１」を記
憶する。これは、時間ｔ２で生じる。その後、真クロッ
ク出力信号Ｃは、補数クロック出力信号Ｃが、既に論理
「０」になった後、短い遅延時間で、時間ｔ３で論理「
１」状態に切換えられる。この状態の下で、接続点Ａで
のマスタセクション１２の出力は、トランジスタ２６が
ターンオンされるため、スレーブセクション１４のＱ出
力（第１０ｆ図）に転送される。
入力信号が、論理「０」状態から論理「１」状態まで切
換わるとき、真クロック出力信号Ｃは、ローレベルすな
わち論理「０」状態に切換わり、一方補数クロック出力
信号Ｃは、ＦＥＴ回路での高速プルダウン作用のため、
まだ論理「０」状態にある。したがって、トランジスタ
２６は、スレーブセクション１４の出力をラッチするた
めに、再びターンオフされ、その出力は、フリップフロ
ップ回路のＱ出力でもある。これは、時間ｔ４で生じる
。その後、補数クロック出力信号Ｃは、真クロック出力
信号Ｃが、既に論理「０」状態になった後、短い遅延時
間で、論理「１」状態に時間ｔ５で切換わる。この状態
の下で、次のすなわち新しいデータ入力信号は、サンプ
リングされ、かつロードされ、またはマスタセクション
の接続点Ａへ転送される。新しいデータ入力信号は、次
のクロック入力信号が、論理「０」状態から論理「１」
状態まで再び切換わるとき、スレーブセクションへ転送
しようとする。連続的な段でのＤ入力上のデータ入力信
号が、それぞれＱ出力に転送される類似の動作が生じる
。
換わるとき、真クロック出力信号Ｃは、ローレベルすな
わち論理「０」状態に切換わり、一方補数クロック出力
信号Ｃは、ＦＥＴ回路での高速プルダウン作用のため、
まだ論理「０」状態にある。したがって、トランジスタ
２６は、スレーブセクション１４の出力をラッチするた
めに、再びターンオフされ、その出力は、フリップフロ
ップ回路のＱ出力でもある。これは、時間ｔ４で生じる
。その後、補数クロック出力信号Ｃは、真クロック出力
信号Ｃが、既に論理「０」状態になった後、短い遅延時
間で、論理「１」状態に時間ｔ５で切換わる。この状態
の下で、次のすなわち新しいデータ入力信号は、サンプ
リングされ、かつロードされ、またはマスタセクション
の接続点Ａへ転送される。新しいデータ入力信号は、次
のクロック入力信号が、論理「０」状態から論理「１」
状態まで再び切換わるとき、スレーブセクションへ転送
しようとする。連続的な段でのＤ入力上のデータ入力信
号が、それぞれＱ出力に転送される類似の動作が生じる
。
今説明したこの動作に鑑み、マスタセクションのトラン
ジスタ１８およびスレーブセクションのトランジスタ２
６の両方が同時にターンオンされることは決してないと
いうことが注目されよう。
ジスタ１８およびスレーブセクションのトランジスタ２
６の両方が同時にターンオンされることは決してないと
いうことが注目されよう。
トランジスタの両方は、それらの一方が導通されること
が許される前に、非導通状態にあるようにされ、このこ
とは、マスクおよびスレーブセクションの両方のトラン
ジスタの導通が重複することによる０入力の偶然のレー
ススルーまたはフィードスルーがないことを保証する。
が許される前に、非導通状態にあるようにされ、このこ
とは、マスクおよびスレーブセクションの両方のトラン
ジスタの導通が重複することによる０入力の偶然のレー
ススルーまたはフィードスルーがないことを保証する。
勿論、マスタセクションおよびスレーブセクションの両
方が同時に導通されれば、Ｄ入力は、第１段を介して、
かつすべての連続的な段までリップルし、それによって
、各連続的な段のＤ入力端子が前の段のＱ出力に接続さ
れるため、シフトレジスタに誤った読取りが生じる。
方が同時に導通されれば、Ｄ入力は、第１段を介して、
かつすべての連続的な段までリップルし、それによって
、各連続的な段のＤ入力端子が前の段のＱ出力に接続さ
れるため、シフトレジスタに誤った読取りが生じる。
第７図には、この発明のＣＭＯＳスタティックＤ形フリ
ップフロップ回路４４の概略回路図が図解される。ここ
で用いられているように、用語「スタティック」は、論
理「１」状態または論理「０」状態のいずれかに無制限
に留まることができるクロック発振器を意味する。した
がって、スー ２５ ＝ タテイックフリップフロップは、そのようなりロック信
号を受けるようにされるものである。フリップフロップ
回路４４は、マスタセクション４６゜スレーブセクショ
ン４８およびクロック発振器セクション５０から形成さ
れる。
ップフロップ回路４４の概略回路図が図解される。ここ
で用いられているように、用語「スタティック」は、論
理「１」状態または論理「０」状態のいずれかに無制限
に留まることができるクロック発振器を意味する。した
がって、スー ２５ ＝ タテイックフリップフロップは、そのようなりロック信
号を受けるようにされるものである。フリップフロップ
回路４４は、マスタセクション４６゜スレーブセクショ
ン４８およびクロック発振器セクション５０から形成さ
れる。
マスタセクション４６は、１つのＮ−チャンネルＭＯＳ
トランジスタ５２から形成される転送ゲート、Ｐ−チャ
ンネルＭＯＳトランジスタ５４から形成される記憶再生
トランジスタ、インバータゲート５６、および記憶再生
回路５８を含む。トランジスタ５２のソース電極は、デ
ータ入力信号を受けるＤ入力端子５３に接続される。ト
ランジスタ５２のドレイン電極は、トランジスタ５４の
ソース、および入力インバータゲート５６に接続される
。トランジスタ５２のゲートは、クロック発振器５０か
ら、第１すなわち偽クロック出力信号Ｃに接続される。
トランジスタ５２から形成される転送ゲート、Ｐ−チャ
ンネルＭＯＳトランジスタ５４から形成される記憶再生
トランジスタ、インバータゲート５６、および記憶再生
回路５８を含む。トランジスタ５２のソース電極は、デ
ータ入力信号を受けるＤ入力端子５３に接続される。ト
ランジスタ５２のドレイン電極は、トランジスタ５４の
ソース、および入力インバータゲート５６に接続される
。トランジスタ５２のゲートは、クロック発振器５０か
ら、第１すなわち偽クロック出力信号Ｃに接続される。
トランジスタ５４のドレイン電極は、供給電圧すなわち
電位ＶＣＣに接続される。トランジスタ５４のゲートは
、インバータゲート５６の出力に接続され、その出力は
、マスタセクション４６の出力として規定される。
電位ＶＣＣに接続される。トランジスタ５４のゲートは
、インバータゲート５６の出力に接続され、その出力は
、マスタセクション４６の出力として規定される。
記憶再生回路５８は、インバータゲート６０およびＮ−
チャンネルＭＯＳトランジスタ６２から形成される。イ
ンバータゲート６０の入力はインバータゲート５６の出
力すなわち接続点Ａの出力である、マスタセクションの
出力に接続される。
チャンネルＭＯＳトランジスタ６２から形成される。イ
ンバータゲート６０の入力はインバータゲート５６の出
力すなわち接続点Ａの出力である、マスタセクションの
出力に接続される。
トランジスタ６２のソースは、インバータゲート６０の
出力に接続される。トランジスタ６２のトレインは、イ
ンバータゲート５６の入力に接続される。トランジスタ
６２のゲート電極は、クロック発振器セクション５０か
ら、第２すなわち真クロック出力信号Ｃに接続される。
出力に接続される。トランジスタ６２のトレインは、イ
ンバータゲート５６の入力に接続される。トランジスタ
６２のゲート電極は、クロック発振器セクション５０か
ら、第２すなわち真クロック出力信号Ｃに接続される。
インバータゲート６０の入力は、記憶再生回路５８の第
１入力を規定し、かつＩ・ランジスタロ２のゲート電極
は、回路５８の第２入力を規定する。ｌ・ラジスタ６２
のトレインは、回路５８の出力を規定する。
１入力を規定し、かつＩ・ランジスタロ２のゲート電極
は、回路５８の第２入力を規定する。ｌ・ラジスタ６２
のトレインは、回路５８の出力を規定する。
スレーブセクション４８は、構成において、マスタセク
ションと同一であり、かつ１つのＮ−チャンネルＭＯＳ
トランジスタロ４から形成される転送ゲート、Ｐ−チャ
ンネルＭＯＳトランジスタ６６から形成される記憶再生
トランジスタ、インバータゲート６８、および記憶再生
回路７０を備える。トランジスタ６４のソース電極は、
マスタセクション４６の出力（接続点Ａ）に接続される
。
ションと同一であり、かつ１つのＮ−チャンネルＭＯＳ
トランジスタロ４から形成される転送ゲート、Ｐ−チャ
ンネルＭＯＳトランジスタ６６から形成される記憶再生
トランジスタ、インバータゲート６８、および記憶再生
回路７０を備える。トランジスタ６４のソース電極は、
マスタセクション４６の出力（接続点Ａ）に接続される
。
トランジスタ６４のドレイン電極は、トランジスタ６６
のソース、およびインバータゲート６８の入力に接続さ
れる。トランジスタ６４のゲート電極は、クロック発振
器セクション５０から、第２すなわち真クロック出力信
号Ｃに接続される。トランジスタ６６のドレイン電極は
、供給電位ＶＣＣに接続される。トランジスタ６６のゲ
ート電極は、インバータゲート６８の出力に接続され、
その出力は、スレーブセクション４８の出力、またはフ
リップフロップ回路の出力端子７３上のＱｆＪ１力とし
て規定される。
のソース、およびインバータゲート６８の入力に接続さ
れる。トランジスタ６４のゲート電極は、クロック発振
器セクション５０から、第２すなわち真クロック出力信
号Ｃに接続される。トランジスタ６６のドレイン電極は
、供給電位ＶＣＣに接続される。トランジスタ６６のゲ
ート電極は、インバータゲート６８の出力に接続され、
その出力は、スレーブセクション４８の出力、またはフ
リップフロップ回路の出力端子７３上のＱｆＪ１力とし
て規定される。
記憶再生回路７０は、インバータゲート６９およびＮ−
チャンネルＭＯＳトランジスタ７１から形成される。イ
ンバータゲート６９の入力はインバータゲート６８の出
力または端子７３でのＱ出力である、スレーブセクショ
ンの出力に接続される。トランジスタ７１のソースは、
インバータゲート６９の出力に接続される。トランジス
タ７１のドレイン電極は、インバータゲート６８の入力
に接続される。トランジスタ７１のゲート電極は、クロ
ック発振器回路セクション５０から、偽クロック出力信
号Ｃに接続される。インバータゲート６９の入力は、記
憶再生回路７０の第１入力を規定し、かつトランジスタ
７１のゲート電極は、回路７０の第２入力を規定する。
チャンネルＭＯＳトランジスタ７１から形成される。イ
ンバータゲート６９の入力はインバータゲート６８の出
力または端子７３でのＱ出力である、スレーブセクショ
ンの出力に接続される。トランジスタ７１のソースは、
インバータゲート６９の出力に接続される。トランジス
タ７１のドレイン電極は、インバータゲート６８の入力
に接続される。トランジスタ７１のゲート電極は、クロ
ック発振器回路セクション５０から、偽クロック出力信
号Ｃに接続される。インバータゲート６９の入力は、記
憶再生回路７０の第１入力を規定し、かつトランジスタ
７１のゲート電極は、回路７０の第２入力を規定する。
トランジスタ７１のドレインは、回路７０の出力を規定
する。
する。
クロック発振器セクション５０は、第６図のクロック発
振器セクション１６と同一である。したがって、コンポ
ーネントおよびそれらの動作の説明はこれ以−１−必要
ないと思われる。しかしながら、これはスタティックク
ロック発振器であり、端子３８上のクロック入力信号は
、ハイ状態またはロー状態のいずれかに無制限に留まる
ことに注目しなければならない。それゆえに、真クロッ
ク出力信号Ｃは、ハイまたはロー状態に無制限に止まる
。
振器セクション１６と同一である。したがって、コンポ
ーネントおよびそれらの動作の説明はこれ以−１−必要
ないと思われる。しかしながら、これはスタティックク
ロック発振器であり、端子３８上のクロック入力信号は
、ハイ状態またはロー状態のいずれかに無制限に留まる
ことに注目しなければならない。それゆえに、真クロッ
ク出力信号Ｃは、ハイまたはロー状態に無制限に止まる
。
補数すなわち偽クロック出力信号Ｃは、真クロッり出力
Ｃと反対の状態であると仮定する。
Ｃと反対の状態であると仮定する。
真クロック出力信号Ｃがハイ状態にあると仮定すれば、
マスタセクション４６の記憶再生回路５８でのＮ−チャ
ンネルトランジスタ６２はターンオンされ、かつスレー
ブセクション４８でのトランジスタ７１はターンオフさ
れる。トランジスタ６２がターンオンされている状態で
、マスタセクションでのインバータゲート５６の出力は
、ラッチを生じるために、インバータゲート６０および
トランジスタ６２を介してその入力に送り返される。他
方、補数クロック出力信号Ｃがハイ状態にあると仮定す
れば、スレーブセクション４８の記憶再生回路７０での
Ｎ−チャンネルトランジスタ７１はターンオンされ、か
つマスタセクションでのトランジスタ６２はターンオフ
される。トランジスタ７１がターンオンされている状態
で、スレーブセクションでのインバータゲート６８の出
力は、ラッチを生じるために、インバータゲート６９お
よびトランジスタ７１を介して、その入力にフィードバ
ックされる。クロック入力信号がロー状態からハイ状態
、およびその逆に切換わるようにされるとき、フリップ
フロップ回路４４の動作は、第６図のフリップフロップ
回路１０に同一であり、それを第１０（ａ）図ないし第
１０（ｆ）図に図解した。
マスタセクション４６の記憶再生回路５８でのＮ−チャ
ンネルトランジスタ６２はターンオンされ、かつスレー
ブセクション４８でのトランジスタ７１はターンオフさ
れる。トランジスタ６２がターンオンされている状態で
、マスタセクションでのインバータゲート５６の出力は
、ラッチを生じるために、インバータゲート６０および
トランジスタ６２を介してその入力に送り返される。他
方、補数クロック出力信号Ｃがハイ状態にあると仮定す
れば、スレーブセクション４８の記憶再生回路７０での
Ｎ−チャンネルトランジスタ７１はターンオンされ、か
つマスタセクションでのトランジスタ６２はターンオフ
される。トランジスタ７１がターンオンされている状態
で、スレーブセクションでのインバータゲート６８の出
力は、ラッチを生じるために、インバータゲート６９お
よびトランジスタ７１を介して、その入力にフィードバ
ックされる。クロック入力信号がロー状態からハイ状態
、およびその逆に切換わるようにされるとき、フリップ
フロップ回路４４の動作は、第６図のフリップフロップ
回路１０に同一であり、それを第１０（ａ）図ないし第
１０（ｆ）図に図解した。
図面の第８図を参照すると、入力データマルチプレクサ
として用いるために使用される、この発明のＣＭＯＳＤ
形フリップフロップ回路７２の概略回路図が示される。
として用いるために使用される、この発明のＣＭＯＳＤ
形フリップフロップ回路７２の概略回路図が示される。
フリップフロップ回路は、マスタセクション７４．スレ
ーブセクション７６、およびクロック発振器セクション
７８から形成される。
ーブセクション７６、およびクロック発振器セクション
７８から形成される。
マスタセクション７４は、Ｎ−チャンネルＭＯＳトラン
ジスタ８０．８１から各々形成される複数の多重化デー
タ入力トランジスタ、Ｐ−チャンネルＭＯＳトランジス
タ８２から形成される記憶再生トランジスタ、およびイ
ンバータゲート８４からなる。トランジスタ８０のソー
ス電極は、データ信号Ａを受ける入力データ端子に接続
される。
ジスタ８０．８１から各々形成される複数の多重化デー
タ入力トランジスタ、Ｐ−チャンネルＭＯＳトランジス
タ８２から形成される記憶再生トランジスタ、およびイ
ンバータゲート８４からなる。トランジスタ８０のソー
ス電極は、データ信号Ａを受ける入力データ端子に接続
される。
トランジスタ８０のドレイン電極は、トランジス＝ ３
１− タ８２のソース、およびインバータゲート８４の入力に
接続される。トランジスタ８０のゲート電極は、クロッ
ク発振器セクション７８から、第１マスタクロツク出力
信号ＣＭＡに接続される。トランジスタ８２のドレイン
電極は、供給電圧すなわち電位ＶＣＣに接続される。ト
ランジスタ８２のゲート電極は、インバータゲート８４
の出力に接続され、その出力は、マスタセクション７４
の出力として規定される。トランジスタ８１は、トラン
ジスタ８０と同様に接続される。トランジスタ８１のソ
ース電極は、データ信号Ｂを受ける入力データ端子に接
続される。トランジスタ８１のドレイン電極は、トラン
ジスタ８０のドレインに接続される。トランジスタ８１
のゲート電極は、クロック発振器回路セクション７８の
第２マスククロツク出力信号ＣＭＢに接続される。２つ
のデータ入力トランジスタのみ示されているが、多くの
トランジスタを追加して同様に接続することができるこ
とをはっきりと理解しなければならない。
１− タ８２のソース、およびインバータゲート８４の入力に
接続される。トランジスタ８０のゲート電極は、クロッ
ク発振器セクション７８から、第１マスタクロツク出力
信号ＣＭＡに接続される。トランジスタ８２のドレイン
電極は、供給電圧すなわち電位ＶＣＣに接続される。ト
ランジスタ８２のゲート電極は、インバータゲート８４
の出力に接続され、その出力は、マスタセクション７４
の出力として規定される。トランジスタ８１は、トラン
ジスタ８０と同様に接続される。トランジスタ８１のソ
ース電極は、データ信号Ｂを受ける入力データ端子に接
続される。トランジスタ８１のドレイン電極は、トラン
ジスタ８０のドレインに接続される。トランジスタ８１
のゲート電極は、クロック発振器回路セクション７８の
第２マスククロツク出力信号ＣＭＢに接続される。２つ
のデータ入力トランジスタのみ示されているが、多くの
トランジスタを追加して同様に接続することができるこ
とをはっきりと理解しなければならない。
スレーブセクション７６は、１つのＮ−チャンネルＭＯ
Ｓトランジスタ８６から形成される転送ゲート、記憶再
生トランジスタ８８、およびインバータゲート９０から
なる。トランジスタ８６のソース電極は、マスタセクシ
ョン７４の出力（接続点Ａ）に接続される。トランジス
タ８６のドレインは、トランジスタ８８のソース、およ
びインバータゲート９０の入力に接続される。トランジ
スタ８６のゲート電極は、クロック発振器セクション７
８から、スレーブクロック出力信号Ｃ８に接続される。
Ｓトランジスタ８６から形成される転送ゲート、記憶再
生トランジスタ８８、およびインバータゲート９０から
なる。トランジスタ８６のソース電極は、マスタセクシ
ョン７４の出力（接続点Ａ）に接続される。トランジス
タ８６のドレインは、トランジスタ８８のソース、およ
びインバータゲート９０の入力に接続される。トランジ
スタ８６のゲート電極は、クロック発振器セクション７
８から、スレーブクロック出力信号Ｃ８に接続される。
トランジスタ８８のドレイン電極は、供給電位ｖＣＣに
接続される。トランジスタ８８のゲートは、インバータ
ゲート９０の出力に接続され、その出力は、スレーブセ
クション７６の出力、またはフリップフロップ回路の出
力端子９１として規定される。
接続される。トランジスタ８８のゲートは、インバータ
ゲート９０の出力に接続され、その出力は、スレーブセ
クション７６の出力、またはフリップフロップ回路の出
力端子９１として規定される。
クロック発振器セクション７８は、クロック発振器セク
ション１６のわずかに修正された変形であり、かつ３つ
のＮＯＲゲー）３２ａ、３４ａ。
ション１６のわずかに修正された変形であり、かつ３つ
のＮＯＲゲー）３２ａ、３４ａ。
３３、および２つのインバータゲート３６ａ、３７を備
える。ＮＯＲゲート３２ａおよび３３は、クロック入力
信号を受ける入力端子３８ａ１およびインバータゲート
３６ａの入力に接続される入力の一方を各々有する。各
ＮＯＲゲート３２ａおよび３３の第２入力は、ＮＯＲゲ
ート３４ａの出力に接続される。ＮＯＲゲート３２ａの
第３入力は、データ信号Ａまたはデータ信号Ｂのいずれ
かを選択する制御信号Ｘに接続される。制御信号Ｘは、
インバータ３７の入力に与えられ、その出力は、ＮＯＲ
ゲート３３の第３入力に結合される。
える。ＮＯＲゲート３２ａおよび３３は、クロック入力
信号を受ける入力端子３８ａ１およびインバータゲート
３６ａの入力に接続される入力の一方を各々有する。各
ＮＯＲゲート３２ａおよび３３の第２入力は、ＮＯＲゲ
ート３４ａの出力に接続される。ＮＯＲゲート３２ａの
第３入力は、データ信号Ａまたはデータ信号Ｂのいずれ
かを選択する制御信号Ｘに接続される。制御信号Ｘは、
インバータ３７の入力に与えられ、その出力は、ＮＯＲ
ゲート３３の第３入力に結合される。
インバータゲート３６ａ、ＮＯＲゲート３２ａ１および
Ｎ ＯＲ，ゲート３３の出力は、ＮＯＲゲート３４ａへ
の３つの入力である。
Ｎ ＯＲ，ゲート３３の出力は、ＮＯＲゲート３４ａへ
の３つの入力である。
ＮＯＲゲート３４ａの出力は、スレーブクロック出力を
規定し、かつスレーブセクション７６でのトランジスタ
８６のゲート電極に与えられる。
規定し、かつスレーブセクション７６でのトランジスタ
８６のゲート電極に与えられる。
ＮＯＲゲート３３の出力は、第１マスタクロツク出力を
規定し、かつデータ入力トランジスタ８０のゲート電極
に与えられる。ＮＯＲゲート３２ａの出力は、第２マス
タクロツク出力を規定し、かつデータ入力トランジスタ
８１のゲート電極に与えられる。クロック発振器７８の
これらの違いを除いては、制御信号Ｘに依存して、選択
されたデータ信号Ａまたはデータ信号Ｂのいずれかを転
送する際の、フリップフロップ回路７２の態様および動
作は、第６図および第１０（ａ）図ないし第１０（ｆ）
図に関連して前で説明したものと全く同じである。
規定し、かつデータ入力トランジスタ８０のゲート電極
に与えられる。ＮＯＲゲート３２ａの出力は、第２マス
タクロツク出力を規定し、かつデータ入力トランジスタ
８１のゲート電極に与えられる。クロック発振器７８の
これらの違いを除いては、制御信号Ｘに依存して、選択
されたデータ信号Ａまたはデータ信号Ｂのいずれかを転
送する際の、フリップフロップ回路７２の態様および動
作は、第６図および第１０（ａ）図ないし第１０（ｆ）
図に関連して前で説明したものと全く同じである。
第６図、第７図および第８図の回路において、すべての
電界効果トランジスタに対してソースおよびドレイン指
定を置き換えることかできることを理解しなければなら
ない。言い換えると、各場合では、ソース電極は、ドレ
イン電極によって置き換えられ、かつドレイン電極は、
ソース電極によって置き換えられる。さらに、第６図、
第７図および第８図のＮＯＲゲートおよびインバータゲ
ートの論理表示の詳細は、第９（ａ）図および第９ （
ｂ）図に図解される。見られるように、第９（ａ）図の
ＮＯＲゲートは、１対のＰ−チャンネルＭＯＳトランジ
スタＰＩ、Ｐ２、および１対の＝ ３５− Ｎ−チャンネルＭＯＳ）ランジスタＮｌ、Ｎ２から形成
される。第９（ｂ）図のインバータゲルトは、Ｐ−チャ
ンネルＭＯＳトランジスタＰ３、およびＮ−チャンネル
ＭＯＳトランジスタＮ３から形成される。第６図、第７
図および第８図のマスクおよびスレーブセクションで、
Ｎ−チャンネルトランジスタの代わりに、Ｐ−チャンネ
ルトランジスタを用いることができ、かつその反対も行
なわれることは当業者に明らかとなろう。
電界効果トランジスタに対してソースおよびドレイン指
定を置き換えることかできることを理解しなければなら
ない。言い換えると、各場合では、ソース電極は、ドレ
イン電極によって置き換えられ、かつドレイン電極は、
ソース電極によって置き換えられる。さらに、第６図、
第７図および第８図のＮＯＲゲートおよびインバータゲ
ートの論理表示の詳細は、第９（ａ）図および第９ （
ｂ）図に図解される。見られるように、第９（ａ）図の
ＮＯＲゲートは、１対のＰ−チャンネルＭＯＳトランジ
スタＰＩ、Ｐ２、および１対の＝ ３５− Ｎ−チャンネルＭＯＳ）ランジスタＮｌ、Ｎ２から形成
される。第９（ｂ）図のインバータゲルトは、Ｐ−チャ
ンネルＭＯＳトランジスタＰ３、およびＮ−チャンネル
ＭＯＳトランジスタＮ３から形成される。第６図、第７
図および第８図のマスクおよびスレーブセクションで、
Ｎ−チャンネルトランジスタの代わりに、Ｐ−チャンネ
ルトランジスタを用いることができ、かつその反対も行
なわれることは当業者に明らかとなろう。
この発明のフリップフロップは、先行技術の設計を越え
る次の利点を有する。
る次の利点を有する。
（ａ） レーススルーの可能性なしに、標準非重複ク
ロック発振器を用いことができる。
ロック発振器を用いことができる。
（ｂ） クロック発振器のローディングに実質的に関
係なく、さらに他の段を簡単な態様で付は加えることが
できる。
係なく、さらに他の段を簡単な態様で付は加えることが
できる。
（ｃ） 経路指定を簡略化する、より少ないコンポー
ネントエレメント、およびより少ないリード接続を用い
ることができる。
ネントエレメント、およびより少ないリード接続を用い
ることができる。
（ｄ） 「井戸境界」は、ダイオード−分離ＣＭＯ８
方法では、交差する比較的長い距離であるため、これを
、より少ない信号がＮ−チャンネルＦＥＴ領域からＰ−
チャンネルＦＥＴ領域まで交差することができることに
よって、集積サブストレートにの設計レイアウトを簡略
化する。
方法では、交差する比較的長い距離であるため、これを
、より少ない信号がＮ−チャンネルＦＥＴ領域からＰ−
チャンネルＦＥＴ領域まで交差することができることに
よって、集積サブストレートにの設計レイアウトを簡略
化する。
従って、前述の詳細な説明から、この発明は、フィード
スルーの可能性を避ける、改良された０ＭＯ５Ｄ形フリ
ップフロップ回路をｔＵｔすることがわかる。１つのＮ
−チャンネルＭＯＳトランジスタは、マスタセクション
およびスレーブセクションで、転送ゲートとして用いら
れ、そのため２相非重複クロック発振器を用いることが
できる。
スルーの可能性を避ける、改良された０ＭＯ５Ｄ形フリ
ップフロップ回路をｔＵｔすることがわかる。１つのＮ
−チャンネルＭＯＳトランジスタは、マスタセクション
およびスレーブセクションで、転送ゲートとして用いら
れ、そのため２相非重複クロック発振器を用いることが
できる。
現在この発明の好ましい実施例であるものを図解しかつ
説明してきたが、この発明の真の範囲から逸脱すること
なく、様々な変更および修正がなされてもよく、かつそ
のエレメントの代わりに均等物を用いてもよいことが当
業者によって理解されよう。さらに、中心の範囲から逸
脱することなく、特定の状況または材料をこの発明の教
示に合うようにするために、多くの修正がされてもよい
。
説明してきたが、この発明の真の範囲から逸脱すること
なく、様々な変更および修正がなされてもよく、かつそ
のエレメントの代わりに均等物を用いてもよいことが当
業者によって理解されよう。さらに、中心の範囲から逸
脱することなく、特定の状況または材料をこの発明の教
示に合うようにするために、多くの修正がされてもよい
。
それゆえに、この発明は、この発明を実行するために考
えられるベストモードとして開示された特定の実施例に
制限されず、しかもこの発明は、前掲の特許請求の範囲
の範囲内にはいるすべての実施例を含むことを意図して
いる。
えられるベストモードとして開示された特定の実施例に
制限されず、しかもこの発明は、前掲の特許請求の範囲
の範囲内にはいるすべての実施例を含むことを意図して
いる。
第１図は、先行技術のＣＭＯＳダイナミックフリップフ
ロップ回路の概略回路図である。 第２図は、第１図の代わりの実施例の概略回路図である
。 第３図は、先行技術のＣＭＯＳスタティックフリップフ
ロップ回路の概略回路図である。 第４図は、第３図の代わりの実施例の概略回路図である
。 第５図は、第４図の先行技術のフリップフロップ回路を
用いるための、クロック発振器の概略回路図である。 第６図は、この発明による、ＣＭＯＳＤ形ダイナミック
フリップフロップ回路の概略回路図である。 第７図は、この発明による、ＣＭＯＳＤ形静電フリップ
フロップ回路の概略回路図である。 第８図は、入力データマルチプレクサとして用いるため
の、この発明のＣＭＳ Ｄ−形フリップフロップ回路
の概略回路図である。 Ｘ／ 第９（ａ）および第９（ｂ）は、第１図ないし第８図に
描かれるＮＯＲゲートおよびインバータゲートのそれぞ
れの論理表示の概略回路図である。 第１０（ａ）図ないし第１０（ｆ）図は、第６図、第７
図および第８図の回路の動作を理解するのに役立つ１組
の波形図である。 図において、１０．４４および７２はフリップフロップ
回路、１２．．４６および７４はマスタセクション、１
４．４８および７６はスレーブセクション、１［ｉ、５
０および７８はクロック発振器、２４および３８は入力
端子、７３および９１は出力端子、１８，２６．．５２
．６２，６４，７１゜８０．８１および８６はＮ−チャ
ンネルＭＯＳトランジスタ、２０．２ｇ、５４．６６お
よび８２はＰ−チャンネルＭＯＳトランジスタ、５８，
７０および８８は記憶再生回路、２２． ３０． ３６
゜３？、５６，６０．６Ｂ、６９．８４および９０はイ
ンバータゲート、３２．３３および３４はＮＯＲゲート
である。 特許出願人 アドバンストφマイクロ・ディバイシズφ
インコーポレーテッド ０１０ Ω ０ 。 手続補正書（方式） 昭和６１年９月１日
ロップ回路の概略回路図である。 第２図は、第１図の代わりの実施例の概略回路図である
。 第３図は、先行技術のＣＭＯＳスタティックフリップフ
ロップ回路の概略回路図である。 第４図は、第３図の代わりの実施例の概略回路図である
。 第５図は、第４図の先行技術のフリップフロップ回路を
用いるための、クロック発振器の概略回路図である。 第６図は、この発明による、ＣＭＯＳＤ形ダイナミック
フリップフロップ回路の概略回路図である。 第７図は、この発明による、ＣＭＯＳＤ形静電フリップ
フロップ回路の概略回路図である。 第８図は、入力データマルチプレクサとして用いるため
の、この発明のＣＭＳ Ｄ−形フリップフロップ回路
の概略回路図である。 Ｘ／ 第９（ａ）および第９（ｂ）は、第１図ないし第８図に
描かれるＮＯＲゲートおよびインバータゲートのそれぞ
れの論理表示の概略回路図である。 第１０（ａ）図ないし第１０（ｆ）図は、第６図、第７
図および第８図の回路の動作を理解するのに役立つ１組
の波形図である。 図において、１０．４４および７２はフリップフロップ
回路、１２．．４６および７４はマスタセクション、１
４．４８および７６はスレーブセクション、１［ｉ、５
０および７８はクロック発振器、２４および３８は入力
端子、７３および９１は出力端子、１８，２６．．５２
．６２，６４，７１゜８０．８１および８６はＮ−チャ
ンネルＭＯＳトランジスタ、２０．２ｇ、５４．６６お
よび８２はＰ−チャンネルＭＯＳトランジスタ、５８，
７０および８８は記憶再生回路、２２． ３０． ３６
゜３？、５６，６０．６Ｂ、６９．８４および９０はイ
ンバータゲート、３２．３３および３４はＮＯＲゲート
である。 特許出願人 アドバンストφマイクロ・ディバイシズφ
インコーポレーテッド ０１０ Ω ０ 。 手続補正書（方式） 昭和６１年９月１日
Claims (20)
- （１）フィードスルーの可能性を避けるＣＭＯＳＤ形フ
リップフロップ回路であって、 真クロック出力および補数クロック出力を有する、非重
複クロック発振器セクション、および第１転送ゲート、
第１記憶再生トランジスタ、および第１インバータゲー
トから形成されるマスタセクションを備え、 前記第１転送ゲートは、第１Ｎ−チャンネルＭＯＳトラ
ンジスタから形成され、かつ前記第１記憶再生トラジス
タは、第１Ｐ−チャンネルＭＯＳトランジスタから形成
され、 前記第１Ｎ−チャンネルトランジスタの共通の電極の一
方はＤ入力端子に接続され、共通の電極の他方は前期第
１インバータゲートの入力に接続され、かつそのゲート
電極は補数クロック出力に接続され、 前記第１Ｐ−チャンネルトランジスタの共通の電極の一
方は、供給電位に接続され、共通の電極の他方は前記第
１インバータゲートの入力に接続され、かつそのゲート
電極は前記第１インバータゲートの出力に接続され、 第２転送ゲート、第２記憶再生トランジスタ、および第
２インバータゲートから形成されるスレーブセクション
をさらに備え、 前記第２転送ゲートは、第２Ｎ−チャンネルＭＯＳトラ
ンジスタから形成され、かつ前記第２記憶再生トランジ
スタは、第２Ｐ−チャンネルＭＯＳトランジスタから形
成され、 前記第２Ｎ−チャンネルトランジスタの共通の電極の一
方は前記第１インバータゲートの出力に接続され、共通
の電極の他方は前記第２インバータゲートの入力に接続
され、かつそのゲート電極は真クロック出力に接続され
、かつ 前記第２Ｐ−チャンネルトランジスタの共通の電極の一
方は供給電位に接続され、共通の電極の他方は前記第２
インバータゲートの入力に接続され、かつそのゲート電
極は前記第２インバータゲートの出力および出力端子に
接続される、フリップフロップ回路。 - （２）前記マスタセクションおよび前記スレーブセクシ
ョンは、シフトレジスタの第１段を規定する、特許請求
の範囲第１項記載のフリップフロップ回路。 - （３）複数の連続的な段をさらに含み、それらの段は前
記第１段に接続される、特許請求範囲第２項記載のフリ
ップフロップ回路。 - （４）各連続的な段のＤ入力端子は、前の段の前記出力
端子に接続され、補数クロック出力は、前記マスタセク
ションの前記Ｎ−チャンネルトランジスタの各ゲート電
極に接続され、かつ真クロック出力は、前記スレーブセ
クションの前記Ｎ−チャンネルトランジスタの各ゲート
電極に接続される、特許請求の範囲第３項記載のフリッ
プフロップ回路。 - （５）前記クロック発振器セクションは、１対のＮＯＲ
ゲート、および第３インバータゲートから形成される、
特許請求の範囲第１項記載のフリップフロップ回路。 - （６）前記ＮＯＲゲートは、１対のＰ−チャンネルＭＯ
Ｓトランジスタ、および１対のＮ−チャンネルＭＯＳト
ランジスタからなる、特許請求の範囲第５項記載のフリ
ップフロップ回路。 - （７）前記第１ないし第３インバータゲートは、Ｐ−チ
ャンネルＭＯＳトランジスタおよびＮ−チャンネルＭＯ
Ｓトランジスタからなる、特許請求の範囲第５項記載の
フリップフロップ回路。 - （８）前記インバータゲートの出力に接続される第１入
力、真クロック出力に接続される第２入力、および前記
第１インバータゲートの入力に接続される出力を有する
、第１記憶再生回路をさらに備える、特許請求の範囲第
１項記載のフリップフロップ回路。 - （９）前記第２インバータゲートの出力に接続される第
１入力、補数クロック出力に接続される第２入力、およ
び前記第２インバータゲートの入力に接続される出力を
有する第２記憶再生回路をさらに備える、特許請求の範
囲第８項記載のフリップフロップ回路。 - （１０）前記第１記憶再生回路は、インバータゲートお
よびＮ−チャンネルＭＯＳトランジスタを備える、特許
請求の範囲第８項記載のフリップフロップ回路。 - （１１）前記第２記憶再生回路は、インバータゲートお
よびＮ−チャンネルＭＯＳトランジスタを備える、特許
請求の範囲第９項記載のフリップフロップ回路。 - （１２）前記共通の電極の一方は、ソース電極を備え、
かつ前記共通の電極の他方は、ドレイン電極を備える、
特許請求の範囲第１項記載のフリップフロップ回路。 - （１３）前記共通の電極の一方は、ドレイン電極を備え
、かつ前記共通の電極の他方は、ソース電極を備える、
特許請求の範囲第１項記載のフリップフロップ回路。 - （１４）入力データマルチプレクサとして用いるための
ＣＭＯＳＤ形フリップフロップ回路であって、 複数のマスタクロック出力、およびスレーブクロック出
力を有する非重複クロック発振器、および 複数の多重化データ入力トランジスタ、第１記憶再生ト
ランジスタ、および第１インバータゲートから形成され
るマスタセクションを備え、前記入力トランジスタの各
々は、Ｎ−チャンネルＭＯＳトランジスタから形成され
、かつ前記記憶再生トランジスタは、第１Ｐ−チャンネ
ルＭＯＳトランジスタから形成され、 前記Ｎ−チャンネルＭＯＳトランジスタの各々の共通の
電極の一方は、個別のデータ入力端子に接続され、共通
の電極の他方は前記第１インバータゲートの入力に接続
され、かつそのゲート電極はマスタクロック出力のそれ
ぞれ１つに接続され、前記第１Ｐ−チャンネルトランジ
スタの共通の電極の一方は供給電位に接続され、共通の
電極の他方は前記第１インバータゲートの入力に接続さ
れ、かつそのゲート電極は前記第１インバータゲートの
出力に接続され、 転送ゲート、第２記憶再生トランジスタ、および第２イ
ンバータゲートから形成されるスレーブセクションをさ
らに備え、 前記転送ゲートは、１つのＮ−チャンネルＭＯＳトラン
ジスタから形成され、かつ前記第２記憶再生トランジス
タは、第２Ｐ−チャンネルＭＯＳトランジスタから形成
され、 前記第１Ｎ−チャンネルトランジスタの共通の電極の一
方は前記第１インバータゲートの出力に接続され、共通
の電極の他方は前記第２インバータゲートの入力に接続
され、かつそのゲート電極はスレーブクロック出力に接
続され、 前記Ｐ−チャンネルトランジスタの共通の電極の一方は
供給電位に接続され、共通の電極の他方は前記第２イン
バータゲートの入力に接続され、かつそのゲート電極は
前記第１インバータゲートの出力および出力端子に接続
されるフリップフロップ回路。 - （１５）前記クロック発振器セクションは、３つのＮＯ
Ｒゲートおよび２つのインバータゲートから形成される
、特許請求の範囲第１４項記載のフリップフロップ回路
。 - （１６）前記ＮＯＲゲートは、Ｐ−チャンネルＭＯＳト
ランジスタおよびＮ−チャンネルＭＯＳトランジスタか
ら形成される、特許請求の範囲第１５項記載のフリップ
フロップ回路。 - （１７）前記第１および第２インバータゲートは、Ｐ−
チャンネルＭＯＳトランジスタおよびＮ−チャンネルＭ
ＯＳトランジスタからなる、特許請求の範囲第１５項記
載のフリップフロップ回路。 - （１８）前記共通の電極の一方は、ソース電極を備え、
かつ前記共通の電極の他方は、ドレイン電極を備える、
特許請求の範囲第１４項記載のフリップフロップ回路。 - （１９）前記共通の電極の一方は、ドレイン電極を備え
、かつ前記共通の電極の他方は、ソース電極を備える、
特許請求の範囲第１４項記載のフリップフロップ回路。 - （２０）フィードスルーの可能性を避けるためのＣＭＯ
ＳＤ形フリップフロップ回路であって、 マスタクロック出力およびスレーブクロック出力を与え
る非重複クロック発振器手段、および第１転送ゲート、
第１記憶再生トランジスタ、および第１インバータゲー
トから形成されるマスタセクションを備え、 前記第１転送ゲートは、第１ＭＯＳトランジスタから形
成され、かつ前記第１記憶再生トランジスタは、第２Ｍ
ＯＳトランジスタから形成され、前記第１トランジスタ
の共通の電極の一方はＤ入力端子に接続され、共通の電
極の他方は前記第１インバータゲートの入力に接続され
、かつそのゲート電極はマスタクロック出力に接続され
、前記第２トランジスタの共通の電極の一方は供給電位
に接続され、共通の電極の他方は前記第１インバータゲ
ートの入力に接続され、かつそのゲート電極は前記第１
インバータゲートの出力に接続され、 第２転送ゲート、第２記憶再生トランジスタ、および第
２インバータゲートから形成されるスレーブセクション
をさらに備え、 前記第２転送ゲートは、第３ＭＯＳトランジスタから形
成され、かつ前記第２記憶再生トランジスタは、第４Ｍ
ＯＳトランジスタから形成され、前記第３トランジスタ
の共通の電極の一方は前記第１インバータゲートの出力
に接続され、共通の電極の他方は前記第２インバータゲ
ートの入力に接続され、かつそのゲート電極はスレーブ
クロック出力に接続され、 前記第４トランジスタの共通の電極の一方は供給電位に
接続され、共通の電極の他方は前記第２インバータゲー
トの入力に接続され、かつそのゲート電極は前記第２イ
ンバータゲートの出力および出力端子に接続される、フ
リップフロップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US717350 | 1985-03-29 | ||
| US06/717,350 US4691122A (en) | 1985-03-29 | 1985-03-29 | CMOS D-type flip-flop circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236913A true JPS6236913A (ja) | 1987-02-17 |
| JPH0693608B2 JPH0693608B2 (ja) | 1994-11-16 |
Family
ID=24881666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072379A Expired - Fee Related JPH0693608B2 (ja) | 1985-03-29 | 1986-03-28 | Ｃｍｏｓ ｄ形フリツプフロツプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4691122A (ja) |
| EP (1) | EP0196894A3 (ja) |
| JP (1) | JPH0693608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208841A (ja) * | 2001-01-11 | 2002-07-26 | Seiko Instruments Inc | ダイナミックフリップフロップ |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837465A (en) * | 1985-01-16 | 1989-06-06 | Digital Equipment Corp | Single rail CMOS register array and sense amplifier circuit therefor |
| JPS63136815A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 周期信号発生回路 |
| US4736119A (en) * | 1987-02-04 | 1988-04-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic CMOS current surge control |
| US4804864A (en) * | 1987-03-09 | 1989-02-14 | Rockwell International Corporation | Multiphase CMOS toggle flip-flop |
| JPH07112147B2 (ja) * | 1989-11-13 | 1995-11-29 | 三菱電機株式会社 | 半導体集積回路 |
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| US5140180A (en) * | 1990-08-24 | 1992-08-18 | Ncr Corporation | High speed cmos flip-flop employing clocked tristate inverters |
| US5086236A (en) * | 1990-08-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Synchronizing circuit of two clock signals |
| US5291070A (en) * | 1991-01-28 | 1994-03-01 | Advanced Micro Devices, Inc. | Microprocessor synchronous timing system |
| US5126596A (en) * | 1991-03-18 | 1992-06-30 | Motorola, Inc. | Transmission gate having a pass transistor with feedback |
| JP3087355B2 (ja) * | 1991-07-15 | 2000-09-11 | 日本電気株式会社 | デルタシグマ変調器 |
| JPH0528789A (ja) * | 1991-07-25 | 1993-02-05 | Sharp Corp | 論理回路 |
| US5638542A (en) * | 1993-12-29 | 1997-06-10 | Intel Corporation | Low power non-overlap two phase complementary clock unit using synchronous delay line |
| US5491441A (en) * | 1994-06-30 | 1996-02-13 | International Business Machines Corporation | Method and apparatus for generating a clock signal from a continuous oscillator signal including a translator circuit |
| EP0691741B1 (en) * | 1994-07-05 | 2004-10-06 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
| DE19654929C2 (de) * | 1995-09-05 | 2002-08-08 | Mitsubishi Electric Corp | Speicherschaltung |
| US5767716A (en) * | 1995-09-26 | 1998-06-16 | Texas Instruments Incorporated | Noise insensitive high performance energy efficient push pull isolation flip-flop circuits |
| JP3530422B2 (ja) * | 1999-06-16 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | ラッチ回路とレジスタ回路 |
| US20020000858A1 (en) | 1999-10-14 | 2002-01-03 | Shih-Lien L. Lu | Flip-flop circuit |
| GB2361121A (en) * | 2000-04-04 | 2001-10-10 | Sharp Kk | A CMOS LCD scan pulse generating chain comprising static latches |
| EP1479164A1 (en) * | 2002-02-21 | 2004-11-24 | Koninklijke Philips Electronics N.V. | Integrated circuit having reduced substrate bounce |
| JP2004056454A (ja) * | 2002-07-19 | 2004-02-19 | Seiko Instruments Inc | フリップフロップとシフトレジスタ及びその動作方法 |
| KR100526350B1 (ko) * | 2003-08-23 | 2005-11-08 | 삼성전자주식회사 | 다상 클록신호 발생회로 및 방법 |
| US20060013352A1 (en) * | 2004-07-13 | 2006-01-19 | Ching-Wei Lin | Shift register and flat panel display apparatus using the same |
| KR100624115B1 (ko) * | 2005-08-16 | 2006-09-15 | 삼성에스디아이 주식회사 | 유기전계발광장치의 발광제어 구동장치 |
| KR102116722B1 (ko) | 2013-10-16 | 2020-06-01 | 삼성전자 주식회사 | 반도체 회로 및 반도체 시스템 |
| US9618580B2 (en) * | 2015-05-07 | 2017-04-11 | International Business Machines Corporation | Debugging scan latch circuits using flip devices |
| US9805772B1 (en) * | 2016-10-20 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods to selectively perform logical operations |
| US10340898B1 (en) * | 2017-06-23 | 2019-07-02 | Xilinx, Inc. | Configurable latch circuit |
| US11218137B2 (en) * | 2020-04-14 | 2022-01-04 | Globalfoundries U.S. Inc. | Low clock load dynamic dual output latch circuit |
| US20230261649A1 (en) * | 2022-02-11 | 2023-08-17 | Pratt & Whitney Canada Corp. | Logic circuit for providing a signal value after a predetermined time period and method of using same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484087A (en) * | 1983-03-23 | 1984-11-20 | General Electric Company | CMOS latch cell including five transistors, and static flip-flops employing the cell |
| JPS61161826A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 相補型ｍｉｓｆｅｔを用いたラツチ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409671A (en) * | 1978-09-05 | 1983-10-11 | Motorola, Inc. | Data processor having single clock pin |
| US4356411A (en) * | 1978-12-12 | 1982-10-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Flip-flop circuit |
| US4390987A (en) * | 1981-07-14 | 1983-06-28 | Rockwell International Corporation | Multiple input master/slave flip flop apparatus |
| JPS58184822A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 入力回路 |
| US4598214A (en) * | 1983-10-31 | 1986-07-01 | Texas Instruments Incorporated | Low power shift register latch |
-
1985
- 1985-03-29 US US06/717,350 patent/US4691122A/en not_active Expired - Lifetime
-
1986
- 1986-03-27 EP EP86302332A patent/EP0196894A3/en not_active Withdrawn
- 1986-03-28 JP JP61072379A patent/JPH0693608B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484087A (en) * | 1983-03-23 | 1984-11-20 | General Electric Company | CMOS latch cell including five transistors, and static flip-flops employing the cell |
| JPS61161826A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 相補型ｍｉｓｆｅｔを用いたラツチ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208841A (ja) * | 2001-01-11 | 2002-07-26 | Seiko Instruments Inc | ダイナミックフリップフロップ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0196894A3 (en) | 1987-09-02 |
| JPH0693608B2 (ja) | 1994-11-16 |
| EP0196894A2 (en) | 1986-10-08 |
| US4691122A (en) | 1987-09-01 |
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