JP2002208841A - ダイナミックフリップフロップ - Google Patents

ダイナミックフリップフロップ

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JP2002208841A
JP2002208841A JP2001004054A JP2001004054A JP2002208841A JP 2002208841 A JP2002208841 A JP 2002208841A JP 2001004054 A JP2001004054 A JP 2001004054A JP 2001004054 A JP2001004054 A JP 2001004054A JP 2002208841 A JP2002208841 A JP 2002208841A
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clock
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Yoshihiro Shibuya
義博 渋谷
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Seiko Instruments Inc
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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Abstract

(57)【要約】 【課題】 フローティング信号が、Ｐ型半導体基板にお
いては、基板電圧レベルより下回った電圧を保持せず、
また、Ｎ型半導体基板においては、基板電圧レベルより
上回った電圧を保持させないダイナミックフリップフロ
ップの提供。 【解決手段】 ダイナミックフリップフロップにおい
て、フローティングとなる信号Ｍに及び信号ＱＸに基板
に短絡させるスイッチとして、インバータ２の出力信号
ＭＸで制御されるＮ型ＭＯＳＦＥＴ５及びインバータ４
の出力信号Ｑで制御されるＮ型ＭＯＳＦＥＴ６を付ける
構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロックの変化点
において、Ｐ型半導体基板を使用する場合、フローティ
ングになる信号線が基板電圧レベルより下回った電圧を
保持する事を無くし、また、Ｎ型半導体基板を使用する
場合、フローティングになる信号線が基板電圧レベルよ
り上回った電圧を保持する事を無くすダイナミックフリ
ップフロップに関するものである。
【０００２】
【従来の技術】従来用いられたダイナミックフリップフ
ロップの回路図例を図７に示す。図７に示すように、信
号Ｄを入力し、クロックＣ１及びクロックＣ１Ｘに同期
して信号Ｍを出力するトランスミッションゲート１０１
と信号Ｍを反転し、信号ＭＸを出力するインバータ１０
２と信号ＭＸを入力し、クロックＣ２及びクロックＣ２
Ｘに同期して信号ＱＸを出力するトランスミッションゲ
ート１０３と信号ＱＸを反転し、信号Ｑを出力するイン
バータ１０２とから構成されるダイナミックフリップフ
ロップが知られていた。また、従来用いられたダイナミ
ックフリップフロップの動作図を図８に示す。
【０００３】
【発明が解決しようとする課題】しかし、この様なダイ
ナミックフリップフロップにおいては、クロックＣ１の
タイミングによりトランスミッションゲート１０１が非
導通になると信号Ｍはフローティングとなる。トランス
ミッションゲート１０１が導通状態で信号Ｍが基板電圧
レベルとなっている時、トランスミッションゲート１０
１が非導通になる瞬間に、クロックＣ１と信号Ｍの間に
生じる寄生容量によるカップリングにより、信号Ｍは、
基板電圧レベルより下回った電圧を保持する。同様に、
クロックＣ２Ｘのタイミングによりトランスミッション
ゲート１０３が非導通になると信号Ｍはフローティング
となる。トランスミッションゲート１０３が導通状態で
信号Ｍが基板電圧レベルとなっている時、トランスミッ
ションゲート１０３が非導通になる瞬間に、クロックＣ
２Ｘと信号ＱＸの間に生じる寄生容量によるカップリン
グにより、信号ＱＸは、基板電圧レベルより下回った電
圧を保持する。Ｐ型基板を使用した場合、 基板電圧レ
ベルより下回ったドレインと基板間のＰＮ接合ダイオー
ドが順バイアスとなり、基板電流が流れる。基板電流が
流れると電子を発生し、発生された電子はＰ型基板内で
は少数キャリアであり迷走キャリアとなる。迷走キャリ
アは半導体基板中を拡散する。例えば光電変換装置のよ
うな受光素子を内蔵する半導体装置においては、迷走キ
ャリアである電子が受光素子に混入する事で、その混入
度合いが全受光素子で一定でないため、固定パターンノ
イズを生ずる問題点があった。
【０００４】
【課題を解決するための手段】本発明のダイナミックフ
リップフロップは、クロックのタイミングによりフロー
ティングになる信号線を基板側に短絡させるスイッチを
設けた事を特徴とするものである。
【０００５】
【発明の実施の形態】本発明のシフトレジスタは、クロ
ックのタイミングによりフローティングになる信号線を
基板側に短絡させるスイッチを設けた。そのため、 Ｐ
型半導体基板においては、基板電圧レベルより下回った
電圧を保持する事を無くすことが出来る。また、Ｎ型半
導体基板においては、基板電圧レベルより上回った電圧
を保持する事を無くすことが出来る。
【０００６】（実施形態１）図１は本発明の第１の実施
形態におけるダイナミックフリップフロップの回路図、
図２は、本発明の第１の実施形態における各信号線のタ
イミング例を示す。Ｐ型半導体基板を用いた場合、トラ
ンスミッションゲート１のＮ型ＭＯＳＦＥＴのドレイン
と、トランスミッションゲート１のＰ型ＭＯＳＦＥＴの
ドレインを接続し、トランスミッションゲート１のＮ型
ＭＯＳＦＥＴのソースと、トランスミッションゲート１
のＰ型ＭＯＳＦＥＴのソースを接続し、トランスミッシ
ョンゲート１を構成する。トランスミッションゲート１
のＮ型ＭＯＳＦＥＴのゲートにクロックＣ１を入力し、
トランスミッションゲート１のＰ型ＭＯＳＦＥＴのゲー
トにクロックＣ１の反転信号Ｃ１Ｘを入力する。トラン
スミッションゲート１は、クロックＣ１がＶＤＤレベ
ル、クロックＣ１Ｘが基板電圧レベルとなった時、信号
Ｄを信号Ｍとして出力する。トランスミッションゲート
１の出力信号である信号Ｍを入力とし、反転して信号Ｍ
Ｘを出力するインバータ２とトランスミッションゲート
３のＮ型ＭＯＳＦＥＴのドレインと、トランスミッショ
ンゲート３のＰ型ＭＯＳＦＥＴのドレインを接続し、ト
ランスミッションゲート３のＮ型ＭＯＳＦＥＴのソース
と、トランスミッションゲート３のＰ型ＭＯＳＦＥＴの
ソースを接続し、トランスミッションゲート３を構成す
る。トランスミッションゲート３のＮ型ＭＯＳＦＥＴの
ゲートにクロックＣ２を入力し、トランスミッションゲ
ート３のＰ型ＭＯＳＦＥＴのゲートにクロックＣ２の反
転信号Ｃ２Ｘを入力する。
【０００７】トランスミッションゲート３は、クロック
Ｃ２がＶＤＤレベル、クロックＣ２Ｘが基板電圧レベル
となった時、信号ＭＸを信号ＱＸとして出力する。トラ
ンスミッションゲート３の出力信号である信号ＱＸを入
力とし、反転して信号Ｑを出力するインバータ４から構
成される従来の技術であるダイナミックフリップフロッ
プに、本発明の特徴である基板電圧レベルより下回った
電圧を保持する事を無くし、少数キャリアの発生を最小
限に押さえるためにインバータ２の出力信号である信号
ＭＸをゲートに入力し、ソースを基板電圧レベルに接続
しドレインを信号Ｍと接続するＮ型ＭＯＳＦＥＴ５とイ
ンバータ４の出力信号である信号Ｑをゲートに入力し、
ソースを基板電圧レベルに接続しドレインを信号ＱＸと
接続するＮ型ＭＯＳＦＥＴ６を追加し構成される。トラ
ンスミッションゲート１及びトランスミッションゲート
３は、発明の便宜上、トランスミッションゲートで説明
をしているが、トランスミッションゲートの変わりに、
Ｐ型ＭＯＳＦＥＴもしくはＮ型ＭＯＳＦＥＴのみで構成
しても構わない。また、クロックＣ１とクロックＣ２Ｘ
を共通接続すると共にクロックＣ１ＸとクロックＣ２を
共通接続しても本発明の特徴である基板電圧レベルより
下回った電圧を保持する事を無くす事が出来る。
【０００８】図２では、各信号線のタイミング例を示
す。タイミング１及びタイミング３において、クロック
Ｃ２が立下りクロックＣ２Ｘが立上がった時、トランス
ミッションゲート３が非導通になる。トランスミッショ
ンゲート３が非導通になるまでは、インバータ２の基板
電圧レベルの出力が信号ＱＸに供給されている。トラン
スミッションゲート３が非導通になった時、本発明の特
徴である基板側に短絡させるスイッチであるＮ型ＭＯＳ
ＦＥＴ６により信号ＱＸはフローティングにはならず、
基板電圧レベルとして保持される。基板電圧レベルとし
て保持される事により、トランスミッションゲート３が
非導通になる瞬間に、クロックＣ２と信号ＱＸの間に生
じる寄生容量によるカップリングにより、信号ＱＸが基
板電圧レベルから下回った電圧を保持する事を無くす。
同様に、タイミング４において、クロックＣ１が立下り
クロックＣ１Ｘが立上がった時、トランスミッションゲ
ート１が非導通になる。トランスミッションゲート１が
非導通になるまでは、信号Ｄの基板電圧レベルの入力が
信号Ｍに供給されている。トランスミッションゲート１
が非導通になった時、本発明の特徴である基板側に短絡
させるスイッチであるＮ型ＭＯＳＦＥＴ５により信号Ｍ
はフローティングにはならず、基板電圧レベルとして保
持される。
【０００９】基板電圧レベルとして保持される事によ
り、トランスミッションゲート１が非導通になる瞬間
に、クロックＣ１と信号Ｍの間に生じる寄生容量による
カップリングにより、信号Ｍが基板電圧レベルから下回
った電圧を保持する事を無くす。
【００１０】以上、Ｐ型基板を使用した場合、 基板電
圧レベルより下回ったドレインと基板間のＰＮ接合ダイ
オードが順バイアスとなる事を最小限とし、電子を発生
を押さえた。本発明者らのシュミレーション結果では、
本発明のダイナミックフリップフロップでは、従来のダ
イナミックフリップフロップと比べ、少数キャリアであ
る電子の発生個数を１／１０００００に押さえる事が出
来た。例えば光電変換装置のような受光素子を内蔵する
半導体装置においては、迷走キャリアである電子が受光
素子に混入する事が少なくなり、その混入度合いが少な
いため、固定パターンノイズを防止する事が出来た。
【００１１】（実施形態２）図３は本発明の第２の実施
形態におけるダイナミックフリップフロップの回路図、
図４は、本発明の第２の実施形態における各信号線のタ
イミング例を示す。
【００１２】Ｎ型半導体基板を用いた場合、トランスミ
ッションゲート１１のＮ型ＭＯＳＦＥＴのドレインと、
トランスミッションゲート１１のＰ型ＭＯＳＦＥＴのド
レインを接続し、トランスミッションゲート１１のＮ型
ＭＯＳＦＥＴのソースと、トランスミッションゲート１
１のＰ型ＭＯＳＦＥＴのソースを接続し、トランスミッ
ションゲート１１を構成する。トランスミッションゲー
ト１１のＮ型ＭＯＳＦＥＴのゲートにクロックＣ１を入
力し、トランスミッションゲート１１のＰ型ＭＯＳＦＥ
ＴのゲートにクロックＣ１の反転信号Ｃ１Ｘを入力す
る。トランスミッションゲート１１は、クロックＣ１が
基板電圧レベル、クロックＣ１ＸがＶＳＳレベルとなっ
た時、信号Ｄを信号Ｍとして出力する。トランスミッシ
ョンゲート１１の出力信号である信号Ｍを入力とし、反
転して信号ＭＸを出力するインバータ１２とトランスミ
ッションゲート１３のＮ型ＭＯＳＦＥＴのドレインと、
トランスミッションゲート１３のＰ型ＭＯＳＦＥＴのド
レインを接続し、トランスミッションゲート１３のＮ型
ＭＯＳＦＥＴのソースと、トランスミッションゲート１
３のＰ型ＭＯＳＦＥＴのソースを接続し、トランスミッ
ションゲート１３を構成する。
【００１３】トランスミッションゲート１３のＮ型ＭＯ
ＳＦＥＴのゲートにクロックＣ２を入力し、トランスミ
ッションゲート１３のＰ型ＭＯＳＦＥＴのゲートにクロ
ックＣ２の反転信号Ｃ２Ｘを入力する。トランスミッシ
ョンゲート１３は、クロックＣ２が基板電圧レベル、ク
ロックＣ２ＸがＶＳＳレベルとなった時、信号ＭＸを信
号ＱＸとして出力する。トランスミッションゲート１３
の出力信号である信号ＱＸを入力とし、反転して信号Ｑ
を出力するインバータ１４から構成される従来の技術で
あるダイナミックフリップフロップに、本発明の特徴で
ある基板電圧レベルより上回った電圧を保持する事を無
くし、少数キャリアの発生を最小限に押さえるためにイ
ンバータ１２の出力信号である信号ＭＸをゲートに入力
し、ソースを基板電圧レベルに接続しドレインを信号Ｍ
と接続するＰ型ＭＯＳＦＥＴ１５とインバータ１４の出
力信号である信号Ｑをゲートに入力し、ソースを基板電
圧レベルに接続しドレインを信号ＱＸと接続するＰ型Ｍ
ＯＳＦＥＴ１６を追加し構成される。トランスミッショ
ンゲート１１及びトランスミッションゲート１３は、発
明の便宜上、トランスミッションゲートで説明をしてい
るが、トランスミッションゲートの変わりに、Ｐ型ＭＯ
ＳＦＥＴもしくはＮ型ＭＯＳＦＥＴのみで構成しても構
わない。
【００１４】また、クロックＣ１とクロックＣ２Ｘを共
通接続すると共にクロックＣ１ＸとクロックＣ２を共通
接続しても本発明の特徴である基板電圧レベルより上回
った電圧を保持する事を無くす事が出来る。
【００１５】図４では、各信号線のタイミング例を示
す。タイミング５において、クロックＣ２が立下りクロ
ックＣ２Ｘが立上がった時、トランスミッションゲート
１３が非導通になる。トランスミッションゲート１３が
非導通になるまでは、インバータ１２の基板電圧レベル
の出力が信号ＱＸに供給されている。トランスミッショ
ンゲート１３が非導通になった時、本発明の特徴である
基板側に短絡させるスイッチであるＰ型ＭＯＳＦＥＴ１
６により信号ＱＸはフローティングにはならず、基板電
圧レベルとして保持される。
【００１６】基板電圧レベルとして保持される事によ
り、トランスミッションゲート１３が非導通になる瞬間
に、クロックＣ２Ｘと信号ＱＸの間に生じる寄生容量に
よるカップリングにより、信号ＱＸが基板電圧レベルか
ら上回った電圧を保持する事を無くす。同様に、タイミ
ング２において、クロックＣ１が立下りクロックＣ１Ｘ
が立上がった時、トランスミッションゲート１１が非導
通になる。トランスミッションゲート１１が非導通にな
るまでは、信号Ｄの基板電圧レベルの入力が信号Ｍに供
給されている。トランスミッションゲート１１が非導通
になった時、本発明の特徴である基板側に短絡させるス
イッチであるＰ型ＭＯＳＦＥＴ１５により信号Ｍはフロ
ーティングにはならず、基板電圧レベルとして保持され
る。
【００１７】基板電圧レベルとして保持される事によ
り、トランスミッションゲート１１が非導通になる瞬間
に、クロックＣ１Ｘと信号Ｍの間に生じる寄生容量によ
るカップリングにより、信号Ｍが基板電圧レベルから上
回った電圧を保持する事を無くす。
【００１８】以上、Ｎ型基板を使用した場合、 基板電
圧レベルより上回ったドレインと基板間のＰＮ接合ダイ
オードが順バイアスとなる事を最小限とし、ホールの発
生を押さえた。例えば光電変換装置のような受光素子を
内蔵する半導体装置においては、迷走キャリアであるホ
ールが受光素子に混入する事が少なくなり、その混入度
合いが少ないため、固定パターンノイズを防止する事が
出来た。
【００１９】（実施形態３）図５は本発明の第３の実施
形態におけるダイナミックフリップフロップの回路図を
示す。
【００２０】Ｐ型半導体基板を用いた場合、クロックＣ
１により制御され、クロックＣ１がＶＤＤレベルになっ
た時インバータとして働き、信号Ｄを入力し反転して信
号ＭＸを出力するクロックドインバータ２１と、クロッ
クＣ２により制御され、クロックＣ２がＶＤＤレベルに
なった時インバータとして働き、信号ＭＸを入力し反転
して信号Ｗを出力するクロックドインバータ２２と、本
発明の特徴である基板電圧レベルより下回った電圧を保
持する事を無くし、少数キャリアの発生を最小限に押さ
えるためにクロックドインバータ２１の出力信号である
信号ＭＸをゲートに入力し、ソースを基板電圧レベルに
接続しドレインを信号Ｄと接続するＮ型ＭＯＳＦＥＴ２
３とクロックドインバータ２２の出力信号である信号Ｑ
をゲートに入力し、ソースを基板電圧レベルに接続しド
レインを信号ＭＸと接続するＮ型ＭＯＳＦＥＴ２４を追
加し構成される。この様な回路構成にする事により、第
１の実施形態と同様にクロックＣ１及びクロックＣ２の
影響を受けず、基板電圧レベルより下回った電圧を保持
する事を無くす事が出来る。
【００２１】（実施形態４）図６は本発明の第４の実施
形態におけるダイナミックフリップフロップの回路図を
示す。
【００２２】Ｎ型半導体基板を用いた場合、クロックＣ
１により制御され、クロックＣ１がＶＳＳレベルになっ
た時インバータとして働き、信号Ｄを入力し反転して信
号ＭＸを出力するクロックドインバータ３１と、クロッ
クＣ２により制御され、クロックＣ２がＶＳＳレベルに
なった時インバータとして働き、信号ＭＸを入力し反転
して信号Ｗを出力するクロックドインバータ３２と、本
発明の特徴である基板電圧レベルより上回った電圧を保
持する事を無くし、少数キャリアの発生を最小限に押さ
えるためにクロックドインバータ３１の出力信号である
信号ＭＸをゲートに入力し、ソースを基板電圧レベルに
接続しドレインを信号Ｄと接続するＰ型ＭＯＳＦＥＴ３
３とクロックドインバータ３２の出力信号である信号Ｑ
をゲートに入力し、ソースを基板電圧レベルに接続しド
レインを信号ＭＸと接続するＰ型ＭＯＳＦＥＴ３４を追
加し構成される。この様な回路構成にする事により、第
２の実施形態と同様にクロックＣ１及びクロックＣ２の
影響を受けず、基板電圧レベルより上回った電圧を保持
する事を無くす事が出来る。
【００２３】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような優れた効果を奏じる。
クロックのタイミングによりフローティングになる信号
線を基板側に短絡させるスイッチを設けた事により、
Ｐ型半導体基板においては、基板電圧レベルより下回っ
た電圧を保持する事を無くすことが出来、また、Ｎ型半
導体基板においては、基板電圧レベルより上回った電圧
を保持する事を無くすことが出来る。このため、少数キ
ャリアの発生を最小限に押さえるる事が出来るという効
果がある。
【図面の簡単な説明】
【図１】本発明のダイナミックフリップフロップの第１
の実施形態の回路図である。
【図２】本発明のダイナミックフリップフロップの第１
の実施形態のタイミング図である。
【図３】本発明のダイナミックフリップフロップの第２
の実施形態の回路図である。
【図４】本発明のダイナミックフリップフロップの第２
の実施形態のタイミング図である。
【図５】本発明のダイナミックフリップフロップの第３
の実施形態の回路図である。
【図６】本発明のダイナミックフリップフロップの第４
の実施形態の回路図である。
【図７】従来のダイナミックフリップフロップの回路図
である。
【図８】従来のダイナミックフリップフロップのタイミ
ング図である。
【符号の説明】
Ｃ１、Ｃ２、Ｃ１Ｘ、Ｃ２Ｘ クロック Ｄ、Ｍ、ＭＸ、ＱＸ、Ｑ 信号 １、 ３、１１、１３、１０１，１０３ トランスミッ
ションゲート ２、 ４、１２、１４、１０２、１０４ インバータ ２１、２２、３１、３２ クロックドインバータ ５、 ６、２３、２４ Ｎ型ＭＯＳＦＥＴ １５、１６、３３、３４ Ｐ型ＭＯＳＦＥＴ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミックフリップフロップにおい
    て、クロックのタイミングによりフローティングになる
    信号線を基板側に短絡させるスイッチを設けた事を特徴
    とするダイナミックフリップフロップ。
  2. 【請求項２】 請求項１記載のダイナミックフリップフ
    ロップをシフトレジスタに用いた事を特徴とするダイナ
    ミックシフトレジスタ。
  3. 【請求項３】 請求項１記載のダイナミックフリップフ
    ロップを光電変換装置に用いた事を特徴とする半導体装
    置。
  4. 【請求項４】 請求項２記載のダイナミックシフトレジ
    スタを光電変換装置に用いた事を特徴とする半導体装
    置。
  5. 【請求項５】 請求項１記載のダイナミックフリップフ
    ロップにおいて、第１のＮ型ＭＯＳＦＥＴのドレイン
    と、第１のＰ型ＭＯＳＦＥＴのドレインを接続し、前記
    第１のＮ型ＭＯＳＦＥＴのソースと、前記第１のＰ型Ｍ
    ＯＳＦＥＴのソースを接続し、前記第１のＮ型ＭＯＳＦ
    ＥＴのゲートに第１のクロックＣ１を入力し、前記第１
    クロックＣ１がＶＤＤレベルの時信号Ｄを入力し信号Ｍ
    として出力し、前記第１のＰ型ＭＯＳＦＥＴのゲートに
    前記第１のクロックの反転信号Ｃ１Ｘを入力し、前記第
    １クロックＣ１Ｘが基板電圧レベルの時前記信号Ｄを前
    記信号Ｍとして出力する第１のトランスミッションゲー
    トと、前記信号Ｍを入力とし、反転して信号ＭＸを出力
    する第１のインバータと、第２のＮ型ＭＯＳＦＥＴのド
    レインと、第２のＰ型ＭＯＳＦＥＴのドレインを接続
    し、前記第２のＮ型ＭＯＳＦＥＴのソースと、前記第２
    のＰ型ＭＯＳＦＥＴのソースを接続し、前記第２のＮ型
    ＭＯＳＦＥＴのゲートに第２のクロックＣ２を入力し、
    前記第２クロックＣ２がＶＤＤレベルの時前記第２のイ
    ンバータの出力である前記信号ＭＸを入力し信号ＱＸと
    して出力し、前記第２のＰ型ＭＯＳＦＥＴのゲートに前
    記第２のクロックの反転信号Ｃ２Ｘを入力し、前記第２
    クロックＣ２Ｘが基板電圧レベルの時前記信号ＭＸを前
    記信号ＱＸとして出力する第２のトランスミッションゲ
    ートと、前記信号ＱＸを入力とし、反転して信号Ｑを出
    力する第２のインバータと、前記第１のインバータの前
    記信号ＭＸをゲートに入力し、ソースを基板電圧レベル
    に接続しドレインを前記信号Ｍと接続する第３のＮ型Ｍ
    ＯＳＦＥＴと前記第２のインバータの前記信号Ｑをゲー
    トに入力し、ソースを基板電圧レベルに接続しドレイン
    を前記信号ＱＸと接続する第４のＮ型ＭＯＳＦＥＴとか
    らなる事を特徴とするダイナミックフリップフロップ。
  6. 【請求項６】 請求項５記載のダイナミックフリップフ
    ロップをシフトレジスタに用いた事を特徴とするダイナ
    ミックシフトレジスタ。
  7. 【請求項７】 請求項５記載のダイナミックフリップフ
    ロップを光電変換装置に用いた事を特徴とする半導体装
    置。
  8. 【請求項８】 請求項６記載のダイナミックシフトレジ
    スタを光電変換装置に用いた事を特徴とする半導体装
    置。
  9. 【請求項９】 請求項１記載のダイナミックフリップフ
    ロップにおいて、第１のＰ型ＭＯＳＦＥＴのドレイン
    と、第１のＰ型ＭＯＳＦＥＴのドレインを接続し、前記
    第１のＮ型ＭＯＳＦＥＴのソースと、前記第１のＰ型Ｍ
    ＯＳＦＥＴのソースを接続し、前記第１のＮ型ＭＯＳＦ
    ＥＴのゲートに第１のクロックＣ１を入力し、前記第１
    クロックＣ１が基板電圧レベルの時信号Ｄを入力し信号
    Ｍとして出力し、前記第１のＰ型ＭＯＳＦＥＴのゲート
    に前記第１のクロックの反転信号Ｃ１Ｘを入力し、前記
    第１クロックＣ１ＸがＶＳＳレベルの時前記信号Ｄを前
    記信号Ｍとして出力する第１のトランスミッションゲー
    トと、前記信号Ｍを入力とし、反転して信号ＭＸを出力
    する第１のインバータと、第２のＮ型ＭＯＳＦＥＴのド
    レインと、第２のＰ型ＭＯＳＦＥＴのドレインを接続
    し、前記第２のＮ型ＭＯＳＦＥＴのソースと、前記第２
    のＰ型ＭＯＳＦＥＴのソースを接続し、前記第２のＮ型
    ＭＯＳＦＥＴのゲートに第２のクロックＣ２を入力し、
    前記第２クロックＣ２が基板電圧レベルの時前記第２の
    インバータの出力である前記信号ＭＸを入力し信号ＱＸ
    として出力し、前記第２のＰ型ＭＯＳＦＥＴのゲートに
    前記第２のクロックの反転信号Ｃ２Ｘを入力し、前記第
    ２クロックＣ２ＸがＶＳＳレベルの時前記信号ＭＸを前
    記信号ＱＸとして出力する第２のトランスミッションゲ
    ートと、前記信号ＱＸを入力とし、反転して信号Ｑを出
    力する第２のインバータと、前記第１のインバータの前
    記信号ＭＸをゲートに入力し、ソースを基板電圧レベル
    に接続しドレインを前記信号Ｍと接続する第３のＰ型Ｍ
    ＯＳＦＥＴと前記第２のインバータの前記信号Ｑをゲー
    トに入力し、ソースを基板電圧レベルに接続しドレイン
    を前記信号ＱＸと接続する第４のＰ型ＭＯＳＦＥＴとか
    らなる事を特徴とするダイナミックフリップフロップ。
  10. 【請求項１０】 請求項９記載のダイナミックフリップ
    フロップをシフトレジスタに用いた事を特徴とするダイ
    ナミックシフトレジスタ。
  11. 【請求項１１】 請求項９記載のダイナミックフリップ
    フロップを光電変換装置に用いた事を特徴とする半導体
    装置。
  12. 【請求項１２】 請求項１０記載のダイナミックシフト
    レジスタを光電変換装置に用いた事を特徴とする半導体
    装置。
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