JPH029459B2 - - Google Patents
Info
- Publication number
- JPH029459B2 JPH029459B2 JP56075176A JP7517681A JPH029459B2 JP H029459 B2 JPH029459 B2 JP H029459B2 JP 56075176 A JP56075176 A JP 56075176A JP 7517681 A JP7517681 A JP 7517681A JP H029459 B2 JPH029459 B2 JP H029459B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- mos transistor
- channel mos
- transistor
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 14
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 17
- 230000010354 integration Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
本発明はゲート回路を構成する半導体回路に係
わり、特に実質的に絶縁物である基板上に半導体
素子を形成する半導体装置に好適する半導体回路
に関する。 MOS型集積回路の高集積化、高性能化の一手
段として、絶縁基板上に成長させた半導体単結晶
層にMOS型トランジスタを形成するいわゆる
SOS(Silicon On Sapphire)技術がある。この
SOSの一つの特徴は、P型ウエル領域が不必要な
ため素子間分離のスペースが小さくてすみ、高集
積化が実現できることである。第1図aは記号で
示されるインバータ、同図bはこれを具体化した
CMOSインバータ回路図、同図cはこれをSOS
技術で具体化したパターン平面図で、T1はPチ
ヤネル型MOSトランジスタ、T2はNチヤネル型
MOSトランジスタ、1aは縦方向に沿うP型領
域、1bは同じくN型領域、2は横方向に沿う電
源VDD配線、3は同じくVSS配線、4は同じくゲ
ート入力配線、5は同じく出力配線である。第3
図aは記号で示されるノア回路、同図bはこれを
具体化したCMOSノア回路図、同図cはこれを
SOS技術で具体化したパターン平面図で、T11,
T12はPチヤネル型トランジスタ、T13,T14はN
チヤネル型トランジスタ、11aは縦方向に沿う
P型領域、11b,11cは同じくN型領域、1
2,13は横方向に沿う電源VDD,VSS配線、1
41,142は同じくゲート入力配線、15は同じ
く出力配線である。 しかしながら上記第1図、第3図の回路では、
高電位となる電源VDD側にPチヤネル型トランジ
スタ、低電位となる電源VSS(接地)側にNチヤネ
ル型トランジスタが配置される構成であるため、
上記PチヤネルとNチヤネルのトランジスタを相
接配置した場合には、PN接合による順方向電流
が流れてしまうため、上記PチヤネルとNチヤネ
ルのトランジスタは図の如く分離して配置しなけ
ればならない。もしくは第2図の如くPチヤネル
とNチヤネルのトランジスタを相接した構造で
は、PN接合の順方向接触電位差内の電圧でしか
動作させることができない。 本発明は上記実情に鑑みてなされたもので、高
電位供給端と出力端間にNチヤネル型トランジス
タを配置すると共に低電位供給端と前記出力端間
にPチヤネル型トランジスタを配置することによ
り、PチヤネルとNチヤネルを相接してもこれら
の間が逆バイアスつまり、絶縁された状態で動作
させることができ、以つて高集積化が可能となる
半導体回路を提供しようとするものである。 以下図面を参照して本発明の一実施例を説明す
る。第4図は同実施例を説明するためのもので、
同図aは論理記号で示されるバツフア20、同図
bはその具体的CMOSバツフア回路図、同図c
はこれをSOS技術で具体化したパターン平面図、
同図dは同図cのD−D線に沿う断面図である。
図中T21はNチヤネル型MOSトランジスタ、T22
はPチヤネル型MOSトランジスタ、21aは縦
方向に沿つて設けられたN型領域、21bは同じ
くP型領域、22は横方向に沿う電源VDD配線、
23は同じく電源VSS配線、24は同じくゲート
入力配線、25は同じく出力配線、26はサフア
イア基板、27は絶縁膜である。 第4図の構成において、トランジスタT21及び
T22がエンハンスメント型の場合の基本動作は、
入力INがVDDレベルつまり“1”レベルになると
トランジスタT21がオン、T22がオフで出力OUT
はVDDつまり“1”レベルになる。次に入力INが
VSSレベルつまり“0”レベルになるとトランジ
スタT21がオフ、T22がオンで出力OUTはVSSつ
まり“0”レベルになる。このバツフア動作は下
記の第1表に示され、トランジスタT21,T22が
デプレツシヨン型の場合の動作は下記の第2表に
示される。
わり、特に実質的に絶縁物である基板上に半導体
素子を形成する半導体装置に好適する半導体回路
に関する。 MOS型集積回路の高集積化、高性能化の一手
段として、絶縁基板上に成長させた半導体単結晶
層にMOS型トランジスタを形成するいわゆる
SOS(Silicon On Sapphire)技術がある。この
SOSの一つの特徴は、P型ウエル領域が不必要な
ため素子間分離のスペースが小さくてすみ、高集
積化が実現できることである。第1図aは記号で
示されるインバータ、同図bはこれを具体化した
CMOSインバータ回路図、同図cはこれをSOS
技術で具体化したパターン平面図で、T1はPチ
ヤネル型MOSトランジスタ、T2はNチヤネル型
MOSトランジスタ、1aは縦方向に沿うP型領
域、1bは同じくN型領域、2は横方向に沿う電
源VDD配線、3は同じくVSS配線、4は同じくゲ
ート入力配線、5は同じく出力配線である。第3
図aは記号で示されるノア回路、同図bはこれを
具体化したCMOSノア回路図、同図cはこれを
SOS技術で具体化したパターン平面図で、T11,
T12はPチヤネル型トランジスタ、T13,T14はN
チヤネル型トランジスタ、11aは縦方向に沿う
P型領域、11b,11cは同じくN型領域、1
2,13は横方向に沿う電源VDD,VSS配線、1
41,142は同じくゲート入力配線、15は同じ
く出力配線である。 しかしながら上記第1図、第3図の回路では、
高電位となる電源VDD側にPチヤネル型トランジ
スタ、低電位となる電源VSS(接地)側にNチヤネ
ル型トランジスタが配置される構成であるため、
上記PチヤネルとNチヤネルのトランジスタを相
接配置した場合には、PN接合による順方向電流
が流れてしまうため、上記PチヤネルとNチヤネ
ルのトランジスタは図の如く分離して配置しなけ
ればならない。もしくは第2図の如くPチヤネル
とNチヤネルのトランジスタを相接した構造で
は、PN接合の順方向接触電位差内の電圧でしか
動作させることができない。 本発明は上記実情に鑑みてなされたもので、高
電位供給端と出力端間にNチヤネル型トランジス
タを配置すると共に低電位供給端と前記出力端間
にPチヤネル型トランジスタを配置することによ
り、PチヤネルとNチヤネルを相接してもこれら
の間が逆バイアスつまり、絶縁された状態で動作
させることができ、以つて高集積化が可能となる
半導体回路を提供しようとするものである。 以下図面を参照して本発明の一実施例を説明す
る。第4図は同実施例を説明するためのもので、
同図aは論理記号で示されるバツフア20、同図
bはその具体的CMOSバツフア回路図、同図c
はこれをSOS技術で具体化したパターン平面図、
同図dは同図cのD−D線に沿う断面図である。
図中T21はNチヤネル型MOSトランジスタ、T22
はPチヤネル型MOSトランジスタ、21aは縦
方向に沿つて設けられたN型領域、21bは同じ
くP型領域、22は横方向に沿う電源VDD配線、
23は同じく電源VSS配線、24は同じくゲート
入力配線、25は同じく出力配線、26はサフア
イア基板、27は絶縁膜である。 第4図の構成において、トランジスタT21及び
T22がエンハンスメント型の場合の基本動作は、
入力INがVDDレベルつまり“1”レベルになると
トランジスタT21がオン、T22がオフで出力OUT
はVDDつまり“1”レベルになる。次に入力INが
VSSレベルつまり“0”レベルになるとトランジ
スタT21がオフ、T22がオンで出力OUTはVSSつ
まり“0”レベルになる。このバツフア動作は下
記の第1表に示され、トランジスタT21,T22が
デプレツシヨン型の場合の動作は下記の第2表に
示される。
【表】
【表】
上記動作を更に詳細に説明する。上記トランジ
スタT21,T22がデプレツシヨン型の場合には、
入力INがVDDレベルになるとトランジスタT21,
T22が共にオン状態となつて電源間に直流的に電
流が流れ、また出力電位OUTはトランジスタ
T21,T22のgm(コンダクタンス)比に応じた
“1”が出力される。次に入力INがVSSレベルの
時も同様に考えられ、トランジスタT21,T22の
gm比に応じた“0”が出力される(第9図b)。 次にトランジスタT21,T22が第8図aのC、
同図bのC′のようにエンハンスメント型(E型)
とすると、まず入力INがVDDレベルの時トランジ
スタT21は飽和動作、トランジスタT22はオフ状
態となり、出力の電位OUTは“VDD−VthN”(但
しVthNはNチヤネル型トランジスタの閾値電圧)
となる。入力INがVSSレベルの時も同様にして出
力の電位OUTは“VSS+|VthP|”(但しVthPは
Pチヤネル型トランジスタの閾値電圧)となる
(第9図c)。 次にトランジスタT21,T22が第8図aのb、
同図bのb′のように、閾値電圧がほとんど零であ
る場合は、入力INがVDDレベルの時トランジスタ
T21は飽和動作、T22はオフ状態となり、出力電
位OUTはVDDレベルになる。入力INがVSSレベル
の時も同様にして出力電位OUTはVSSレベルにな
る(第9図d)。 第4図の構成であれば、N型領域21aは高電
源VDDに接続され、P型領域21bは低電位電源
VSSに接続されることによりPN逆バイアス状態
で相接しているため、バツフア動作が正常に行な
えると共に高集積化が可能となるものである。 第5図は本発明の他の実施例で、同図aは論理
記号で示されるオア回路30、同図bはその具体
的CMOSバツフア回路図、同図cはこれをSOS
技術を用いて具体化したパターン平面図で、
T31,T32はNチヤネル型トランジスタ、T33,
T34はPチヤネル型トランジスタ、31a,31
bは縦方向に沿うN型領域、31cはN型領域3
1bと相接した状態で縦方向に設けられるP型領
域、32,33は横方向に沿う電源VDD,VSS配
線、341,342は同じくゲート入力配線、35
は同じく出力配線である。この第5図のオア回路
動作(但しエンハンスメント型の場合)は下記の
第3表に示される。
スタT21,T22がデプレツシヨン型の場合には、
入力INがVDDレベルになるとトランジスタT21,
T22が共にオン状態となつて電源間に直流的に電
流が流れ、また出力電位OUTはトランジスタ
T21,T22のgm(コンダクタンス)比に応じた
“1”が出力される。次に入力INがVSSレベルの
時も同様に考えられ、トランジスタT21,T22の
gm比に応じた“0”が出力される(第9図b)。 次にトランジスタT21,T22が第8図aのC、
同図bのC′のようにエンハンスメント型(E型)
とすると、まず入力INがVDDレベルの時トランジ
スタT21は飽和動作、トランジスタT22はオフ状
態となり、出力の電位OUTは“VDD−VthN”(但
しVthNはNチヤネル型トランジスタの閾値電圧)
となる。入力INがVSSレベルの時も同様にして出
力の電位OUTは“VSS+|VthP|”(但しVthPは
Pチヤネル型トランジスタの閾値電圧)となる
(第9図c)。 次にトランジスタT21,T22が第8図aのb、
同図bのb′のように、閾値電圧がほとんど零であ
る場合は、入力INがVDDレベルの時トランジスタ
T21は飽和動作、T22はオフ状態となり、出力電
位OUTはVDDレベルになる。入力INがVSSレベル
の時も同様にして出力電位OUTはVSSレベルにな
る(第9図d)。 第4図の構成であれば、N型領域21aは高電
源VDDに接続され、P型領域21bは低電位電源
VSSに接続されることによりPN逆バイアス状態
で相接しているため、バツフア動作が正常に行な
えると共に高集積化が可能となるものである。 第5図は本発明の他の実施例で、同図aは論理
記号で示されるオア回路30、同図bはその具体
的CMOSバツフア回路図、同図cはこれをSOS
技術を用いて具体化したパターン平面図で、
T31,T32はNチヤネル型トランジスタ、T33,
T34はPチヤネル型トランジスタ、31a,31
bは縦方向に沿うN型領域、31cはN型領域3
1bと相接した状態で縦方向に設けられるP型領
域、32,33は横方向に沿う電源VDD,VSS配
線、341,342は同じくゲート入力配線、35
は同じく出力配線である。この第5図のオア回路
動作(但しエンハンスメント型の場合)は下記の
第3表に示される。
【表】
第6図は本発明の異なる実施例で、同図aは論
理記号で示されるアンド回路40同図bはその具
体的CMOSアンド回路図、同図cはこれをSOS
技術を用いて具体化したパターン平面図で、
T41,T42はNチヤネル型トランジスタ、T43,
T44はPチヤネル型トランジスタ、41aは縦方
向に沿うN型領域、41bは同じく縦方向に沿い
領域41aと相接するP型領域、41cは縦方向
に沿うP型領域、42,43は横方向に沿う電源
VDD,VSS配線、441,442は同じくゲート入力
配線、45は同じく出力配線である。第6図のア
ンド回路動作は下記の第4表に示される。
理記号で示されるアンド回路40同図bはその具
体的CMOSアンド回路図、同図cはこれをSOS
技術を用いて具体化したパターン平面図で、
T41,T42はNチヤネル型トランジスタ、T43,
T44はPチヤネル型トランジスタ、41aは縦方
向に沿うN型領域、41bは同じく縦方向に沿い
領域41aと相接するP型領域、41cは縦方向
に沿うP型領域、42,43は横方向に沿う電源
VDD,VSS配線、441,442は同じくゲート入力
配線、45は同じく出力配線である。第6図のア
ンド回路動作は下記の第4表に示される。
【表】
第7図は本発明の更に異なる実施例で、同図a
は論理記号で示されるオア回路、アンド回路の組
み合わせ回路図、同図bはその具体的CMOS回
路、同図cはこれをSOS技術で具体化したパター
ン平面図で、T51〜T53はNチヤネル型トランジ
スタ、T54〜T56はPチヤネル型トランジスタ、
51a,51bはP型領域、51cはP型領域5
1a,51bと相接配置されるN型領域、52,
53は横方向に沿う電源VDD,VSS配線、541〜
543は同じくゲート入力配線、55は同じく出
力配線である。第7図の論理回路動作は下記の第
5表に示される。
は論理記号で示されるオア回路、アンド回路の組
み合わせ回路図、同図bはその具体的CMOS回
路、同図cはこれをSOS技術で具体化したパター
ン平面図で、T51〜T53はNチヤネル型トランジ
スタ、T54〜T56はPチヤネル型トランジスタ、
51a,51bはP型領域、51cはP型領域5
1a,51bと相接配置されるN型領域、52,
53は横方向に沿う電源VDD,VSS配線、541〜
543は同じくゲート入力配線、55は同じく出
力配線である。第7図の論理回路動作は下記の第
5表に示される。
【表】
なお本発明は実施例のみに限られることなく
種々の応用が可能である。例えば第5図以降の実
施例では使用素子をエンハンスメント型とした
が、デプレツシヨン型トランジスタで置換えても
よいし、閾値電圧が略零のMOSトランジスタを
使用してもよい。 以上説明した如く本発明によれば、Pチヤネル
領域とNチヤネル領域を相接できるので、高集積
化が可能となる半導体回路が提供できるものであ
る。
種々の応用が可能である。例えば第5図以降の実
施例では使用素子をエンハンスメント型とした
が、デプレツシヨン型トランジスタで置換えても
よいし、閾値電圧が略零のMOSトランジスタを
使用してもよい。 以上説明した如く本発明によれば、Pチヤネル
領域とNチヤネル領域を相接できるので、高集積
化が可能となる半導体回路が提供できるものであ
る。
第1図aは論理記号で示されるインバータ、同
図bはそのCMOSインバータ回路図、同図cは
そのパターン平面図、第2図は上記インバータの
他のパターン平面図、第3図aは論理記号で示さ
れるノア回路図、同図bはそのCMOSノア回路
図、同図cはそのパターン平面図、第4図は本発
明の一実施例を説明するためのもので、同図aは
論理記号で示されるバツフア、同図bはその
CMOSバツフア回路図、同図cはそのパターン
平面図、同図dは同図cのD−D線に沿う断面
図、第5図は本発明の他の実施例を説明するため
のもので、同図aは論理記号で示されるオア回路
図、同図bはそのCMOSオア回路図、同図cは
そのパターン平面図、第6図は本発明の異なる実
施例を説明するためのもので、同図aは論理記号
で示されるアンド回路図、同図bはそのCMOS
アンド回路図、同図cはそのパターン平面図、第
7図は本発明の更に異なる実施例を説明するため
のもので、同図aは論理記号で示されるオア、ア
ンド組合わせ回路図、同図bはそのCMOS回路
図、同図cはそのパターン平面図、第8図a,b
はMOSトランジスタのVGS−IDS特性図、第9図a
ないしdは第4図の動作を示す信号波形図であ
る。 T21,T22,T31〜T34,T41〜T44,T51〜T56…
…MOSトランジスタ、20……バツフア、30
……オア回路、40……アンド回路。
図bはそのCMOSインバータ回路図、同図cは
そのパターン平面図、第2図は上記インバータの
他のパターン平面図、第3図aは論理記号で示さ
れるノア回路図、同図bはそのCMOSノア回路
図、同図cはそのパターン平面図、第4図は本発
明の一実施例を説明するためのもので、同図aは
論理記号で示されるバツフア、同図bはその
CMOSバツフア回路図、同図cはそのパターン
平面図、同図dは同図cのD−D線に沿う断面
図、第5図は本発明の他の実施例を説明するため
のもので、同図aは論理記号で示されるオア回路
図、同図bはそのCMOSオア回路図、同図cは
そのパターン平面図、第6図は本発明の異なる実
施例を説明するためのもので、同図aは論理記号
で示されるアンド回路図、同図bはそのCMOS
アンド回路図、同図cはそのパターン平面図、第
7図は本発明の更に異なる実施例を説明するため
のもので、同図aは論理記号で示されるオア、ア
ンド組合わせ回路図、同図bはそのCMOS回路
図、同図cはそのパターン平面図、第8図a,b
はMOSトランジスタのVGS−IDS特性図、第9図a
ないしdは第4図の動作を示す信号波形図であ
る。 T21,T22,T31〜T34,T41〜T44,T51〜T56…
…MOSトランジスタ、20……バツフア、30
……オア回路、40……アンド回路。
Claims (1)
- 【特許請求の範囲】 1 高電位供給端と出力端間に配置されゲート電
極が信号入力端に接続されたNチヤネル型MOS
トランジスタと、低電位供給端と前記出力端間に
配置されゲート電極が信号入力端に接続されたP
チヤネル型MOSトランジスタとを具備し、前記
Nチヤネル型MOSトランジスタ及びPチヤネル
型MOSトランジスタは、それぞれ独立のソース、
ドレイン、チヤネル領域を有し、かつ前記Nチヤ
ネル型MOSトランジスタとPチヤネル型MOSト
ランジスタは、並行した状態で相接していること
を特徴とする半導体回路。 2 前記Nチヤネル型及びPチヤネル型MOSト
ランジスタはエンハンスメント型である特許請求
の範囲第1項に記載の半導体回路。 3 前記Nチヤネル型及びPチヤネル型MOSト
ランジスタはデプレツシヨン型である特許請求の
範囲第1項に記載の半導体回路。 4 前記Nチヤネル型及びPチヤネル型MOSト
ランジスタは閾値電圧が略零である特許請求の範
囲第1項に記載の半導体回路。 5 前記Nチヤネル型及びPチヤネル型MOSト
ランジスタのゲート電極は共通の信号入力端に接
続されてバツフア回路を構成する特許請求の範囲
第1項に記載の半導体回路。 6 前記Nチヤネル型MOSトランジスタは、前
記高電位供給端と前記出力端との間に並列接続さ
れた第1及び第2のNチヤネル型MOSトランジ
スタからなり、前記Pチヤネル型MOSトランジ
スタは、前記低電位供給端と前記出力端との間に
直列接続された第1及び第2のPチヤネル型
MOSトランジスタからなり、前記第1のNチヤ
ネル型MOSトランジスタ及び第1のPチヤネル
型MOSトランジスタのゲート電極は第1の信号
入力端に接続され、前記第2のNチヤネル型
MOSトランジスタ及び第2のPチヤネル型MOS
トランジスタのゲート電極は第2の信号入力端に
接続されてオア回路を構成する特許請求の範囲第
1項に記載の半導体回路。 7 前記Nチヤネル型MOSトランジスタは、前
記高電位供給端と前記出力端との間に直列接続さ
れた第1及び第2のNチヤネル型MOSトランジ
スタからなり、前記Pチヤネル型MOSトランジ
スタは、前記低電位供給端と前記出力端との間に
直列接続された第1及び第2のPチヤネル型
MOSトランジスタからなり、前記第1のNチヤ
ネル型MOSトランジスタ及び第1のPチヤネル
型MOSトランジスタのゲート電極は前記第1の
信号入力端に接続され、前記第2のNチヤネル型
MOSトランジスタ及び第2のPチヤネル型MOS
トランジスタのゲート電極は前記第2の信号入力
端に接続されてアンド回路を構成する特許請求の
範囲第1項に記載の半導体回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56075176A JPS57190423A (en) | 1981-05-19 | 1981-05-19 | Semiconductor circuit |
US06/378,266 US4883986A (en) | 1981-05-19 | 1982-05-14 | High density semiconductor circuit using CMOS transistors |
DE8282302516T DE3275613D1 (en) | 1981-05-19 | 1982-05-18 | Semiconductor circuit |
EP82302516A EP0066980B1 (en) | 1981-05-19 | 1982-05-18 | Semiconductor circuit |
US07/345,358 US5017994A (en) | 1981-05-19 | 1989-05-01 | Semiconductor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56075176A JPS57190423A (en) | 1981-05-19 | 1981-05-19 | Semiconductor circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57190423A JPS57190423A (en) | 1982-11-24 |
JPH029459B2 true JPH029459B2 (ja) | 1990-03-02 |
Family
ID=13568630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56075176A Granted JPS57190423A (en) | 1981-05-19 | 1981-05-19 | Semiconductor circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57190423A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
EP0570584A1 (en) * | 1991-01-12 | 1993-11-24 | SHIBATA, Tadashi | Semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5619660A (en) * | 1979-07-26 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Complementary mis logic circuit |
-
1981
- 1981-05-19 JP JP56075176A patent/JPS57190423A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5619660A (en) * | 1979-07-26 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Complementary mis logic circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS57190423A (en) | 1982-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001352077A (ja) | Soi電界効果トランジスタ | |
JP2006270027A (ja) | 半導体装置および相補形mis論理回路 | |
US5677550A (en) | Integrated circuit devices including insulated-gate transistor device having two separately biasable gates | |
KR880004589A (ko) | 기판바이어스 전압발생기를 구비한 상보형 집적회로 배열 | |
EP0066980B1 (en) | Semiconductor circuit | |
JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
JPH09270699A (ja) | レベルシフト回路 | |
JPH029459B2 (ja) | ||
US5463240A (en) | CMIS device with increased gain | |
KR900003940B1 (ko) | 상보형(相補形) 금속산화막 반도체 직접회로장치 | |
JPS5937585B2 (ja) | 相補性mis論理回路 | |
US4329700A (en) | Semi-conductor inverter using complementary junction field effect transistor pair | |
JP3248791B2 (ja) | 半導体装置 | |
JP3272272B2 (ja) | 半導体集積回路の製造方法 | |
KR940009358B1 (ko) | 반도체장치 | |
JP3537431B2 (ja) | 半導体装置 | |
US20040150045A1 (en) | LSI alleviating hysteresis of delay time | |
JP2007110009A (ja) | 半導体回路とその製造方法 | |
KR100244287B1 (ko) | 씨모스펫 | |
JPS5943828B2 (ja) | Mos形集積回路の製造方法 | |
JP2006324472A (ja) | 半導体集積回路装置 | |
JP2007013748A (ja) | 入出力回路装置 | |
JPH01114117A (ja) | Cmos出力バッファ回路 | |
JPS6146988B2 (ja) | ||
JPH06232728A (ja) | 入出力回路 |