JPH029459B2 - - Google Patents
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- JPH029459B2 JPH029459B2 JP56075176A JP7517681A JPH029459B2 JP H029459 B2 JPH029459 B2 JP H029459B2 JP 56075176 A JP56075176 A JP 56075176A JP 7517681 A JP7517681 A JP 7517681A JP H029459 B2 JPH029459 B2 JP H029459B2
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- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 claims 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
本発明はゲート回路を構成する半導体回路に係
わり、特に実質的に絶縁物である基板上に半導体
素子を形成する半導体装置に好適する半導体回路
に関する。 MOS型集積回路の高集積化、高性能化の一手
段として、絶縁基板上に成長させた半導体単結晶
層にMOS型トランジスタを形成するいわゆる
SOS（Silicon On Sapphire）技術がある。この
SOSの一つの特徴は、Ｐ型ウエル領域が不必要な
ため素子間分離のスペースが小さくてすみ、高集
積化が実現できることである。第１図ａは記号で
示されるインバータ、同図ｂはこれを具体化した
CMOSインバータ回路図、同図ｃはこれをSOS
技術で具体化したパターン平面図で、T1はＰチ
ヤネル型MOSトランジスタ、T2はＮチヤネル型
MOSトランジスタ、１ａは縦方向に沿うＰ型領
域、１ｂは同じくＮ型領域、２は横方向に沿う電
源VDD配線、３は同じくVSS配線、４は同じくゲ
ート入力配線、５は同じく出力配線である。第３
図ａは記号で示されるノア回路、同図ｂはこれを
具体化したCMOSノア回路図、同図ｃはこれを
SOS技術で具体化したパターン平面図で、T11，
T12はＰチヤネル型トランジスタ、T13，T14はＮ
チヤネル型トランジスタ、１１ａは縦方向に沿う
Ｐ型領域、１１ｂ，１１ｃは同じくＮ型領域、１
２，１３は横方向に沿う電源VDD，VSS配線、１
４1，１４2は同じくゲート入力配線、１５は同じ
く出力配線である。 しかしながら上記第１図、第３図の回路では、
高電位となる電源VDD側にＰチヤネル型トランジ
スタ、低電位となる電源VSS（接地）側にＮチヤネ
ル型トランジスタが配置される構成であるため、
上記ＰチヤネルとＮチヤネルのトランジスタを相
接配置した場合には、PN接合による順方向電流
が流れてしまうため、上記ＰチヤネルとＮチヤネ
ルのトランジスタは図の如く分離して配置しなけ
ればならない。もしくは第２図の如くＰチヤネル
とＮチヤネルのトランジスタを相接した構造で
は、PN接合の順方向接触電位差内の電圧でしか
動作させることができない。 本発明は上記実情に鑑みてなされたもので、高
電位供給端と出力端間にＮチヤネル型トランジス
タを配置すると共に低電位供給端と前記出力端間
にＰチヤネル型トランジスタを配置することによ
り、ＰチヤネルとＮチヤネルを相接してもこれら
の間が逆バイアスつまり、絶縁された状態で動作
させることができ、以つて高集積化が可能となる
半導体回路を提供しようとするものである。 以下図面を参照して本発明の一実施例を説明す
る。第４図は同実施例を説明するためのもので、
同図ａは論理記号で示されるバツフア２０、同図
ｂはその具体的CMOSバツフア回路図、同図ｃ
はこれをSOS技術で具体化したパターン平面図、
同図ｄは同図ｃのＤ−Ｄ線に沿う断面図である。
図中T21はＮチヤネル型MOSトランジスタ、T22
はＰチヤネル型MOSトランジスタ、２１ａは縦
方向に沿つて設けられたＮ型領域、２１ｂは同じ
くＰ型領域、２２は横方向に沿う電源VDD配線、
２３は同じく電源VSS配線、２４は同じくゲート
入力配線、２５は同じく出力配線、２６はサフア
イア基板、２７は絶縁膜である。 第４図の構成において、トランジスタT21及び
T22がエンハンスメント型の場合の基本動作は、
入力INがVDDレベルつまり“１”レベルになると
トランジスタT21がオン、T22がオフで出力OUT
はVDDつまり“１”レベルになる。次に入力INが
VSSレベルつまり“０”レベルになるとトランジ
スタT21がオフ、T22がオンで出力OUTはVSSつ
まり“０”レベルになる。このバツフア動作は下
記の第１表に示され、トランジスタT21，T22が
デプレツシヨン型の場合の動作は下記の第２表に
示される。
わり、特に実質的に絶縁物である基板上に半導体
素子を形成する半導体装置に好適する半導体回路
に関する。 MOS型集積回路の高集積化、高性能化の一手
段として、絶縁基板上に成長させた半導体単結晶
層にMOS型トランジスタを形成するいわゆる
SOS（Silicon On Sapphire）技術がある。この
SOSの一つの特徴は、Ｐ型ウエル領域が不必要な
ため素子間分離のスペースが小さくてすみ、高集
積化が実現できることである。第１図ａは記号で
示されるインバータ、同図ｂはこれを具体化した
CMOSインバータ回路図、同図ｃはこれをSOS
技術で具体化したパターン平面図で、T1はＰチ
ヤネル型MOSトランジスタ、T2はＮチヤネル型
MOSトランジスタ、１ａは縦方向に沿うＰ型領
域、１ｂは同じくＮ型領域、２は横方向に沿う電
源VDD配線、３は同じくVSS配線、４は同じくゲ
ート入力配線、５は同じく出力配線である。第３
図ａは記号で示されるノア回路、同図ｂはこれを
具体化したCMOSノア回路図、同図ｃはこれを
SOS技術で具体化したパターン平面図で、T11，
T12はＰチヤネル型トランジスタ、T13，T14はＮ
チヤネル型トランジスタ、１１ａは縦方向に沿う
Ｐ型領域、１１ｂ，１１ｃは同じくＮ型領域、１
２，１３は横方向に沿う電源VDD，VSS配線、１
４1，１４2は同じくゲート入力配線、１５は同じ
く出力配線である。 しかしながら上記第１図、第３図の回路では、
高電位となる電源VDD側にＰチヤネル型トランジ
スタ、低電位となる電源VSS（接地）側にＮチヤネ
ル型トランジスタが配置される構成であるため、
上記ＰチヤネルとＮチヤネルのトランジスタを相
接配置した場合には、PN接合による順方向電流
が流れてしまうため、上記ＰチヤネルとＮチヤネ
ルのトランジスタは図の如く分離して配置しなけ
ればならない。もしくは第２図の如くＰチヤネル
とＮチヤネルのトランジスタを相接した構造で
は、PN接合の順方向接触電位差内の電圧でしか
動作させることができない。 本発明は上記実情に鑑みてなされたもので、高
電位供給端と出力端間にＮチヤネル型トランジス
タを配置すると共に低電位供給端と前記出力端間
にＰチヤネル型トランジスタを配置することによ
り、ＰチヤネルとＮチヤネルを相接してもこれら
の間が逆バイアスつまり、絶縁された状態で動作
させることができ、以つて高集積化が可能となる
半導体回路を提供しようとするものである。 以下図面を参照して本発明の一実施例を説明す
る。第４図は同実施例を説明するためのもので、
同図ａは論理記号で示されるバツフア２０、同図
ｂはその具体的CMOSバツフア回路図、同図ｃ
はこれをSOS技術で具体化したパターン平面図、
同図ｄは同図ｃのＤ−Ｄ線に沿う断面図である。
図中T21はＮチヤネル型MOSトランジスタ、T22
はＰチヤネル型MOSトランジスタ、２１ａは縦
方向に沿つて設けられたＮ型領域、２１ｂは同じ
くＰ型領域、２２は横方向に沿う電源VDD配線、
２３は同じく電源VSS配線、２４は同じくゲート
入力配線、２５は同じく出力配線、２６はサフア
イア基板、２７は絶縁膜である。 第４図の構成において、トランジスタT21及び
T22がエンハンスメント型の場合の基本動作は、
入力INがVDDレベルつまり“１”レベルになると
トランジスタT21がオン、T22がオフで出力OUT
はVDDつまり“１”レベルになる。次に入力INが
VSSレベルつまり“０”レベルになるとトランジ
スタT21がオフ、T22がオンで出力OUTはVSSつ
まり“０”レベルになる。このバツフア動作は下
記の第１表に示され、トランジスタT21，T22が
デプレツシヨン型の場合の動作は下記の第２表に
示される。
【表】
【表】
上記動作を更に詳細に説明する。上記トランジ
スタT21，T22がデプレツシヨン型の場合には、
入力INがVDDレベルになるとトランジスタT21，
T22が共にオン状態となつて電源間に直流的に電
流が流れ、また出力電位OUTはトランジスタ
T21，T22のgm（コンダクタンス）比に応じた
“１”が出力される。次に入力INがVSSレベルの
時も同様に考えられ、トランジスタT21，T22の
gm比に応じた“０”が出力される（第９図ｂ）。 次にトランジスタT21，T22が第８図ａのＣ、
同図ｂのC′のようにエンハンスメント型（Ｅ型）
とすると、まず入力INがVDDレベルの時トランジ
スタT21は飽和動作、トランジスタT22はオフ状
態となり、出力の電位OUTは“VDD−VthN”（但
しVthNはＮチヤネル型トランジスタの閾値電圧）
となる。入力INがVSSレベルの時も同様にして出
力の電位OUTは“VSS＋｜VthP｜”（但しVthPは
Ｐチヤネル型トランジスタの閾値電圧）となる
（第９図ｃ）。 次にトランジスタT21，T22が第８図ａのｂ、
同図ｂのb′のように、閾値電圧がほとんど零であ
る場合は、入力INがVDDレベルの時トランジスタ
T21は飽和動作、T22はオフ状態となり、出力電
位OUTはVDDレベルになる。入力INがVSSレベル
の時も同様にして出力電位OUTはVSSレベルにな
る（第９図ｄ）。 第４図の構成であれば、Ｎ型領域２１ａは高電
源VDDに接続され、Ｐ型領域２１ｂは低電位電源
VSSに接続されることによりPN逆バイアス状態
で相接しているため、バツフア動作が正常に行な
えると共に高集積化が可能となるものである。 第５図は本発明の他の実施例で、同図ａは論理
記号で示されるオア回路３０、同図ｂはその具体
的CMOSバツフア回路図、同図ｃはこれをSOS
技術を用いて具体化したパターン平面図で、
T31，T32はＮチヤネル型トランジスタ、T33，
T34はＰチヤネル型トランジスタ、３１ａ，３１
ｂは縦方向に沿うＮ型領域、３１ｃはＮ型領域３
１ｂと相接した状態で縦方向に設けられるＰ型領
域、３２，３３は横方向に沿う電源VDD，VSS配
線、３４1，３４2は同じくゲート入力配線、３５
は同じく出力配線である。この第５図のオア回路
動作（但しエンハンスメント型の場合）は下記の
第３表に示される。
スタT21，T22がデプレツシヨン型の場合には、
入力INがVDDレベルになるとトランジスタT21，
T22が共にオン状態となつて電源間に直流的に電
流が流れ、また出力電位OUTはトランジスタ
T21，T22のgm（コンダクタンス）比に応じた
“１”が出力される。次に入力INがVSSレベルの
時も同様に考えられ、トランジスタT21，T22の
gm比に応じた“０”が出力される（第９図ｂ）。 次にトランジスタT21，T22が第８図ａのＣ、
同図ｂのC′のようにエンハンスメント型（Ｅ型）
とすると、まず入力INがVDDレベルの時トランジ
スタT21は飽和動作、トランジスタT22はオフ状
態となり、出力の電位OUTは“VDD−VthN”（但
しVthNはＮチヤネル型トランジスタの閾値電圧）
となる。入力INがVSSレベルの時も同様にして出
力の電位OUTは“VSS＋｜VthP｜”（但しVthPは
Ｐチヤネル型トランジスタの閾値電圧）となる
（第９図ｃ）。 次にトランジスタT21，T22が第８図ａのｂ、
同図ｂのb′のように、閾値電圧がほとんど零であ
る場合は、入力INがVDDレベルの時トランジスタ
T21は飽和動作、T22はオフ状態となり、出力電
位OUTはVDDレベルになる。入力INがVSSレベル
の時も同様にして出力電位OUTはVSSレベルにな
る（第９図ｄ）。 第４図の構成であれば、Ｎ型領域２１ａは高電
源VDDに接続され、Ｐ型領域２１ｂは低電位電源
VSSに接続されることによりPN逆バイアス状態
で相接しているため、バツフア動作が正常に行な
えると共に高集積化が可能となるものである。 第５図は本発明の他の実施例で、同図ａは論理
記号で示されるオア回路３０、同図ｂはその具体
的CMOSバツフア回路図、同図ｃはこれをSOS
技術を用いて具体化したパターン平面図で、
T31，T32はＮチヤネル型トランジスタ、T33，
T34はＰチヤネル型トランジスタ、３１ａ，３１
ｂは縦方向に沿うＮ型領域、３１ｃはＮ型領域３
１ｂと相接した状態で縦方向に設けられるＰ型領
域、３２，３３は横方向に沿う電源VDD，VSS配
線、３４1，３４2は同じくゲート入力配線、３５
は同じく出力配線である。この第５図のオア回路
動作（但しエンハンスメント型の場合）は下記の
第３表に示される。
【表】
第６図は本発明の異なる実施例で、同図ａは論
理記号で示されるアンド回路４０同図ｂはその具
体的CMOSアンド回路図、同図ｃはこれをSOS
技術を用いて具体化したパターン平面図で、
T41，T42はＮチヤネル型トランジスタ、T43，
T44はＰチヤネル型トランジスタ、４１ａは縦方
向に沿うＮ型領域、４１ｂは同じく縦方向に沿い
領域４１ａと相接するＰ型領域、４１ｃは縦方向
に沿うＰ型領域、４２，４３は横方向に沿う電源
VDD，VSS配線、４４1，４４2は同じくゲート入力
配線、４５は同じく出力配線である。第６図のア
ンド回路動作は下記の第４表に示される。
理記号で示されるアンド回路４０同図ｂはその具
体的CMOSアンド回路図、同図ｃはこれをSOS
技術を用いて具体化したパターン平面図で、
T41，T42はＮチヤネル型トランジスタ、T43，
T44はＰチヤネル型トランジスタ、４１ａは縦方
向に沿うＮ型領域、４１ｂは同じく縦方向に沿い
領域４１ａと相接するＰ型領域、４１ｃは縦方向
に沿うＰ型領域、４２，４３は横方向に沿う電源
VDD，VSS配線、４４1，４４2は同じくゲート入力
配線、４５は同じく出力配線である。第６図のア
ンド回路動作は下記の第４表に示される。
【表】
第７図は本発明の更に異なる実施例で、同図ａ
は論理記号で示されるオア回路、アンド回路の組
み合わせ回路図、同図ｂはその具体的CMOS回
路、同図ｃはこれをSOS技術で具体化したパター
ン平面図で、T51〜T53はＮチヤネル型トランジ
スタ、T54〜T56はＰチヤネル型トランジスタ、
５１ａ，５１ｂはＰ型領域、５１ｃはＰ型領域５
１ａ，５１ｂと相接配置されるＮ型領域、５２，
５３は横方向に沿う電源VDD，VSS配線、５４1〜
５４3は同じくゲート入力配線、５５は同じく出
力配線である。第７図の論理回路動作は下記の第
５表に示される。
は論理記号で示されるオア回路、アンド回路の組
み合わせ回路図、同図ｂはその具体的CMOS回
路、同図ｃはこれをSOS技術で具体化したパター
ン平面図で、T51〜T53はＮチヤネル型トランジ
スタ、T54〜T56はＰチヤネル型トランジスタ、
５１ａ，５１ｂはＰ型領域、５１ｃはＰ型領域５
１ａ，５１ｂと相接配置されるＮ型領域、５２，
５３は横方向に沿う電源VDD，VSS配線、５４1〜
５４3は同じくゲート入力配線、５５は同じく出
力配線である。第７図の論理回路動作は下記の第
５表に示される。
【表】
なお本発明は実施例のみに限られることなく
種々の応用が可能である。例えば第５図以降の実
施例では使用素子をエンハンスメント型とした
が、デプレツシヨン型トランジスタで置換えても
よいし、閾値電圧が略零のMOSトランジスタを
使用してもよい。 以上説明した如く本発明によれば、Ｐチヤネル
領域とＮチヤネル領域を相接できるので、高集積
化が可能となる半導体回路が提供できるものであ
る。
種々の応用が可能である。例えば第５図以降の実
施例では使用素子をエンハンスメント型とした
が、デプレツシヨン型トランジスタで置換えても
よいし、閾値電圧が略零のMOSトランジスタを
使用してもよい。 以上説明した如く本発明によれば、Ｐチヤネル
領域とＮチヤネル領域を相接できるので、高集積
化が可能となる半導体回路が提供できるものであ
る。
第１図ａは論理記号で示されるインバータ、同
図ｂはそのCMOSインバータ回路図、同図ｃは
そのパターン平面図、第２図は上記インバータの
他のパターン平面図、第３図ａは論理記号で示さ
れるノア回路図、同図ｂはそのCMOSノア回路
図、同図ｃはそのパターン平面図、第４図は本発
明の一実施例を説明するためのもので、同図ａは
論理記号で示されるバツフア、同図ｂはその
CMOSバツフア回路図、同図ｃはそのパターン
平面図、同図ｄは同図ｃのＤ−Ｄ線に沿う断面
図、第５図は本発明の他の実施例を説明するため
のもので、同図ａは論理記号で示されるオア回路
図、同図ｂはそのCMOSオア回路図、同図ｃは
そのパターン平面図、第６図は本発明の異なる実
施例を説明するためのもので、同図ａは論理記号
で示されるアンド回路図、同図ｂはそのCMOS
アンド回路図、同図ｃはそのパターン平面図、第
７図は本発明の更に異なる実施例を説明するため
のもので、同図ａは論理記号で示されるオア、ア
ンド組合わせ回路図、同図ｂはそのCMOS回路
図、同図ｃはそのパターン平面図、第８図ａ，ｂ
はMOSトランジスタのVGS−IDS特性図、第９図ａ
ないしｄは第４図の動作を示す信号波形図であ
る。 T21，T22，T31〜T34，T41〜T44，T51〜T56…
…MOSトランジスタ、２０……バツフア、３０
……オア回路、４０……アンド回路。
図ｂはそのCMOSインバータ回路図、同図ｃは
そのパターン平面図、第２図は上記インバータの
他のパターン平面図、第３図ａは論理記号で示さ
れるノア回路図、同図ｂはそのCMOSノア回路
図、同図ｃはそのパターン平面図、第４図は本発
明の一実施例を説明するためのもので、同図ａは
論理記号で示されるバツフア、同図ｂはその
CMOSバツフア回路図、同図ｃはそのパターン
平面図、同図ｄは同図ｃのＤ−Ｄ線に沿う断面
図、第５図は本発明の他の実施例を説明するため
のもので、同図ａは論理記号で示されるオア回路
図、同図ｂはそのCMOSオア回路図、同図ｃは
そのパターン平面図、第６図は本発明の異なる実
施例を説明するためのもので、同図ａは論理記号
で示されるアンド回路図、同図ｂはそのCMOS
アンド回路図、同図ｃはそのパターン平面図、第
７図は本発明の更に異なる実施例を説明するため
のもので、同図ａは論理記号で示されるオア、ア
ンド組合わせ回路図、同図ｂはそのCMOS回路
図、同図ｃはそのパターン平面図、第８図ａ，ｂ
はMOSトランジスタのVGS−IDS特性図、第９図ａ
ないしｄは第４図の動作を示す信号波形図であ
る。 T21，T22，T31〜T34，T41〜T44，T51〜T56…
…MOSトランジスタ、２０……バツフア、３０
……オア回路、４０……アンド回路。
Claims (1)
- 【特許請求の範囲】 １ 高電位供給端と出力端間に配置されゲート電
極が信号入力端に接続されたＮチヤネル型MOS
トランジスタと、低電位供給端と前記出力端間に
配置されゲート電極が信号入力端に接続されたＰ
チヤネル型MOSトランジスタとを具備し、前記
Ｎチヤネル型MOSトランジスタ及びＰチヤネル
型MOSトランジスタは、それぞれ独立のソース、
ドレイン、チヤネル領域を有し、かつ前記Ｎチヤ
ネル型MOSトランジスタとＰチヤネル型MOSト
ランジスタは、並行した状態で相接していること
を特徴とする半導体回路。 ２ 前記Ｎチヤネル型及びＰチヤネル型MOSト
ランジスタはエンハンスメント型である特許請求
の範囲第１項に記載の半導体回路。 ３ 前記Ｎチヤネル型及びＰチヤネル型MOSト
ランジスタはデプレツシヨン型である特許請求の
範囲第１項に記載の半導体回路。 ４ 前記Ｎチヤネル型及びＰチヤネル型MOSト
ランジスタは閾値電圧が略零である特許請求の範
囲第１項に記載の半導体回路。 ５ 前記Ｎチヤネル型及びＰチヤネル型MOSト
ランジスタのゲート電極は共通の信号入力端に接
続されてバツフア回路を構成する特許請求の範囲
第１項に記載の半導体回路。 ６ 前記Ｎチヤネル型MOSトランジスタは、前
記高電位供給端と前記出力端との間に並列接続さ
れた第１及び第２のＮチヤネル型MOSトランジ
スタからなり、前記Ｐチヤネル型MOSトランジ
スタは、前記低電位供給端と前記出力端との間に
直列接続された第１及び第２のＰチヤネル型
MOSトランジスタからなり、前記第１のＮチヤ
ネル型MOSトランジスタ及び第１のＰチヤネル
型MOSトランジスタのゲート電極は第１の信号
入力端に接続され、前記第２のＮチヤネル型
MOSトランジスタ及び第２のＰチヤネル型MOS
トランジスタのゲート電極は第２の信号入力端に
接続されてオア回路を構成する特許請求の範囲第
１項に記載の半導体回路。 ７ 前記Ｎチヤネル型MOSトランジスタは、前
記高電位供給端と前記出力端との間に直列接続さ
れた第１及び第２のＮチヤネル型MOSトランジ
スタからなり、前記Ｐチヤネル型MOSトランジ
スタは、前記低電位供給端と前記出力端との間に
直列接続された第１及び第２のＰチヤネル型
MOSトランジスタからなり、前記第１のＮチヤ
ネル型MOSトランジスタ及び第１のＰチヤネル
型MOSトランジスタのゲート電極は前記第１の
信号入力端に接続され、前記第２のＮチヤネル型
MOSトランジスタ及び第２のＰチヤネル型MOS
トランジスタのゲート電極は前記第２の信号入力
端に接続されてアンド回路を構成する特許請求の
範囲第１項に記載の半導体回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56075176A JPS57190423A (en) | 1981-05-19 | 1981-05-19 | Semiconductor circuit |
| US06/378,266 US4883986A (en) | 1981-05-19 | 1982-05-14 | High density semiconductor circuit using CMOS transistors |
| EP82302516A EP0066980B1 (en) | 1981-05-19 | 1982-05-18 | Semiconductor circuit |
| DE8282302516T DE3275613D1 (en) | 1981-05-19 | 1982-05-18 | Semiconductor circuit |
| US07/345,358 US5017994A (en) | 1981-05-19 | 1989-05-01 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56075176A JPS57190423A (en) | 1981-05-19 | 1981-05-19 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57190423A JPS57190423A (en) | 1982-11-24 |
| JPH029459B2 true JPH029459B2 (ja) | 1990-03-02 |
Family
ID=13568630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56075176A Granted JPS57190423A (en) | 1981-05-19 | 1981-05-19 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57190423A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
| WO1992012575A1 (en) * | 1991-01-12 | 1992-07-23 | Tadashi Shibata | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619660A (en) * | 1979-07-26 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Complementary mis logic circuit |
-
1981
- 1981-05-19 JP JP56075176A patent/JPS57190423A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619660A (en) * | 1979-07-26 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Complementary mis logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57190423A (en) | 1982-11-24 |
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