JPS5943828B2 - Ｍｏｓ形集積回路の製造方法 - Google Patents
Ｍｏｓ形集積回路の製造方法Info
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- JPS5943828B2 JPS5943828B2 JP52068216A JP6821677A JPS5943828B2 JP S5943828 B2 JPS5943828 B2 JP S5943828B2 JP 52068216 A JP52068216 A JP 52068216A JP 6821677 A JP6821677 A JP 6821677A JP S5943828 B2 JPS5943828 B2 JP S5943828B2
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- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
この発明はＭＯＳ形集積回路の製造方法に係り、特に電
流の抑制が必要なＭＯＳトランジスタを含むＭＯＳ形集
積回路の製造方法の改良に関するものである。
流の抑制が必要なＭＯＳトランジスタを含むＭＯＳ形集
積回路の製造方法の改良に関するものである。
ＭＯＳトランジスタの集積回路の製造方法については各
種目的に応じて種々開発されている。
種目的に応じて種々開発されている。
最近では、特に単位面積当りのコンダクタンスを上昇さ
せる方法が研究され、成果を上げてきたが、逆に電流を
制限する必要のあるトランジスタを含む集積回路ではそ
のトランジスタのゲート面積を大きくせねばならず、チ
ップサイズが大きくなるという不都合があつた。集積回
路においては、チップサイズの縮小化は歩留りの向上、
理論チップ数の増大によつて製造単価を低下させるもの
であり、その設計に当つてはチップサイズは重要な要素
である。以下、この発明をエンハンスメント形ＭＯＳト
ランジスタをドライバトランジスタとし、デプレツシヨ
ン形ＭＯＳトランジスタをロードトランジスタとするＥ
／Ｄ構成のインバータの製造方法に例をとつて説明する
。
せる方法が研究され、成果を上げてきたが、逆に電流を
制限する必要のあるトランジスタを含む集積回路ではそ
のトランジスタのゲート面積を大きくせねばならず、チ
ップサイズが大きくなるという不都合があつた。集積回
路においては、チップサイズの縮小化は歩留りの向上、
理論チップ数の増大によつて製造単価を低下させるもの
であり、その設計に当つてはチップサイズは重要な要素
である。以下、この発明をエンハンスメント形ＭＯＳト
ランジスタをドライバトランジスタとし、デプレツシヨ
ン形ＭＯＳトランジスタをロードトランジスタとするＥ
／Ｄ構成のインバータの製造方法に例をとつて説明する
。
第１図ａ−ｅは従来のＥ／Ｄ構成のインバータの製造方
法の一例を説明するための各工程役者での断面図である
。
法の一例を説明するための各工程役者での断面図である
。
まず、ｐ形シリコン基板１の主表面上に酸化シリコン膜
２を形成し、その上に窒化シリコン膜３を形成し、更に
その上にホトレジスト膜（図示省略）を被着する０、そ
して、このホトレジスト膜上に位置合わせして配置した
マスク（これも図示せず）を用いてホトレジスト膜およ
び窒化シリコン膜３を選択除去して穴４を形成した後、
この穴４を介して基板１内に同一伝導形のｐ形不純物を
イオン注入法などで導入して分離領域５を形成し、窒化
シリコン膜３上に残留したホトレジスト膜を一旦除去す
る（第１図ａ）。次に、窒化シリコン膜３がシリコン基
板１の熱酸化工程に対してマスクとなる性質を利用して
、穴４の部分の半導体表面に分離用の厚い酸化膜６を形
成し、窒化シリコン膜３および酸化シリコン膜２を除去
する（第１図ｂ）。つづいて、基板１の表面にゲート酸
化膜７を形成した後、基板１と同じ伝導形のｐ形イオン
の注入などの方法で領域８を形成しまた、反対の伝導形
のｎ形領域９をイオン注入法などで形成する（第１図ｃ
）。しかる後、ゲート酸化膜７を介してｐ形領域８の所
要部分の上に第１のゲート金属１０、ｎ形領域９の上に
第２のゲート金属１１を形成し、両ゲート金属１０，１
１の下にそれぞれ第１および第２のゲート絶縁膜７ａ，
７ｂを残して他の部分のゲート酸化膜７を除去する（第
１図ｄ）。次に、第１および第２のゲート金属１０，１
１および分離用酸化膜６以外の基板１の表面に基板１と
反対伝導形のｎ形領域１２，１３および１４をイオン注
入法もしくは熱拡散法で形成した後に、この装置の全表
面を保護するため、全面にシリコン酸化膜１５を形成す
る（第１図ｅ）。このようにして得られた装置に外部接
続の配線を行うために、シリコン酸化膜１５の第１およ
び第２のゲート金属１０，１１ならびにｎ形領域１３の
部分に穴を穿ち、第１ののゲート金属１０につながる第
１の金属電極１６および第２のゲート金属１１とｎ形領
域１３とにまたがる第２の金属電極１７を形成して第２
図に示すようにこの装置は完成していた。この装置はｎ
形領域１４を正の電源電位に、ｎ形領域１２を接地電位
に接続し、第１の金属電極１６を信号入力端子、第２の
金属電極１７を信号出力端子とすることによつてＭＯＳ
形Ｅ／Ｄインバータとして動作する。すなわち、第２図
の構成において、第１のゲート金属１０をゲートとし、
ｎ形領域１３をドレイン、ｎ形領域１２をソースとして
エンハンスメント形トランジスタが形成され、一方、第
２のゲート金属１１をゲートとし、ｎ形領域１４をドレ
イン、ｎ形領域１３をソースとして形成されるデプレツ
シヨン形トランジスタが上記エンハンスメント形トラン
ジスタの負荷となり、ＭＯＳ形Ｅ／Ｄインバータを構成
している。そして、このようなＭＯＳ形Ｅ／Ｄインバー
タは例えば，ＭＯＳ形スタテイツクメモリ装置を構成す
る基本回路として広く用いられている。特に、このＭＯ
Ｓ形スタテイツクメモリ装置の周辺回路部に用いられる
インバータ回路のドライバトランジスタおよびロードト
ランジスタの単位面積当りのコンダクタンスが大きいほ
どメモリ装置のアクセス時間を短くできる。一方、メモ
リ容量が大きくなる程、数多くのメモリセルを有してい
るので、消費電力を低く保つため、メモリセル１個当り
の電流は小さく保持せねばならない。すなわち、これに
用いるインバータのロードトランジスタは単位面積当り
のコンダクタンスを小さくする必要がある。単位面積当
りのコンダクタンスの大きいトランジスタで電流を制限
しようとすれば、チヤンネル長を長くせねばならず、メ
モリセルの面積が大きくなり、集積化したチツプサイズ
も大きくなる。一般に、五極管特性領域で動作するＭＯ
Ｓ形トランジスタの電流１は次式で与えられる。
２を形成し、その上に窒化シリコン膜３を形成し、更に
その上にホトレジスト膜（図示省略）を被着する０、そ
して、このホトレジスト膜上に位置合わせして配置した
マスク（これも図示せず）を用いてホトレジスト膜およ
び窒化シリコン膜３を選択除去して穴４を形成した後、
この穴４を介して基板１内に同一伝導形のｐ形不純物を
イオン注入法などで導入して分離領域５を形成し、窒化
シリコン膜３上に残留したホトレジスト膜を一旦除去す
る（第１図ａ）。次に、窒化シリコン膜３がシリコン基
板１の熱酸化工程に対してマスクとなる性質を利用して
、穴４の部分の半導体表面に分離用の厚い酸化膜６を形
成し、窒化シリコン膜３および酸化シリコン膜２を除去
する（第１図ｂ）。つづいて、基板１の表面にゲート酸
化膜７を形成した後、基板１と同じ伝導形のｐ形イオン
の注入などの方法で領域８を形成しまた、反対の伝導形
のｎ形領域９をイオン注入法などで形成する（第１図ｃ
）。しかる後、ゲート酸化膜７を介してｐ形領域８の所
要部分の上に第１のゲート金属１０、ｎ形領域９の上に
第２のゲート金属１１を形成し、両ゲート金属１０，１
１の下にそれぞれ第１および第２のゲート絶縁膜７ａ，
７ｂを残して他の部分のゲート酸化膜７を除去する（第
１図ｄ）。次に、第１および第２のゲート金属１０，１
１および分離用酸化膜６以外の基板１の表面に基板１と
反対伝導形のｎ形領域１２，１３および１４をイオン注
入法もしくは熱拡散法で形成した後に、この装置の全表
面を保護するため、全面にシリコン酸化膜１５を形成す
る（第１図ｅ）。このようにして得られた装置に外部接
続の配線を行うために、シリコン酸化膜１５の第１およ
び第２のゲート金属１０，１１ならびにｎ形領域１３の
部分に穴を穿ち、第１ののゲート金属１０につながる第
１の金属電極１６および第２のゲート金属１１とｎ形領
域１３とにまたがる第２の金属電極１７を形成して第２
図に示すようにこの装置は完成していた。この装置はｎ
形領域１４を正の電源電位に、ｎ形領域１２を接地電位
に接続し、第１の金属電極１６を信号入力端子、第２の
金属電極１７を信号出力端子とすることによつてＭＯＳ
形Ｅ／Ｄインバータとして動作する。すなわち、第２図
の構成において、第１のゲート金属１０をゲートとし、
ｎ形領域１３をドレイン、ｎ形領域１２をソースとして
エンハンスメント形トランジスタが形成され、一方、第
２のゲート金属１１をゲートとし、ｎ形領域１４をドレ
イン、ｎ形領域１３をソースとして形成されるデプレツ
シヨン形トランジスタが上記エンハンスメント形トラン
ジスタの負荷となり、ＭＯＳ形Ｅ／Ｄインバータを構成
している。そして、このようなＭＯＳ形Ｅ／Ｄインバー
タは例えば，ＭＯＳ形スタテイツクメモリ装置を構成す
る基本回路として広く用いられている。特に、このＭＯ
Ｓ形スタテイツクメモリ装置の周辺回路部に用いられる
インバータ回路のドライバトランジスタおよびロードト
ランジスタの単位面積当りのコンダクタンスが大きいほ
どメモリ装置のアクセス時間を短くできる。一方、メモ
リ容量が大きくなる程、数多くのメモリセルを有してい
るので、消費電力を低く保つため、メモリセル１個当り
の電流は小さく保持せねばならない。すなわち、これに
用いるインバータのロードトランジスタは単位面積当り
のコンダクタンスを小さくする必要がある。単位面積当
りのコンダクタンスの大きいトランジスタで電流を制限
しようとすれば、チヤンネル長を長くせねばならず、メ
モリセルの面積が大きくなり、集積化したチツプサイズ
も大きくなる。一般に、五極管特性領域で動作するＭＯ
Ｓ形トランジスタの電流１は次式で与えられる。
である。
従つて、ＭＯＳ形トランジスタの電流を抑制する方法に
は土式から判るように、（イ）Ｗ／Ｌの値を小さくする
。
は土式から判るように、（イ）Ｗ／Ｌの値を小さくする
。
（ロ）ＣＯｘ値を小さくする。
（ハ）ＶＴＨの値を大きくする。
の３つの方法がある。
ところで、上述のメモリ装置で云えば、（イ）の方法は
前にも述べたように集積度を低下させるので採用できな
い。
前にも述べたように集積度を低下させるので採用できな
い。
また、（ハ）の方法は上式からもある程度予想できるよ
うに、電流値の抑制への効果が余り大きくない。例えば
、他のパラメータが等しいとして、ゲート電圧ＶＧＳ＝
５Ｖのとき、しきい値電圧ＶＴＨが−４ｖと−２ｖとの
場合を比較すると電流値は約２対１程度しか変化しない
。従つて、上述の３つの方法の中で（！の方法がメモリ
セルの面積を増大させずに電流を抑制する最良の方法で
ある。単位面積当りの容量ＣＯｘを変えるには第１図Ｃ
，ｄの工程において示したゲート酸化膜８，９の形成と
同じ方法で厚い酸化膜を形成する製造工程を追加してゲ
ート酸化膜９に厚い酸化膜を使用する方法が考えられる
が、工程が増加して複雑になり、更に質の良い厚い酸化
膜を形成するには長時間を要し製造コストの上昇を招く
。この発明は以上のような点に鑑みてなされたもので、
通常分離用として用いられている厚い酸化膜と同じで同
時に形成した厚い酸化膜をゲート酸化膜として用いるこ
とによつて、集積度を低下させることなく電流を抑制さ
れたＭＯＳトランジスタを効率よく製造する方法を提供
せんとするものである。第３図ａ−ｆはこの発明の一実
施例としてのＥ／Ｄ構成インバータの製造方法を説明す
るための各工程段階での断面図である。
うに、電流値の抑制への効果が余り大きくない。例えば
、他のパラメータが等しいとして、ゲート電圧ＶＧＳ＝
５Ｖのとき、しきい値電圧ＶＴＨが−４ｖと−２ｖとの
場合を比較すると電流値は約２対１程度しか変化しない
。従つて、上述の３つの方法の中で（！の方法がメモリ
セルの面積を増大させずに電流を抑制する最良の方法で
ある。単位面積当りの容量ＣＯｘを変えるには第１図Ｃ
，ｄの工程において示したゲート酸化膜８，９の形成と
同じ方法で厚い酸化膜を形成する製造工程を追加してゲ
ート酸化膜９に厚い酸化膜を使用する方法が考えられる
が、工程が増加して複雑になり、更に質の良い厚い酸化
膜を形成するには長時間を要し製造コストの上昇を招く
。この発明は以上のような点に鑑みてなされたもので、
通常分離用として用いられている厚い酸化膜と同じで同
時に形成した厚い酸化膜をゲート酸化膜として用いるこ
とによつて、集積度を低下させることなく電流を抑制さ
れたＭＯＳトランジスタを効率よく製造する方法を提供
せんとするものである。第３図ａ−ｆはこの発明の一実
施例としてのＥ／Ｄ構成インバータの製造方法を説明す
るための各工程段階での断面図である。
やず、ｐ形シリコン基板１の主表面上に酸化シリコン膜
２を形成し、その上に窒化シリコン膜３を形成し、更に
その上にホトレジスト膜（図示省略）を被着する。そし
て、このホトレジスト膜上に位置合わせして配置したマ
スク（これも図示せず）を用いてホトレジスト膜および
窒化シリコン膜３を選択除去して穴４を形成した後、こ
の穴４を介して基板１内に同一伝導形のｐ形不純物をイ
オン注入法などで導入して分離領域５を形成する（第３
図ａ）。その後デプレツシヨン形負荷ＭＯＳトランジス
タのゲートを形成すべき位置に、再び写真蝕刻法によつ
てホトレジスト膜および窒化シリコン膜３を選択除去し
て穴１８を形成し、この穴１８を介して基板１内に基板
１と反対の伝導形のｎ形の不純物をイオン注入法で導入
して領域１９を形成した後、一旦残留したホトレジスト
膜を除去する（第３図ｂ）。次に、窒化シリコン膜３が
シリコン基板１の熱酸化工程に対してマスクとなる性質
を利用して、窒化シリコン膜３が除去されている穴４お
よび１８の部分の半導体表面にそれぞれ厚い酸化膜６お
よび２０を形成し、しかる後に窒化シリコン膜３および
酸化シリコン膜２を除去する（第３図ｃ）。つマいて、
基板１の表面にゲート酸化膜７を形成した後、基板１と
同じ伝導形のｐ形領域８をイオン注入法で形成する（第
３図ｄ）。しかる後、ゲート酸化膜７を介してｐ形領域
８の所要部分の上に第１のゲート金属１０を、厚い酸化
膜２０を介してｎ形領域１９の上に第２のゲート金属１
１を形成し、第１のゲート金属１０の下のゲート絶縁膜
７ａを残して他の部分のゲート酸化膜７を除去する（第
３図ｅ）。以下ｎ形領域１２，１３および１４を形成し
、全上面に保護用シリコン酸化膜１５を形成する第３図
ｆの工程は第１図ｅで説明した工程と同一であり、これ
に第２図において説明したと同様の工程で第１および第
２の金属電極１６，１７を形成することによつて、第４
図に示すようにこの実施例装置は完成する。この装置は
第２図の従来装置と同様、ｎ形領域１４および１２をそ
れぞれ正の電源電位および接地電位に接続し、第１およ
び第２の金属電位１６，１７をそれぞれ信号入力および
出力端子とすることによつてＭＯＳ形インバータとして
動作する。エンハンスメント形ドライバトランジスタは
第１のゲート金属１０をゲートとし、ｎ形領域１２およ
び１３をそれぞれソースおよびドレインとして構成され
、デプレツシヨン形ロードトランジスタは第２のゲート
金属１１をゲートとし、ｎ形領域１３をソース、ｎ形領
域１４をドレインとして構成される。このようにして構
成されたＥ／Ｄ構成のインバータではロードトランジス
タのゲート絶縁膜が厚いので電流を制限することができ
、しかもセル面積は従来装置と全く変らない。
２を形成し、その上に窒化シリコン膜３を形成し、更に
その上にホトレジスト膜（図示省略）を被着する。そし
て、このホトレジスト膜上に位置合わせして配置したマ
スク（これも図示せず）を用いてホトレジスト膜および
窒化シリコン膜３を選択除去して穴４を形成した後、こ
の穴４を介して基板１内に同一伝導形のｐ形不純物をイ
オン注入法などで導入して分離領域５を形成する（第３
図ａ）。その後デプレツシヨン形負荷ＭＯＳトランジス
タのゲートを形成すべき位置に、再び写真蝕刻法によつ
てホトレジスト膜および窒化シリコン膜３を選択除去し
て穴１８を形成し、この穴１８を介して基板１内に基板
１と反対の伝導形のｎ形の不純物をイオン注入法で導入
して領域１９を形成した後、一旦残留したホトレジスト
膜を除去する（第３図ｂ）。次に、窒化シリコン膜３が
シリコン基板１の熱酸化工程に対してマスクとなる性質
を利用して、窒化シリコン膜３が除去されている穴４お
よび１８の部分の半導体表面にそれぞれ厚い酸化膜６お
よび２０を形成し、しかる後に窒化シリコン膜３および
酸化シリコン膜２を除去する（第３図ｃ）。つマいて、
基板１の表面にゲート酸化膜７を形成した後、基板１と
同じ伝導形のｐ形領域８をイオン注入法で形成する（第
３図ｄ）。しかる後、ゲート酸化膜７を介してｐ形領域
８の所要部分の上に第１のゲート金属１０を、厚い酸化
膜２０を介してｎ形領域１９の上に第２のゲート金属１
１を形成し、第１のゲート金属１０の下のゲート絶縁膜
７ａを残して他の部分のゲート酸化膜７を除去する（第
３図ｅ）。以下ｎ形領域１２，１３および１４を形成し
、全上面に保護用シリコン酸化膜１５を形成する第３図
ｆの工程は第１図ｅで説明した工程と同一であり、これ
に第２図において説明したと同様の工程で第１および第
２の金属電極１６，１７を形成することによつて、第４
図に示すようにこの実施例装置は完成する。この装置は
第２図の従来装置と同様、ｎ形領域１４および１２をそ
れぞれ正の電源電位および接地電位に接続し、第１およ
び第２の金属電位１６，１７をそれぞれ信号入力および
出力端子とすることによつてＭＯＳ形インバータとして
動作する。エンハンスメント形ドライバトランジスタは
第１のゲート金属１０をゲートとし、ｎ形領域１２およ
び１３をそれぞれソースおよびドレインとして構成され
、デプレツシヨン形ロードトランジスタは第２のゲート
金属１１をゲートとし、ｎ形領域１３をソース、ｎ形領
域１４をドレインとして構成される。このようにして構
成されたＥ／Ｄ構成のインバータではロードトランジス
タのゲート絶縁膜が厚いので電流を制限することができ
、しかもセル面積は従来装置と全く変らない。
更にこの実施例工程で必要とされるマスク枚数は５枚で
あつて、従来の方法の場合と変らない。第５図はこの発
明の他の適用例を示す断面図で、Ｅ／Ｅ構成（ドライバ
トランジスタ、ロードトランジスタともにエンハンスメ
ント形）のインバータである。
あつて、従来の方法の場合と変らない。第５図はこの発
明の他の適用例を示す断面図で、Ｅ／Ｅ構成（ドライバ
トランジスタ、ロードトランジスタともにエンハンスメ
ント形）のインバータである。
第４図に示した例と異なる点はロードトランジスタの厚
いゲート酸化膜２０の下に基板１と反対の伝導形のｎ形
領域１９が形成されていず、第２のゲート金属１１は金
属電極２１を介してｎ形領域１４に接続され且つｎ形領
域１３からは独立の金属電極２２が設けられている点で
ある。この適用例では金属電極２１を正の電源電位に、
ｎ形領域１２を接地電位に保ち、また、金属電極１６を
信号入力端子に、金属電極２２を信号出力端子にするこ
とによつてＥ／Ｅ構成のインバータとして動作する。こ
のとき、ドライバトランジスタは第１のゲート金属１０
をゲート、ｎ形領域１２をソース、ｎ形領域１３をドレ
インとして構成され、ロードトランジスタは第２のゲー
ト金属１１をゲート、ｎ形領域１３をソース、ｎ形領域
１４をドレインとして構成される。以上、この発明をＥ
／Ｄ構成、およびＥ／Ｅ構成のインバータの製造に適用
した例について述べたが、この発明の方法はＭＯＳロジ
ツク回路、ＭＯＳメモリ装置などＭＯＳ形集積回路にお
いて集積度を損なうことなく特定のトランジスタの電流
を制限したい時に広く適用できるものである。
いゲート酸化膜２０の下に基板１と反対の伝導形のｎ形
領域１９が形成されていず、第２のゲート金属１１は金
属電極２１を介してｎ形領域１４に接続され且つｎ形領
域１３からは独立の金属電極２２が設けられている点で
ある。この適用例では金属電極２１を正の電源電位に、
ｎ形領域１２を接地電位に保ち、また、金属電極１６を
信号入力端子に、金属電極２２を信号出力端子にするこ
とによつてＥ／Ｅ構成のインバータとして動作する。こ
のとき、ドライバトランジスタは第１のゲート金属１０
をゲート、ｎ形領域１２をソース、ｎ形領域１３をドレ
インとして構成され、ロードトランジスタは第２のゲー
ト金属１１をゲート、ｎ形領域１３をソース、ｎ形領域
１４をドレインとして構成される。以上、この発明をＥ
／Ｄ構成、およびＥ／Ｅ構成のインバータの製造に適用
した例について述べたが、この発明の方法はＭＯＳロジ
ツク回路、ＭＯＳメモリ装置などＭＯＳ形集積回路にお
いて集積度を損なうことなく特定のトランジスタの電流
を制限したい時に広く適用できるものである。
以上詳述したように、この発明では電流を抑制すべきＭ
ＯＳトランジスタを含む集積回路を製造するに当つて、
そのＭＯＳトランジスタの厚いゲート酸化膜を隣接領域
との間の分離域の厚い分離酸化膜と同時に形成するので
、製造工程に特別な工程を追加することなく、またその
製造工程に使用するマスク数を増加することなく、極め
て容易にこのような電流抑制を要するＭＯＳトランジス
タを含む集積回路をチツプ面積を増大せずに製造できる
ものである。
ＯＳトランジスタを含む集積回路を製造するに当つて、
そのＭＯＳトランジスタの厚いゲート酸化膜を隣接領域
との間の分離域の厚い分離酸化膜と同時に形成するので
、製造工程に特別な工程を追加することなく、またその
製造工程に使用するマスク数を増加することなく、極め
て容易にこのような電流抑制を要するＭＯＳトランジス
タを含む集積回路をチツプ面積を増大せずに製造できる
ものである。
第１図は従来方法を説明するための各工程段呻での断面
図、第２図はこの従来方法で製造された通常のＭＯＳ形
集積回路の一例を示す断面図、第３図はこの発明の一実
施例を説明するための各工程段階での断面図、第４図は
この実施例によつて製造されたこの発明の一適用例を示
す断面図、第５図はこの発明の他の適用例を示す断面図
である。
図、第２図はこの従来方法で製造された通常のＭＯＳ形
集積回路の一例を示す断面図、第３図はこの発明の一実
施例を説明するための各工程段階での断面図、第４図は
この実施例によつて製造されたこの発明の一適用例を示
す断面図、第５図はこの発明の他の適用例を示す断面図
である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に形成されるとともに電流を抑制され
るべきＭＯＳトランジスタの厚いゲート酸化膜を上記半
導体基板内の上記ＭＯＳトランジスタを含む領域とこれ
に隣接する領域とを分離するための分離域の厚い酸化膜
と同一工程で形成することを特徴とするＭＯＳ形集積回
路の製造方法。 ２ 半導体基板の分離域を形成すべき位置に第１の孔を
有するマスクを上記半導体基板の表面に形成する工程、
上記第１の孔を通じて不純物を導入し上記半導体基板と
同じ伝導形を有する領域を形成する工程、電流を抑制さ
れるべきＭＯＳトランジスタのゲート位置に対応する上
記マスクの位置に第２の孔を穿つ工程、および上記第１
および第２の孔を通じて上記半導体基板の表面領域に厚
い酸化膜を形成する工程を備えた特許請求の範囲第１項
記載のＭＯＳ形集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52068216A JPS5943828B2 (ja) | 1977-06-08 | 1977-06-08 | Ｍｏｓ形集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52068216A JPS5943828B2 (ja) | 1977-06-08 | 1977-06-08 | Ｍｏｓ形集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS542682A JPS542682A (en) | 1979-01-10 |
| JPS5943828B2 true JPS5943828B2 (ja) | 1984-10-24 |
Family
ID=13367372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52068216A Expired JPS5943828B2 (ja) | 1977-06-08 | 1977-06-08 | Ｍｏｓ形集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943828B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0545390U (ja) * | 1991-11-19 | 1993-06-18 | 東洋化学株式会社 | 空調用室外機の載置台 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127289A (en) * | 1978-03-27 | 1979-10-03 | Fujitsu Ltd | Semiconductor integrated circuit device and its manufacture |
| JPS562650A (en) * | 1979-06-20 | 1981-01-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56112740A (en) * | 1980-02-08 | 1981-09-05 | Nec Corp | Manufacture of semiconductor device |
-
1977
- 1977-06-08 JP JP52068216A patent/JPS5943828B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0545390U (ja) * | 1991-11-19 | 1993-06-18 | 東洋化学株式会社 | 空調用室外機の載置台 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS542682A (en) | 1979-01-10 |
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