JP2001217325A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 微細化されたＭＩＳＦＥＴのしきい値電圧の
ばらつきを低減する。 【解決手段】 ＭＩＳＦＥＴ（Ｑ1）のゲート電極９ａ
は、素子分離溝２によって周囲を規定されたアクティブ
領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切
ってその一端から他端に延在している。このゲート電極
９ａは、アクティブ領域Ｌと素子分離溝２との境界領域
におけるゲート長がアクティブ領域Ｌの中央部における
ゲート長よりも大きく、全体としてＨ形の平面パターン
で構成されている。また、このゲート電極９ａは、アク
ティブ領域Ｌと素子分離溝２との境界領域のゲート長方
向に沿った一辺の全体とゲート幅方向に沿った二辺の一
部とを覆っている。
ばらつきを低減する。 【解決手段】 ＭＩＳＦＥＴ（Ｑ1）のゲート電極９ａ
は、素子分離溝２によって周囲を規定されたアクティブ
領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切
ってその一端から他端に延在している。このゲート電極
９ａは、アクティブ領域Ｌと素子分離溝２との境界領域
におけるゲート長がアクティブ領域Ｌの中央部における
ゲート長よりも大きく、全体としてＨ形の平面パターン
で構成されている。また、このゲート電極９ａは、アク
ティブ領域Ｌと素子分離溝２との境界領域のゲート長方
向に沿った一辺の全体とゲート幅方向に沿った二辺の一
部とを覆っている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細化されたＭＩ
ＳＦＥＴ(Metal Insulator Semiconductor Field Effec
t Transistor)のしきい値電圧のばらつきを低減する技
術に関する。
置およびその製造技術に関し、特に、微細化されたＭＩ
ＳＦＥＴ(Metal Insulator Semiconductor Field Effec
t Transistor)のしきい値電圧のばらつきを低減する技
術に関する。
【０００２】
【従来の技術】半導体基板に形成した溝の内部に酸化シ
リコン膜などの絶縁膜を埋め込むことによって形成され
る素子分離溝は、（ａ）素子分離間隔を縮小することが
できる、（ｂ）素子分離膜厚の制御が容易であり、フィ
ールド反転電圧の設定がし易い、（ｃ）溝内の側壁と底
部とで不純物を打ち分けることにより、反転防止層を素
子用の拡散層やチャネル領域から分離できるので、サブ
スレッショルド特性の確保、接合リーク、バックゲート
効果の低減に対しても有利であるなど、従来の選択酸化
（Local Oxidization of Silicon；ＬＯＣＯＳ）法によ
って形成されるフィールド絶縁膜に比べて優れた利点を
備えている。
リコン膜などの絶縁膜を埋め込むことによって形成され
る素子分離溝は、（ａ）素子分離間隔を縮小することが
できる、（ｂ）素子分離膜厚の制御が容易であり、フィ
ールド反転電圧の設定がし易い、（ｃ）溝内の側壁と底
部とで不純物を打ち分けることにより、反転防止層を素
子用の拡散層やチャネル領域から分離できるので、サブ
スレッショルド特性の確保、接合リーク、バックゲート
効果の低減に対しても有利であるなど、従来の選択酸化
（Local Oxidization of Silicon；ＬＯＣＯＳ）法によ
って形成されるフィールド絶縁膜に比べて優れた利点を
備えている。
【０００３】半導体基板（以下、単に基板という）に素
子分離溝を形成するには、例えば特開平１１−１６９９
９号公報などに記載されているように、まず窒化シリコ
ン膜をマスクにして基板をエッチングすることにより、
素子分離領域の基板に溝を形成する。続いて基板上に酸
化シリコン膜を堆積して溝の内部に酸化シリコン膜を埋
め込んだ後、化学機械研磨(Chemical Mechanical Polis
hing;ＣＭＰ)法を用いて溝の外部の不要な酸化シリコン
膜を除去する、という方法が用いられる。
子分離溝を形成するには、例えば特開平１１−１６９９
９号公報などに記載されているように、まず窒化シリコ
ン膜をマスクにして基板をエッチングすることにより、
素子分離領域の基板に溝を形成する。続いて基板上に酸
化シリコン膜を堆積して溝の内部に酸化シリコン膜を埋
め込んだ後、化学機械研磨(Chemical Mechanical Polis
hing;ＣＭＰ)法を用いて溝の外部の不要な酸化シリコン
膜を除去する、という方法が用いられる。
【０００４】しかし、上記のような方法で素子分離溝を
形成した基板上にＭＩＳＦＥＴ(Metal Insulator Semic
onductor Field Effect Transistor)のゲート電極を形
成すると、素子分離溝と接するアクティブ領域の端部で
しきい値電圧（Ｖth）が局所的に低下し、低いゲート電
圧（Ｖｇ）でチャネルが反転してドレイン電流が流れて
しまう現象（キンク特性あるいはハンプ特性などと呼ば
れる）が発生する、という問題が指摘されている。
形成した基板上にＭＩＳＦＥＴ(Metal Insulator Semic
onductor Field Effect Transistor)のゲート電極を形
成すると、素子分離溝と接するアクティブ領域の端部で
しきい値電圧（Ｖth）が局所的に低下し、低いゲート電
圧（Ｖｇ）でチャネルが反転してドレイン電流が流れて
しまう現象（キンク特性あるいはハンプ特性などと呼ば
れる）が発生する、という問題が指摘されている。
【０００５】上記したしきい値電圧の低下は、アクティ
ブ領域の基板に導入されたしきい値電圧制御用の不純物
の一部が製造工程中の熱処理によって素子分離溝内の酸
化シリコン膜中に拡散し、アクティブ領域の端部で上記
不純物の濃度が低下することや、製造工程中に生じた素
子分離溝の端部における酸化シリコン膜の膜厚減少（リ
セス）に起因してアクティブ領域の端部に形成されるゲ
ート絶縁膜の膜厚が薄くなり、そこに高電界が集中する
ことなどが原因と考えられている。
ブ領域の基板に導入されたしきい値電圧制御用の不純物
の一部が製造工程中の熱処理によって素子分離溝内の酸
化シリコン膜中に拡散し、アクティブ領域の端部で上記
不純物の濃度が低下することや、製造工程中に生じた素
子分離溝の端部における酸化シリコン膜の膜厚減少（リ
セス）に起因してアクティブ領域の端部に形成されるゲ
ート絶縁膜の膜厚が薄くなり、そこに高電界が集中する
ことなどが原因と考えられている。
【０００６】特開平８−５５９８５号公報は、アクティ
ブ領域の端部に生じるしきい値電圧の低下によって、カ
ットオフ領域でリーク電流が増加する問題の対策とし
て、アクティブ領域と素子分離溝との境界を横切る領域
におけるゲート電極のゲート長（チャネル長）をアクテ
ィブ領域の中央部におけるゲート長よりも長くすること
によって、アクティブ領域の端部のしきい値電圧をアク
ティブ領域の中央部のしきい値電圧とほぼ同じ値に設定
する技術を開示している。
ブ領域の端部に生じるしきい値電圧の低下によって、カ
ットオフ領域でリーク電流が増加する問題の対策とし
て、アクティブ領域と素子分離溝との境界を横切る領域
におけるゲート電極のゲート長（チャネル長）をアクテ
ィブ領域の中央部におけるゲート長よりも長くすること
によって、アクティブ領域の端部のしきい値電圧をアク
ティブ領域の中央部のしきい値電圧とほぼ同じ値に設定
する技術を開示している。
【０００７】"Anomalous Gate Length Dependence of T
hreshold Voltage of Trench-Isolated Metal Oxide Se
miconductor Field Effect Transistor"(T.Oishi, K.Sh
iozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37(19
98)852)は、直線状のパターンを有するゲート電極（Ｉ
型ゲート）と、直線状のパターンの両端にこれと直交す
る方向に延在する分岐パターンを設け、直線状のパター
ン部分がアクティブ領域と素子分離溝との境界を横切ら
ないようにしたゲート電極（Ｈ型ゲート）とを用い、ア
クティブ領域端部における電界の集中がしきい値電圧の
ゲート長依存性に及ぼす影響について論じている。
hreshold Voltage of Trench-Isolated Metal Oxide Se
miconductor Field Effect Transistor"(T.Oishi, K.Sh
iozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37(19
98)852)は、直線状のパターンを有するゲート電極（Ｉ
型ゲート）と、直線状のパターンの両端にこれと直交す
る方向に延在する分岐パターンを設け、直線状のパター
ン部分がアクティブ領域と素子分離溝との境界を横切ら
ないようにしたゲート電極（Ｈ型ゲート）とを用い、ア
クティブ領域端部における電界の集中がしきい値電圧の
ゲート長依存性に及ぼす影響について論じている。
【０００８】
【発明が解決しようとする課題】本発明者は、携帯用電
子機器などのデータメモリとして使用される低消費電力
型のＳＲＡＭ(Static Random Access Memory)を開発中
である。このＳＲＡＭは、周辺回路の一部に外部電源電
圧（Ｖcc）から基準電圧（Ｖdd）を発生する基準電圧発
生回路を備えている。この基準電圧発生回路は、複数個
のエンハンスメント型ＭＩＳＦＥＴと複数個のデプレッ
ション型ＭＩＳＦＥＴとで構成され、エンハンスメント
型ＭＩＳＦＥＴのしきい値電圧とデプレッション型ＭＩ
ＳＦＥＴのしきい値電圧との差分によって基準電圧（Ｖ
dd）発生する回路である。また、この基準電圧発生回路
を構成するＭＩＳＦＥＴは、低消費電力化を推進するた
めに、他の周辺回路、例えば入出力回路などを構成する
ＭＩＳＦＥＴが数μＡ程度の電流で動作するのに対し、
１０ｎＡ程度と非常に微小な電流で動作するようになっ
ている。
子機器などのデータメモリとして使用される低消費電力
型のＳＲＡＭ(Static Random Access Memory)を開発中
である。このＳＲＡＭは、周辺回路の一部に外部電源電
圧（Ｖcc）から基準電圧（Ｖdd）を発生する基準電圧発
生回路を備えている。この基準電圧発生回路は、複数個
のエンハンスメント型ＭＩＳＦＥＴと複数個のデプレッ
ション型ＭＩＳＦＥＴとで構成され、エンハンスメント
型ＭＩＳＦＥＴのしきい値電圧とデプレッション型ＭＩ
ＳＦＥＴのしきい値電圧との差分によって基準電圧（Ｖ
dd）発生する回路である。また、この基準電圧発生回路
を構成するＭＩＳＦＥＴは、低消費電力化を推進するた
めに、他の周辺回路、例えば入出力回路などを構成する
ＭＩＳＦＥＴが数μＡ程度の電流で動作するのに対し、
１０ｎＡ程度と非常に微小な電流で動作するようになっ
ている。
【０００９】上記のような微小電流で動作するＭＩＳＦ
ＥＴを作成するには、このＭＩＳＦＥＴのチャネルが形
成される領域の基板の不純物濃度を他のＭＩＳＦＥＴが
形成される領域のそれよりも高くすることによって、し
きい値電圧を高くする必要がある。ところが、チャネル
が形成される領域の基板の不純物濃度を高くすると、前
述したアクティブ領域の端部における酸化シリコン膜中
への不純物の拡散量も増加し、アクティブ領域の中央部
との不純物濃度差が大きくなるために、製造工程で生じ
る素子分離溝の端部におけるリセス量のばらつきと相俟
って、アクティブ領域の端部におけるしきい値電圧の低
下によるキンクが発生し易くなる。
ＥＴを作成するには、このＭＩＳＦＥＴのチャネルが形
成される領域の基板の不純物濃度を他のＭＩＳＦＥＴが
形成される領域のそれよりも高くすることによって、し
きい値電圧を高くする必要がある。ところが、チャネル
が形成される領域の基板の不純物濃度を高くすると、前
述したアクティブ領域の端部における酸化シリコン膜中
への不純物の拡散量も増加し、アクティブ領域の中央部
との不純物濃度差が大きくなるために、製造工程で生じ
る素子分離溝の端部におけるリセス量のばらつきと相俟
って、アクティブ領域の端部におけるしきい値電圧の低
下によるキンクが発生し易くなる。
【００１０】上記基準電圧発生回路を構成するＭＩＳＦ
ＥＴは、微小な電流で動作するように設計されているた
め、比較的大きい電流で動作する他の回路では問題にな
らない程度の小さいキンクであっても、回路の誤動作を
引き起こす原因となる。特に、上記基準電圧発生回路
は、エンハンスメント型ＭＩＳＦＥＴのしきい値電圧と
デプレッション型ＭＩＳＦＥＴのしきい値電圧との差分
によって基準電圧を発生する回路方式を採用しているた
め、キンクの発生によってＭＩＳＦＥＴのしきい値電圧
がばらつくと基準電圧もばらついてしまい、所望の基準
電圧を得ることができなくなってしまう。上記基準電圧
発生回路では、動作電流とキンクによるリーフ電流がほ
ぼ同程度であるため、キンクの発生により基準電圧がば
らつくという問題が発生する。
ＥＴは、微小な電流で動作するように設計されているた
め、比較的大きい電流で動作する他の回路では問題にな
らない程度の小さいキンクであっても、回路の誤動作を
引き起こす原因となる。特に、上記基準電圧発生回路
は、エンハンスメント型ＭＩＳＦＥＴのしきい値電圧と
デプレッション型ＭＩＳＦＥＴのしきい値電圧との差分
によって基準電圧を発生する回路方式を採用しているた
め、キンクの発生によってＭＩＳＦＥＴのしきい値電圧
がばらつくと基準電圧もばらついてしまい、所望の基準
電圧を得ることができなくなってしまう。上記基準電圧
発生回路では、動作電流とキンクによるリーフ電流がほ
ぼ同程度であるため、キンクの発生により基準電圧がば
らつくという問題が発生する。
【００１１】本発明の目的は、微細化されたＭＩＳＦＥ
Ｔのしきい値電圧のばらつきを低減することのできる技
術を提供することにある。
Ｔのしきい値電圧のばらつきを低減することのできる技
術を提供することにある。
【００１２】本発明の他の目的は、微小な電流で動作す
るＭＩＳＦＥＴによって構成された回路の誤動作を防止
することのできる技術を提供することにある。
るＭＩＳＦＥＴによって構成された回路の誤動作を防止
することのできる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、素子分離溝によ
って周囲を規定された第１アクティブ領域の基板に第１
ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基
板上には、前記第１アクティブ領域を横切ってその一端
から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート
電極が形成されており、前記第１アクティブ領域と前記
素子分離溝との境界領域における前記第１ゲート電極の
ゲート長は、前記第１アクティブ領域の中央部における
ゲート長よりも大きく、前記境界領域における前記第１
ゲート電極は、前記境界領域のゲート長方向に沿った一
辺の全体と、ゲート幅方向に沿った二辺の一部とを覆っ
ている。 （２）本発明の半導体集積回路装置は、素子分離溝によ
って周囲を規定された第１アクティブ領域の基板に第１
ＭＩＳＦＥＴが形成され、前記素子分離溝によって周囲
を規定された第２アクティブ領域の基板に第２ＭＩＳＦ
ＥＴが形成され、前記第１アクティブ領域の基板上に
は、前記第１アクティブ領域を横切ってその一端から他
端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が
形成され、前記第２アクティブ領域の基板上には、前記
第２アクティブ領域を横切ってその一端から他端に延在
する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成さ
れ、前記第１アクティブ領域と前記素子分離溝との境界
領域における前記第１ゲート電極のゲート長は、前記第
１アクティブ領域の中央部におけるゲート長よりも大き
く、前記第２アクティブ領域と前記素子分離溝との境界
領域における前記第２ゲート電極のゲート長は、前記第
２アクティブ領域の中央部におけるゲート長とほぼ等し
い。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、素子分離溝によ
って周囲を規定された第１アクティブ領域の基板に第１
ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基
板上には、前記第１アクティブ領域を横切ってその一端
から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート
電極が形成されており、前記第１アクティブ領域と前記
素子分離溝との境界領域における前記第１ゲート電極の
ゲート長は、前記第１アクティブ領域の中央部における
ゲート長よりも大きく、前記境界領域における前記第１
ゲート電極は、前記境界領域のゲート長方向に沿った一
辺の全体と、ゲート幅方向に沿った二辺の一部とを覆っ
ている。 （２）本発明の半導体集積回路装置は、素子分離溝によ
って周囲を規定された第１アクティブ領域の基板に第１
ＭＩＳＦＥＴが形成され、前記素子分離溝によって周囲
を規定された第２アクティブ領域の基板に第２ＭＩＳＦ
ＥＴが形成され、前記第１アクティブ領域の基板上に
は、前記第１アクティブ領域を横切ってその一端から他
端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が
形成され、前記第２アクティブ領域の基板上には、前記
第２アクティブ領域を横切ってその一端から他端に延在
する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成さ
れ、前記第１アクティブ領域と前記素子分離溝との境界
領域における前記第１ゲート電極のゲート長は、前記第
１アクティブ領域の中央部におけるゲート長よりも大き
く、前記第２アクティブ領域と前記素子分離溝との境界
領域における前記第２ゲート電極のゲート長は、前記第
２アクティブ領域の中央部におけるゲート長とほぼ等し
い。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】図１は、本実施形態のＳＲＡＭが形成され
た半導体チップのブロック図である。このＳＲＡＭが形
成された半導体チップ１Ａは、携帯用電子機器などに内
蔵されて使用されるものであり、その主面には複数のメ
モリマットに分割された記憶部と、入出力回路（入力バ
ッファデコーダ、出力回路）、コントロール回路および
基準電圧発生回路（降圧電源回路）などからなる周辺回
路とが形成されている。
た半導体チップのブロック図である。このＳＲＡＭが形
成された半導体チップ１Ａは、携帯用電子機器などに内
蔵されて使用されるものであり、その主面には複数のメ
モリマットに分割された記憶部と、入出力回路（入力バ
ッファデコーダ、出力回路）、コントロール回路および
基準電圧発生回路（降圧電源回路）などからなる周辺回
路とが形成されている。
【００１７】図２は、上記のＳＲＡＭの基準電圧発生回
路を示す図である。この基準電圧発生回路は、例えば４
段に接続されたｎチャネル型ＭＩＳＦＥＴ（Ｑ1〜Ｑ4）
と、同じく４段に接続されたデプレッション型のｎチャ
ネル型ＭＩＳＦＥＴ（ＤＱ1〜ＤＱ4）とによって構成さ
れ、エンハンスメント型ＭＩＳＦＥＴ（Ｑ1〜Ｑ4）のし
きい値電圧（Ｖthe）とデプレッション型ＭＩＳＦＥＴ
（ＤＱ1〜ＤＱ4）のしきい値電圧（Ｖthd）との差分に
よって外部電源電圧（Ｖcc）から、基準電圧（Ｖdd）を
発生する方式を採用している。例えば外部電源電圧（Ｖ
cc）を５Ｖ、エンハンスメント型ＭＩＳＦＥＴ（Ｑ1〜
Ｑ4）のそれぞれのしきい値電圧（Ｖthe）を０．４Ｖ、
デプレッション型ＭＩＳＦＥＴ（ＤＱ1〜ＤＱ4）のしき
い値電圧（Ｖthd）を−０．５Ｖとした場合、しきい値
電圧（Ｖthe）としきい値電圧（Ｖthd）との差分｛４×
（０．４−（−０．５））によって３．６Ｖの基準電圧
（Ｖdd）が発生する。また、この基準電圧発生回路を構
成するＭＩＳＦＥＴ（Ｑ 1〜Ｑ4およびＤＱ1〜ＤＱ4）
は、低消費電力化を推進するために、他の周辺回路を構
成するＭＩＳＦＥＴが数μＡ程度の電流で動作するのに
対し、１０ｎＡ程度と非常に微小な電流で動作するよう
になっている。
路を示す図である。この基準電圧発生回路は、例えば４
段に接続されたｎチャネル型ＭＩＳＦＥＴ（Ｑ1〜Ｑ4）
と、同じく４段に接続されたデプレッション型のｎチャ
ネル型ＭＩＳＦＥＴ（ＤＱ1〜ＤＱ4）とによって構成さ
れ、エンハンスメント型ＭＩＳＦＥＴ（Ｑ1〜Ｑ4）のし
きい値電圧（Ｖthe）とデプレッション型ＭＩＳＦＥＴ
（ＤＱ1〜ＤＱ4）のしきい値電圧（Ｖthd）との差分に
よって外部電源電圧（Ｖcc）から、基準電圧（Ｖdd）を
発生する方式を採用している。例えば外部電源電圧（Ｖ
cc）を５Ｖ、エンハンスメント型ＭＩＳＦＥＴ（Ｑ1〜
Ｑ4）のそれぞれのしきい値電圧（Ｖthe）を０．４Ｖ、
デプレッション型ＭＩＳＦＥＴ（ＤＱ1〜ＤＱ4）のしき
い値電圧（Ｖthd）を−０．５Ｖとした場合、しきい値
電圧（Ｖthe）としきい値電圧（Ｖthd）との差分｛４×
（０．４−（−０．５））によって３．６Ｖの基準電圧
（Ｖdd）が発生する。また、この基準電圧発生回路を構
成するＭＩＳＦＥＴ（Ｑ 1〜Ｑ4およびＤＱ1〜ＤＱ4）
は、低消費電力化を推進するために、他の周辺回路を構
成するＭＩＳＦＥＴが数μＡ程度の電流で動作するのに
対し、１０ｎＡ程度と非常に微小な電流で動作するよう
になっている。
【００１８】図３（ａ）は、上記基準電圧発生回路の一
部を構成するエンハンスメント型ＭＩＳＦＥＴ（Ｑ1〜
Ｑ4）のゲート電極パターンを示す平面図、図３（ｂ）
は、図３（ａ）のＢ−Ｂ線に沿った断面図である。ここ
では、ＭＩＳＦＥＴ（Ｑ1）のゲート電極のみを示す
が、他のＭＩＳＦＥＴ（Ｑ2〜Ｑ4）のゲート電極も同一
の平面および断面形状を有している。また、ゲート電極
９ａの左側のアクティブ領域をソース（Ｓ）、右側のア
クティブ領域をドレイン（Ｄ）と仮定する。
部を構成するエンハンスメント型ＭＩＳＦＥＴ（Ｑ1〜
Ｑ4）のゲート電極パターンを示す平面図、図３（ｂ）
は、図３（ａ）のＢ−Ｂ線に沿った断面図である。ここ
では、ＭＩＳＦＥＴ（Ｑ1）のゲート電極のみを示す
が、他のＭＩＳＦＥＴ（Ｑ2〜Ｑ4）のゲート電極も同一
の平面および断面形状を有している。また、ゲート電極
９ａの左側のアクティブ領域をソース（Ｓ）、右側のア
クティブ領域をドレイン（Ｄ）と仮定する。
【００１９】図示のように、ＭＩＳＦＥＴ（Ｑ1）のゲ
ート電極９ａは、素子分離溝２によって周囲を規定され
たアクティブ領域Ｌの基板１上に形成され、ＭＩＳＦＥ
Ｔ（Ｑ1）のゲート幅に沿った方向において、アクティ
ブ領域Ｌを横切ってその一端から他端に延在している。
このゲート電極９ａは、アクティブ領域Ｌと素子分離溝
２との境界領域に沿うゲート長（Ｌｇ2）がアクティブ
領域Ｌの中央部におけるゲート長（Ｌｇ1）よりも大き
く、全体としてＨ形の平面パターンで構成されている。
アクティブ領域Ｌの中央部におけるゲート電極９ａのゲ
ート長（Ｌｇ1）は、例えば０．４μｍ、ゲート幅は、
例えば１０μｍである。また、このゲート電極９ａは、
アクティブ領域Ｌと素子分離溝２との境界領域のゲート
長方向に沿った一辺の全体とゲート幅方向に沿った二辺
の一部とを覆っている。ゲート電極９ａは、例えば多結
晶シリコン膜の上部にＣｏ（コバルト）シリサイド層を
形成したポリサイド構造で構成されている。
ート電極９ａは、素子分離溝２によって周囲を規定され
たアクティブ領域Ｌの基板１上に形成され、ＭＩＳＦＥ
Ｔ（Ｑ1）のゲート幅に沿った方向において、アクティ
ブ領域Ｌを横切ってその一端から他端に延在している。
このゲート電極９ａは、アクティブ領域Ｌと素子分離溝
２との境界領域に沿うゲート長（Ｌｇ2）がアクティブ
領域Ｌの中央部におけるゲート長（Ｌｇ1）よりも大き
く、全体としてＨ形の平面パターンで構成されている。
アクティブ領域Ｌの中央部におけるゲート電極９ａのゲ
ート長（Ｌｇ1）は、例えば０．４μｍ、ゲート幅は、
例えば１０μｍである。また、このゲート電極９ａは、
アクティブ領域Ｌと素子分離溝２との境界領域のゲート
長方向に沿った一辺の全体とゲート幅方向に沿った二辺
の一部とを覆っている。ゲート電極９ａは、例えば多結
晶シリコン膜の上部にＣｏ（コバルト）シリサイド層を
形成したポリサイド構造で構成されている。
【００２０】上記のように構成されたゲート電極９ａ
は、上記境界領域のゲート長方向に沿った一辺の全体と
ゲート幅方向に沿った二辺の一部とを覆っているゲート
長（Ｌｇ2）はしきい値電圧が高くなるので、アクティ
ブ領域Ｌの中央部のゲート長の小さい部分のしきい値電
圧がＭＩＳＦＥＴ（Ｑ1）のしきい値電圧となる。つま
り、ＭＩＳＦＥＴ（Ｑ1）のしきい値電圧は、アクティ
ブ領域Ｌの中央部のゲート長（Ｌｇ1）の部分で決まっ
ている。そのため、このゲート電極９ａを有するＭＩＳ
ＦＥＴ（Ｑ1）は、後述する製造工程の途中で生じる不
純物の素子分離溝への拡散や素子分離溝の端部における
リセスの影響によって、上記境界領域にしきい値電圧の
低い寄生のトランジスタが形成されることがない。これ
により、ＭＩＳＦＥＴ（Ｑ1）のしきい値電圧のばらつ
きが低減されるので、安定した基準電圧（Ｖdd）を発生
する基準電圧発生回路を実現することができる。
は、上記境界領域のゲート長方向に沿った一辺の全体と
ゲート幅方向に沿った二辺の一部とを覆っているゲート
長（Ｌｇ2）はしきい値電圧が高くなるので、アクティ
ブ領域Ｌの中央部のゲート長の小さい部分のしきい値電
圧がＭＩＳＦＥＴ（Ｑ1）のしきい値電圧となる。つま
り、ＭＩＳＦＥＴ（Ｑ1）のしきい値電圧は、アクティ
ブ領域Ｌの中央部のゲート長（Ｌｇ1）の部分で決まっ
ている。そのため、このゲート電極９ａを有するＭＩＳ
ＦＥＴ（Ｑ1）は、後述する製造工程の途中で生じる不
純物の素子分離溝への拡散や素子分離溝の端部における
リセスの影響によって、上記境界領域にしきい値電圧の
低い寄生のトランジスタが形成されることがない。これ
により、ＭＩＳＦＥＴ（Ｑ1）のしきい値電圧のばらつ
きが低減されるので、安定した基準電圧（Ｖdd）を発生
する基準電圧発生回路を実現することができる。
【００２１】一方、図４（ａ）は、上記基準電圧発生回
路以外の周辺回路、例えばＮＡＮＤ、ＮＯＲといった論
理回路で構成された周辺回路や入出力回路の一部を構成
するＭＩＳＦＥＴ（Ｑ5）のゲート電極パターンを示す
平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ線に沿った
断面図である。ここでは、ＭＩＳＦＥＴ（Ｑ5）のゲー
ト電極のみを示すが、入出力回路や周辺回路を構成する
他のＭＩＳＦＥＴのゲート電極も同一の平面および断面
形状を有している。
路以外の周辺回路、例えばＮＡＮＤ、ＮＯＲといった論
理回路で構成された周辺回路や入出力回路の一部を構成
するＭＩＳＦＥＴ（Ｑ5）のゲート電極パターンを示す
平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ線に沿った
断面図である。ここでは、ＭＩＳＦＥＴ（Ｑ5）のゲー
ト電極のみを示すが、入出力回路や周辺回路を構成する
他のＭＩＳＦＥＴのゲート電極も同一の平面および断面
形状を有している。
【００２２】図示のように、このＭＩＳＦＥＴ（Ｑ5）
のゲート電極９ｂは、素子分離溝２によって周囲を規定
されたアクティブ領域Ｌの基板１上に形成され、アクテ
ィブ領域Ｌを横切ってその一端から他端に延在してい
る。このゲート電極９ｂは、アクティブ領域Ｌと素子分
離溝２との境界領域におけるゲート長（Ｌｇ4）がアク
ティブ領域Ｌの中央部におけるゲート長（Ｌｇ3）とほ
ぼ等しく、全体としてＩ形の平面パターンで構成されて
いる。ゲート電極９ｂは、例えば多結晶シリコン膜の上
部にＣｏシリサイド層を形成したポリサイド構造で構成
されている。また、ゲート電極９ｂの左側をソース
（Ｓ）、右側をドレイン（Ｄ）と仮定する。
のゲート電極９ｂは、素子分離溝２によって周囲を規定
されたアクティブ領域Ｌの基板１上に形成され、アクテ
ィブ領域Ｌを横切ってその一端から他端に延在してい
る。このゲート電極９ｂは、アクティブ領域Ｌと素子分
離溝２との境界領域におけるゲート長（Ｌｇ4）がアク
ティブ領域Ｌの中央部におけるゲート長（Ｌｇ3）とほ
ぼ等しく、全体としてＩ形の平面パターンで構成されて
いる。ゲート電極９ｂは、例えば多結晶シリコン膜の上
部にＣｏシリサイド層を形成したポリサイド構造で構成
されている。また、ゲート電極９ｂの左側をソース
（Ｓ）、右側をドレイン（Ｄ）と仮定する。
【００２３】上記のように構成されたゲート電極９ｂ
は、実質的にゲート電極として機能する部分がアクティ
ブ領域Ｌと素子分離溝２との境界領域に接しているた
め、製造工程の途中で生じる不純物の素子分離溝への拡
散や素子分離溝の端部におけるリセスの影響によって、
上記境界領域に寄生のトランジスタが形成され易い。つ
まり、ゲート電極下のアクティブ領域Ｌと素子分離溝２
との境界領域に沿ってソース、ドレイン間に微小のリー
ク電流が流れてしまう。しかし、ＮＡＮＤ、ＮＯＲとい
った論理回路に使用されるＭＩＳＦＥＴ（Ｑ5）は、前
述した基準電圧発生回路に使用されるＭＩＳＦＥＴ（Ｑ
1〜Ｑ4およびＤＱ1〜ＤＱ4）に比べて比較的大きい電流
で動作するため、微小なリーク電流があっても、論理回
路が誤動作するといった問題とはならない。
は、実質的にゲート電極として機能する部分がアクティ
ブ領域Ｌと素子分離溝２との境界領域に接しているた
め、製造工程の途中で生じる不純物の素子分離溝への拡
散や素子分離溝の端部におけるリセスの影響によって、
上記境界領域に寄生のトランジスタが形成され易い。つ
まり、ゲート電極下のアクティブ領域Ｌと素子分離溝２
との境界領域に沿ってソース、ドレイン間に微小のリー
ク電流が流れてしまう。しかし、ＮＡＮＤ、ＮＯＲとい
った論理回路に使用されるＭＩＳＦＥＴ（Ｑ5）は、前
述した基準電圧発生回路に使用されるＭＩＳＦＥＴ（Ｑ
1〜Ｑ4およびＤＱ1〜ＤＱ4）に比べて比較的大きい電流
で動作するため、微小なリーク電流があっても、論理回
路が誤動作するといった問題とはならない。
【００２４】図５は、上記ＳＲＡＭのメモリセルの等価
回路図である。このメモリセルは、一対の相補性データ
線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配
置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）、
一対の負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）および一対
の転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）によって構成さ
れている。駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）および
転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）はｎチャネル型Ｍ
ＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ1、
Ｑｐ2）はｐチャネル型ＭＩＳＦＥＴで構成されてい
る。すなわち、メモリセルは、４個のｎチャネル型ＭＩ
ＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った
完全ＣＭＯＳ型で構成されている。完全ＣＭＯＳ型メモ
リセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の高
抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて
待機時のリーク電流が少ないため、消費電力が低いとい
う特徴を備えている。
回路図である。このメモリセルは、一対の相補性データ
線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配
置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）、
一対の負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）および一対
の転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）によって構成さ
れている。駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）および
転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）はｎチャネル型Ｍ
ＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ1、
Ｑｐ2）はｐチャネル型ＭＩＳＦＥＴで構成されてい
る。すなわち、メモリセルは、４個のｎチャネル型ＭＩ
ＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った
完全ＣＭＯＳ型で構成されている。完全ＣＭＯＳ型メモ
リセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の高
抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて
待機時のリーク電流が少ないため、消費電力が低いとい
う特徴を備えている。
【００２５】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用Ｍ
ＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥ
ＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成してい
る。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメ
モリセル内で交差結合され、１ビットの情報を記憶する
情報蓄積部としてのフリップフロップ回路を構成してい
る。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用Ｍ
ＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥ
ＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成してい
る。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメ
モリセル内で交差結合され、１ビットの情報を記憶する
情報蓄積部としてのフリップフロップ回路を構成してい
る。
【００２６】上記フリップフロップ回路の一方の入出力
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥ
ＴＱｔ2のソース、ドレインの他方は、データ線／ＤＬ
に接続されている。また、フリップフロップ回路の一端
（２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれの
ソース、ドレインの一方）は、例えば５Ｖの電源電圧
（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴ
Ｑｄ1、Ｑｄ2のそれぞれのソース、ドレインの一方）
は、例えば０ＶのＧＮＤ電圧に接続されている。
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥ
ＴＱｔ2のソース、ドレインの他方は、データ線／ＤＬ
に接続されている。また、フリップフロップ回路の一端
（２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれの
ソース、ドレインの一方）は、例えば５Ｖの電源電圧
（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴ
Ｑｄ1、Ｑｄ2のそれぞれのソース、ドレインの一方）
は、例えば０ＶのＧＮＤ電圧に接続されている。
【００２７】図６は、メモリセルを構成する上記６個の
ＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平
面図である。なお、図に示す４個の＋印を直線で結んだ
矩形の領域は、メモリセル１個分の領域を示している。
ＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平
面図である。なお、図に示す４個の＋印を直線で結んだ
矩形の領域は、メモリセル１個分の領域を示している。
【００２８】メモリセルを構成する６個のＭＩＳＦＥＴ
（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥ
ＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑ
ｔ2）は、基板１の主面の素子分離溝２によって周囲を
囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されてい
る。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ
1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｐ
型ウエルが形成されたアクティブ領域Ｌｐに形成され、
ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1、
Ｑｐ2は、ｎ型ウエルが形成されたアクティブ領域Ｌｎ
に形成されている。
（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥ
ＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑ
ｔ2）は、基板１の主面の素子分離溝２によって周囲を
囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されてい
る。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ
1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｐ
型ウエルが形成されたアクティブ領域Ｌｐに形成され、
ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1、
Ｑｐ2は、ｎ型ウエルが形成されたアクティブ領域Ｌｎ
に形成されている。
【００２９】転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ワー
ド線ＷＬと一体に構成されたゲート電極９ｄを有してい
る。また、フリップフロップ回路の第１のインバータ
（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱｄ1および
負荷用ＭＩＳＦＥＴＱｐ1は、共通のゲート電極９ｅを
有し、第２のインバータ（ＩＮＶ2）を構成する駆動用
ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、
共通のゲート電極９ｆを有している。
ド線ＷＬと一体に構成されたゲート電極９ｄを有してい
る。また、フリップフロップ回路の第１のインバータ
（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱｄ1および
負荷用ＭＩＳＦＥＴＱｐ1は、共通のゲート電極９ｅを
有し、第２のインバータ（ＩＮＶ2）を構成する駆動用
ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、
共通のゲート電極９ｆを有している。
【００３０】上記駆動用ＭＩＳＦＥＴＱｄ1および負荷
用ＭＩＳＦＥＴＱｐ1に共通のゲート電極９ｅのうち、
駆動用ＭＩＳＦＥＴＱｄ1のゲート電極として使用され
る部分は、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極とし
て使用される部分に比べてゲート長は小さく、ゲート幅
は大きい。また、このゲート電極９ｅのうち、駆動用Ｍ
ＩＳＦＥＴＱｄ1のゲート電極として使用される部分
は、アクティブ領域Ｌｐと素子分離溝２との境界領域
（図の○印で示す領域）におけるゲート長が、アクティ
ブ領域Ｌｐの中央部におけるゲート長よりも大きい。
用ＭＩＳＦＥＴＱｐ1に共通のゲート電極９ｅのうち、
駆動用ＭＩＳＦＥＴＱｄ1のゲート電極として使用され
る部分は、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極とし
て使用される部分に比べてゲート長は小さく、ゲート幅
は大きい。また、このゲート電極９ｅのうち、駆動用Ｍ
ＩＳＦＥＴＱｄ1のゲート電極として使用される部分
は、アクティブ領域Ｌｐと素子分離溝２との境界領域
（図の○印で示す領域）におけるゲート長が、アクティ
ブ領域Ｌｐの中央部におけるゲート長よりも大きい。
【００３１】同様に、駆動用ＭＩＳＦＥＴＱｄ2および
負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極９ｆのう
ち、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極として使用
される部分は、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極
として使用される部分に比べてゲート長は小さく、ゲー
ト幅は大きい。また、このゲート電極９ｆのうち、駆動
用ＭＩＳＦＥＴＱｄ2のゲート電極として使用される部
分は、アクティブ領域Ｌｐと素子分離溝２との境界領域
（図の○印で示す領域）におけるゲート長が、アクティ
ブ領域Ｌｐの中央部におけるゲート長よりも大きい。
負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極９ｆのう
ち、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極として使用
される部分は、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極
として使用される部分に比べてゲート長は小さく、ゲー
ト幅は大きい。また、このゲート電極９ｆのうち、駆動
用ＭＩＳＦＥＴＱｄ2のゲート電極として使用される部
分は、アクティブ領域Ｌｐと素子分離溝２との境界領域
（図の○印で示す領域）におけるゲート長が、アクティ
ブ領域Ｌｐの中央部におけるゲート長よりも大きい。
【００３２】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのそれぞれのゲート電極９ｄ〜９ｆは、例えば多結
晶シリコン膜の上部にＣｏシリサイド層を形成したポリ
サイド構造で構成されている。
ＥＴのそれぞれのゲート電極９ｄ〜９ｆは、例えば多結
晶シリコン膜の上部にＣｏシリサイド層を形成したポリ
サイド構造で構成されている。
【００３３】上記一対の駆動用ＭＩＳＦＥＴ（Ｑｄ1、
Ｑｄ2）のゲート電極９ｅ、９ｆは、アクティブ領域Ｌ
ｐと素子分離溝２との境界領域におけるゲート長が、ア
クティブ領域Ｌｐの中央部におけるゲート長よりも大き
い。そのため、製造工程の途中で生じる不純物の素子分
離溝への拡散や素子分離溝の端部におけるリセスの影響
によって、上記境界領域に寄生のトランジスタが形成さ
れたとしても、この境界領域におけるゲート長をアクテ
ィブ領域Ｌｐの中央部におけるゲート長とほぼ同じにし
た場合に比べて、境界部のチャネルを流れるドレイン電
流が少ない。すなわち、駆動用ＭＩＳＦＥＴ（Ｑｄ1、
Ｑｄ2）のゲート電極９ｅ、９ｆを上記のような形状と
することにより、しきい値電圧のばらつきによるメモリ
セルの動作不良が少なくなり、チップの取得率が向上す
るので、ＳＲＡＭの製造歩留まりを向上させることがで
きる。また、駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）のリ
ーク電流を低減できるので、メモリセルの消費電力を低
減することができる。
Ｑｄ2）のゲート電極９ｅ、９ｆは、アクティブ領域Ｌ
ｐと素子分離溝２との境界領域におけるゲート長が、ア
クティブ領域Ｌｐの中央部におけるゲート長よりも大き
い。そのため、製造工程の途中で生じる不純物の素子分
離溝への拡散や素子分離溝の端部におけるリセスの影響
によって、上記境界領域に寄生のトランジスタが形成さ
れたとしても、この境界領域におけるゲート長をアクテ
ィブ領域Ｌｐの中央部におけるゲート長とほぼ同じにし
た場合に比べて、境界部のチャネルを流れるドレイン電
流が少ない。すなわち、駆動用ＭＩＳＦＥＴ（Ｑｄ1、
Ｑｄ2）のゲート電極９ｅ、９ｆを上記のような形状と
することにより、しきい値電圧のばらつきによるメモリ
セルの動作不良が少なくなり、チップの取得率が向上す
るので、ＳＲＡＭの製造歩留まりを向上させることがで
きる。また、駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）のリ
ーク電流を低減できるので、メモリセルの消費電力を低
減することができる。
【００３４】次に、上記ＳＲＡＭのメモリセルおよび周
辺回路を構成するＭＩＳＦＥＴの製造方法を図７〜図２
１を用いて説明する。なお、これらの図において、左側
から基準電圧発生回路の一部を構成するｎチャネル型Ｍ
ＩＳＦＥＴ（Ｑ1）、入出力回路の一部を構成するｎチ
ャネル型ＭＩＳＦＥＴＱ5およびｐチャネル型ＭＩＳＦ
ＥＴＱ6、転送用ＭＩＳＦＥＴＱｔ1、負荷用ＭＩＳＦＥ
ＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ2、の順に並んでい
る。
辺回路を構成するＭＩＳＦＥＴの製造方法を図７〜図２
１を用いて説明する。なお、これらの図において、左側
から基準電圧発生回路の一部を構成するｎチャネル型Ｍ
ＩＳＦＥＴ（Ｑ1）、入出力回路の一部を構成するｎチ
ャネル型ＭＩＳＦＥＴＱ5およびｐチャネル型ＭＩＳＦ
ＥＴＱ6、転送用ＭＩＳＦＥＴＱｔ1、負荷用ＭＩＳＦＥ
ＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ2、の順に並んでい
る。
【００３５】まず、図７に示すように、例えば１〜１０
Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンから
なる基板１を約８５０℃で熱酸化してその表面に膜厚１
０ｎｍ程度の薄い酸化シリコン膜３０を形成した後、酸
化シリコン膜３０の上部にＣＶＤ法で膜厚１２０ｎｍ程
度の窒化シリコン膜（耐酸化膜）３を堆積する。窒化シ
リコン膜３は、素子分離領域の基板１をエッチングして
溝を形成する際のマスクとして使用する。また、窒化シ
リコン膜３は、酸化されにくい性質を持つので、その下
部の基板１の表面が酸化されるのを防ぐマスクとしても
使用される。窒化シリコン膜３の下部の酸化シリコン膜
３０は、基板１と窒化シリコン膜３との界面に生じるス
トレスを緩和し、このストレスに起因して基板１の表面
に転位などの欠陥が発生するのを防ぐために形成する。
Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンから
なる基板１を約８５０℃で熱酸化してその表面に膜厚１
０ｎｍ程度の薄い酸化シリコン膜３０を形成した後、酸
化シリコン膜３０の上部にＣＶＤ法で膜厚１２０ｎｍ程
度の窒化シリコン膜（耐酸化膜）３を堆積する。窒化シ
リコン膜３は、素子分離領域の基板１をエッチングして
溝を形成する際のマスクとして使用する。また、窒化シ
リコン膜３は、酸化されにくい性質を持つので、その下
部の基板１の表面が酸化されるのを防ぐマスクとしても
使用される。窒化シリコン膜３の下部の酸化シリコン膜
３０は、基板１と窒化シリコン膜３との界面に生じるス
トレスを緩和し、このストレスに起因して基板１の表面
に転位などの欠陥が発生するのを防ぐために形成する。
【００３６】次に、図８に示すように、フォトレジスト
膜３１をマスクにしたドライエッチングで素子分離領域
の窒化シリコン膜３とその下部の酸化シリコン膜３０と
を選択的に除去することによって、基板１の表面を露出
させる。
膜３１をマスクにしたドライエッチングで素子分離領域
の窒化シリコン膜３とその下部の酸化シリコン膜３０と
を選択的に除去することによって、基板１の表面を露出
させる。
【００３７】次に、フォトレジスト膜３１をアッシング
で除去した後、図９に示すように、窒化シリコン膜３を
マスクにしたドライエッチングで素子分離領域の基板１
に深さ３５０〜４００ｎｍ程度の溝２ａを形成する。
で除去した後、図９に示すように、窒化シリコン膜３を
マスクにしたドライエッチングで素子分離領域の基板１
に深さ３５０〜４００ｎｍ程度の溝２ａを形成する。
【００３８】次に、希フッ酸などを使った洗浄によっ
て、溝２ａの内壁に付着したエッチング残渣を除去した
後、図１０に示すように、基板１を約８００〜１０００
℃で熱酸化することによって、溝２ａの内壁に膜厚１０
ｎｍ程度の薄い酸化シリコン膜３２を形成する。この酸
化シリコン膜３２は、溝２ａの内壁に生じたドライエッ
チングのダメージを回復すると共に、後の工程で溝２ａ
の内部に埋め込まれる酸化シリコン膜と基板１との界面
に生じるストレスを緩和するために形成する。
て、溝２ａの内壁に付着したエッチング残渣を除去した
後、図１０に示すように、基板１を約８００〜１０００
℃で熱酸化することによって、溝２ａの内壁に膜厚１０
ｎｍ程度の薄い酸化シリコン膜３２を形成する。この酸
化シリコン膜３２は、溝２ａの内壁に生じたドライエッ
チングのダメージを回復すると共に、後の工程で溝２ａ
の内部に埋め込まれる酸化シリコン膜と基板１との界面
に生じるストレスを緩和するために形成する。
【００３９】次に、図１１に示すように、溝２ａの内部
を含む基板１上にＣＶＤ法で酸化シリコン膜４を堆積す
る。この酸化シリコン膜４は、溝２ａの深さよりも厚い
膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝２
ａの内部が酸化シリコン膜４で完全に埋め込まれるよう
にする。酸化シリコン膜４は、例えば酸素とテトラエト
キシシラン((Ｃ2Ｈ5)4Ｓｉ)とを使って成膜される酸化
シリコン膜のように、ステップカバレージのよい成膜方
法で形成する。
を含む基板１上にＣＶＤ法で酸化シリコン膜４を堆積す
る。この酸化シリコン膜４は、溝２ａの深さよりも厚い
膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝２
ａの内部が酸化シリコン膜４で完全に埋め込まれるよう
にする。酸化シリコン膜４は、例えば酸素とテトラエト
キシシラン((Ｃ2Ｈ5)4Ｓｉ)とを使って成膜される酸化
シリコン膜のように、ステップカバレージのよい成膜方
法で形成する。
【００４０】次に、基板１を約１０００℃で熱酸化し、
溝２ａに埋め込んだ酸化シリコン膜４の膜質を改善する
ためのデンシファイ（焼き締め）を行った後、図１２に
示すように、フォトレジスト膜３３をマスクにしたドラ
イエッチングで窒化シリコン膜３の上部の酸化シリコン
膜４を除去する。フォトレジスト膜３３のパターンは、
素子分離領域の窒化シリコン膜３をドライエッチングす
るときに使用したフォトレジスト膜３１の反転パターン
とする。
溝２ａに埋め込んだ酸化シリコン膜４の膜質を改善する
ためのデンシファイ（焼き締め）を行った後、図１２に
示すように、フォトレジスト膜３３をマスクにしたドラ
イエッチングで窒化シリコン膜３の上部の酸化シリコン
膜４を除去する。フォトレジスト膜３３のパターンは、
素子分離領域の窒化シリコン膜３をドライエッチングす
るときに使用したフォトレジスト膜３１の反転パターン
とする。
【００４１】次に、フォトレジスト膜３３を除去した
後、図１３に示すように、化学機械研磨（ＣＭＰ）法を
用いて溝２ａの上部の酸化シリコン膜４を研磨し、その
表面を平坦化することによって素子分離溝２を形成す
る。この研磨は、アクティブ領域の基板１表面を覆って
いる窒化シリコン膜３をストッパに用いて行ない、酸化
シリコン膜４の表面の高さが窒化シリコン膜３のそれと
同じになった時点を終点とする。
後、図１３に示すように、化学機械研磨（ＣＭＰ）法を
用いて溝２ａの上部の酸化シリコン膜４を研磨し、その
表面を平坦化することによって素子分離溝２を形成す
る。この研磨は、アクティブ領域の基板１表面を覆って
いる窒化シリコン膜３をストッパに用いて行ない、酸化
シリコン膜４の表面の高さが窒化シリコン膜３のそれと
同じになった時点を終点とする。
【００４２】次に、アクティブ領域の基板１表面を覆っ
ている窒化シリコン膜３を熱リン酸で除去し、その下部
の酸化シリコン膜３０を露出させる。窒化シリコン膜３
を除去すると、図１４に拡大して示すように、アクティ
ブ領域の基板１の表面に形成された酸化シリコン膜３０
の表面と素子分離溝２に埋め込まれた酸化シリコン膜４
の表面との間に窒化シリコン膜３の膜厚に相当する段差
が発生する。
ている窒化シリコン膜３を熱リン酸で除去し、その下部
の酸化シリコン膜３０を露出させる。窒化シリコン膜３
を除去すると、図１４に拡大して示すように、アクティ
ブ領域の基板１の表面に形成された酸化シリコン膜３０
の表面と素子分離溝２に埋め込まれた酸化シリコン膜４
の表面との間に窒化シリコン膜３の膜厚に相当する段差
が発生する。
【００４３】次に、素子分離溝２に埋め込まれた酸化シ
リコン膜４の表面をフッ酸でウェットエッチングし、ア
クティブ領域の基板１の表面との間に生じた段差を低減
する。このとき、アクティブ領域の基板１に形成されて
いた薄い酸化シリコン膜３０もエッチングされ、基板１
の表面が露出する。また、前記窒化シリコン膜３と接し
ていた箇所の酸化シリコン膜４は、その上面だけでなく
側面もフッ酸に晒されるので、アクティブ領域から離れ
た領域の酸化シリコン膜４に比べて被エッチング量が多
くなる。これにより、図１５に拡大して示すように、素
子分離溝２の端部近傍の酸化シリコン膜４の表面（矢印
で示す箇所）が下方に後退（リセス）する。
リコン膜４の表面をフッ酸でウェットエッチングし、ア
クティブ領域の基板１の表面との間に生じた段差を低減
する。このとき、アクティブ領域の基板１に形成されて
いた薄い酸化シリコン膜３０もエッチングされ、基板１
の表面が露出する。また、前記窒化シリコン膜３と接し
ていた箇所の酸化シリコン膜４は、その上面だけでなく
側面もフッ酸に晒されるので、アクティブ領域から離れ
た領域の酸化シリコン膜４に比べて被エッチング量が多
くなる。これにより、図１５に拡大して示すように、素
子分離溝２の端部近傍の酸化シリコン膜４の表面（矢印
で示す箇所）が下方に後退（リセス）する。
【００４４】次に、図１６に示すように、基板１を約８
５０℃で熱酸化し、アクティブ領域の基板１の表面に膜
厚１０ｎｍ程度の薄い酸化シリコン膜３４を形成する。
この酸化シリコン膜３４は、次に行なう不純物のイオン
打ち込みによる基板１のダメージを低減するために形成
する。
５０℃で熱酸化し、アクティブ領域の基板１の表面に膜
厚１０ｎｍ程度の薄い酸化シリコン膜３４を形成する。
この酸化シリコン膜３４は、次に行なう不純物のイオン
打ち込みによる基板１のダメージを低減するために形成
する。
【００４５】続いて、基板１にウエル（ｐ型ウエルおよ
びｎ型ウエル）を形成するために、上記酸化シリコン膜
３４を通して基板１の一部にｎ型不純物（例えばリン）
を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込
む。また、ＭＩＳＦＥＴのしきい値電圧を制御するため
に、上記酸化シリコン膜３４を通して基板１にｐ型不純
物（ホウ素）を打ち込む。ウエルを形成するための不純
物は、高いエネルギーで基板１の深い領域に導入し、し
きい値電圧を制御するための不純物は、低いエネルギー
で基板１の浅い領域に導入する。
びｎ型ウエル）を形成するために、上記酸化シリコン膜
３４を通して基板１の一部にｎ型不純物（例えばリン）
を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込
む。また、ＭＩＳＦＥＴのしきい値電圧を制御するため
に、上記酸化シリコン膜３４を通して基板１にｐ型不純
物（ホウ素）を打ち込む。ウエルを形成するための不純
物は、高いエネルギーで基板１の深い領域に導入し、し
きい値電圧を制御するための不純物は、低いエネルギー
で基板１の浅い領域に導入する。
【００４６】次に、図１７に示すように、基板１を約９
５０℃で熱処理して上記不純物を引き延ばし拡散させる
ことにより、基準電圧発生回路領域の基板１の深い領域
にｎ型ウエル５を形成し、浅い領域にｐ型ウエル６を形
成する。また、メモリセル領域の基板１にｐ型ウエル６
およびｎ型ウエル７を形成し、入出力回路領域の基板１
にｐ型ウエル６およびｎ型ウエル７を形成する。
５０℃で熱処理して上記不純物を引き延ばし拡散させる
ことにより、基準電圧発生回路領域の基板１の深い領域
にｎ型ウエル５を形成し、浅い領域にｐ型ウエル６を形
成する。また、メモリセル領域の基板１にｐ型ウエル６
およびｎ型ウエル７を形成し、入出力回路領域の基板１
にｐ型ウエル６およびｎ型ウエル７を形成する。
【００４７】次に、フッ酸を用いたウェットエッチング
で基板１の表面の酸化シリコン膜３４を除去した後、図
１８に示すように、基板１を約８００〜８５０℃で熱酸
化することによって、ｐ型ウエル６およびｎ型ウエル７
のそれぞれの表面に清浄なゲート酸化膜８を形成した
後、上記ゲート酸化膜８の上部にゲート電極９ａ〜９ｆ
を形成する。このゲート電極９ａ〜９ｆは、ゲート酸化
膜８の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程
度の多結晶シリコン膜を堆積した後、フォトレジスト膜
をマスクにして多結晶シリコン膜をドライエッチングす
ることによって形成する。
で基板１の表面の酸化シリコン膜３４を除去した後、図
１８に示すように、基板１を約８００〜８５０℃で熱酸
化することによって、ｐ型ウエル６およびｎ型ウエル７
のそれぞれの表面に清浄なゲート酸化膜８を形成した
後、上記ゲート酸化膜８の上部にゲート電極９ａ〜９ｆ
を形成する。このゲート電極９ａ〜９ｆは、ゲート酸化
膜８の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程
度の多結晶シリコン膜を堆積した後、フォトレジスト膜
をマスクにして多結晶シリコン膜をドライエッチングす
ることによって形成する。
【００４８】基準電圧発生回路の一部を構成するＭＩＳ
ＦＥＴ（Ｑ1）のゲート電極９ａは、前記図３に示すパ
ターンで形成し、入出力回路の一部を構成するＭＩＳＦ
ＥＴ（Ｑ5）のゲート電極９ｂは、前記図４に示すパタ
ーンで形成する。また、メモリセルを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ1および転送
用ＭＩＳＦＥＴＱｔ1のそれぞれのゲート電極９ｄ〜９
ｆは、前記図６に示すパターンで形成する。
ＦＥＴ（Ｑ1）のゲート電極９ａは、前記図３に示すパ
ターンで形成し、入出力回路の一部を構成するＭＩＳＦ
ＥＴ（Ｑ5）のゲート電極９ｂは、前記図４に示すパタ
ーンで形成する。また、メモリセルを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ1および転送
用ＭＩＳＦＥＴＱｔ1のそれぞれのゲート電極９ｄ〜９
ｆは、前記図６に示すパターンで形成する。
【００４９】基準電圧発生回路の一部を構成するＭＩＳ
ＦＥＴ（Ｑ1）のゲート電極９ａのゲート長は、例えば
０．４μｍ、ゲート幅は、例えば１０μｍである。この
ような細長いパターンのゲート電極９ａは、ゲート加工
後の洗浄工程などで振動を受けると倒れ易い。ところ
が、本実施形態ではゲート電極９ａの両端部のゲート長
を中央部のゲート長に比べて大きくしているので、中央
部のゲート長の小さい部分が倒れにくいという特徴があ
る。
ＦＥＴ（Ｑ1）のゲート電極９ａのゲート長は、例えば
０．４μｍ、ゲート幅は、例えば１０μｍである。この
ような細長いパターンのゲート電極９ａは、ゲート加工
後の洗浄工程などで振動を受けると倒れ易い。ところ
が、本実施形態ではゲート電極９ａの両端部のゲート長
を中央部のゲート長に比べて大きくしているので、中央
部のゲート長の小さい部分が倒れにくいという特徴があ
る。
【００５０】次に、図１９に示すように、ｐ型ウエル６
にリン（Ｐ）イオンを打ち込んで低不純物濃度のｎ-型
半導体領域１０を形成し、ｎ型ウエル７にホウ素（Ｂ）
イオンを打ち込んで低不純物濃度のｐ-型半導体領域１
１を形成する。続いて、ｐ型ウエル６にホウ素（Ｂ）イ
オンを打ち込んでパンチスルーストッパとして機能する
ｐ型半導体領域からなるポケット領域１２を形成し、ｎ
型ウエル６にリン（Ｐ）イオンを打ち込んでパンチスル
ーストッパとして機能するｎ型半導体領域からなるポケ
ット領域１３を形成する。
にリン（Ｐ）イオンを打ち込んで低不純物濃度のｎ-型
半導体領域１０を形成し、ｎ型ウエル７にホウ素（Ｂ）
イオンを打ち込んで低不純物濃度のｐ-型半導体領域１
１を形成する。続いて、ｐ型ウエル６にホウ素（Ｂ）イ
オンを打ち込んでパンチスルーストッパとして機能する
ｐ型半導体領域からなるポケット領域１２を形成し、ｎ
型ウエル６にリン（Ｐ）イオンを打ち込んでパンチスル
ーストッパとして機能するｎ型半導体領域からなるポケ
ット領域１３を形成する。
【００５１】次に、図２０に示すように、ゲート電極９
ｄ〜９ｆの側壁にサイドウォールスペーサ１４を形成し
た後、ｎ型ウエル７にホウ素（Ｂ）イオンを打ち込んで
高不純物濃度のｐ+型半導体領域（ソース、ドレイン）
１５を形成し、ｐ型ウエル６にヒ素（Ａｓ）イオンを打
ち込んで高不純物濃度のｎ+型半導体領域（ソース、ド
レイン）１６を形成した後、図２１に示すように、ゲー
ト電極９ｄ〜９ｆ、ｐ +型半導体領域（ソース、ドレイ
ン）１５およびｎ+型半導体領域（ソース、ドレイン）
１６の表面にＣｏシリサイド層１７を形成することによ
ってＭＩＳＦＥＴが完成する。
ｄ〜９ｆの側壁にサイドウォールスペーサ１４を形成し
た後、ｎ型ウエル７にホウ素（Ｂ）イオンを打ち込んで
高不純物濃度のｐ+型半導体領域（ソース、ドレイン）
１５を形成し、ｐ型ウエル６にヒ素（Ａｓ）イオンを打
ち込んで高不純物濃度のｎ+型半導体領域（ソース、ド
レイン）１６を形成した後、図２１に示すように、ゲー
ト電極９ｄ〜９ｆ、ｐ +型半導体領域（ソース、ドレイ
ン）１５およびｎ+型半導体領域（ソース、ドレイン）
１６の表面にＣｏシリサイド層１７を形成することによ
ってＭＩＳＦＥＴが完成する。
【００５２】ここで、前記図２１に示した基準電圧発生
回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ1）につ
いて説明する。図２１に示すように、ｎチャネル型ＭＩ
ＳＦＥＴ（Ｑ1）のソースとｎチャネル型ＭＩＳＦＥＴ
（Ｑ1）が形成されているｐ型ウエル６は電気的に接続
されている。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑ1）
が形成されているｐ型ウエル６とｐ型半導体基板１と
は、ｎ型ウエル５によって電気的に分離されている。こ
のような構成とすることにより、ｎチャネル型ＭＩＳＦ
ＥＴ（Ｑ1）の基板効果によるしきい値電圧の変動を防
止することができる。
回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ1）につ
いて説明する。図２１に示すように、ｎチャネル型ＭＩ
ＳＦＥＴ（Ｑ1）のソースとｎチャネル型ＭＩＳＦＥＴ
（Ｑ1）が形成されているｐ型ウエル６は電気的に接続
されている。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑ1）
が形成されているｐ型ウエル６とｐ型半導体基板１と
は、ｎ型ウエル５によって電気的に分離されている。こ
のような構成とすることにより、ｎチャネル型ＭＩＳＦ
ＥＴ（Ｑ1）の基板効果によるしきい値電圧の変動を防
止することができる。
【００５３】上記ｎチャネル型ＭＩＳＦＥＴ（Ｑ1）に
ついての説明は、ｎチャネル型ＭＩＳＦＥＴ（Ｑ2、
Ｑ3、Ｑ4）についても同様である。つまり、図２のｎチ
ャネル型ＭＩＳＦＥＴ（Ｑ1、Ｑ2、Ｑ3、Ｑ4）は、各々
がｎ型ウエル５によって完全にｐ型半導体基板とは電気
的に分離されている。また、各々のｐ型ウエル６も電気
的に独立している。
ついての説明は、ｎチャネル型ＭＩＳＦＥＴ（Ｑ2、
Ｑ3、Ｑ4）についても同様である。つまり、図２のｎチ
ャネル型ＭＩＳＦＥＴ（Ｑ1、Ｑ2、Ｑ3、Ｑ4）は、各々
がｎ型ウエル５によって完全にｐ型半導体基板とは電気
的に分離されている。また、各々のｐ型ウエル６も電気
的に独立している。
【００５４】このように、直列接続された複数のＭＩＳ
ＦＥＴの基板（ｐ型ウエル６）電位を独立にできる構造
であるため、各々のＭＩＳＦＥＴの所望のしきい値電圧
を出力することができるという効果がある。
ＦＥＴの基板（ｐ型ウエル６）電位を独立にできる構造
であるため、各々のＭＩＳＦＥＴの所望のしきい値電圧
を出力することができるという効果がある。
【００５５】上記説明は、デプレッション型のｎチャネ
ル型ＭＩＳＦＥＴ（ＤＱ1、ＤＱ2、ＤＱ3、ＤＱ4）につ
いても同様であり、それにより同様な効果が得られる。
ル型ＭＩＳＦＥＴ（ＤＱ1、ＤＱ2、ＤＱ3、ＤＱ4）につ
いても同様であり、それにより同様な効果が得られる。
【００５６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５７】基準電圧発生回路を構成するＭＩＳＦＥＴ
のゲート電極は、前記図３に示すような平面形状の他、
例えば図２２に示すように、アクティブ領域Ｌと素子分
離溝２との境界領域の全体を覆うような平面形状とする
こともできる。
のゲート電極は、前記図３に示すような平面形状の他、
例えば図２２に示すように、アクティブ領域Ｌと素子分
離溝２との境界領域の全体を覆うような平面形状とする
こともできる。
【００５８】本発明のゲート電極構造は、基準電圧発生
回路を構成するＭＩＳＦＥＴのみならず、例えば待機用
差動増幅器を構成するＭＩＳＦＥＴなどに適用すること
もできる。
回路を構成するＭＩＳＦＥＴのみならず、例えば待機用
差動増幅器を構成するＭＩＳＦＥＴなどに適用すること
もできる。
【００５９】また、前記実施の形態では、ＳＲＡＭに適
用した場合について説明したが、これに限定されるもの
ではなく、素子分離溝を有する基板に微細なＭＩＳＦＥ
Ｔを形成する各種ＬＳＩに広く適用することができる。
用した場合について説明したが、これに限定されるもの
ではなく、素子分離溝を有する基板に微細なＭＩＳＦＥ
Ｔを形成する各種ＬＳＩに広く適用することができる。
【００６０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６１】本発明によれば、微細化されたＭＩＳＦＥ
Ｔのしきい値電圧のばらつきを低減することができるの
で、特に微小な電流で動作するＭＩＳＦＥＴによって構
成された回路の誤動作を防止することができる。
Ｔのしきい値電圧のばらつきを低減することができるの
で、特に微小な電流で動作するＭＩＳＦＥＴによって構
成された回路の誤動作を防止することができる。
【図１】本発明の一実施形態であるＳＲＡＭが形成され
た半導体チップのブロック図である。
た半導体チップのブロック図である。
【図２】本発明の一実施形態であるＳＲＡＭの基準電圧
発生回路を示す回路図である。
発生回路を示す回路図である。
【図３】（ａ）は、図２に示す基準電圧発生回路の一部
を構成するエンハンスメント型ＭＩＳＦＥＴのゲート電
極パターンを示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線
に沿った断面図である。
を構成するエンハンスメント型ＭＩＳＦＥＴのゲート電
極パターンを示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線
に沿った断面図である。
【図４】（ａ）は、本発明の一実施形態であるＳＲＡＭ
の入出力回路または論理回路を構成するＭＩＳＦＥＴの
ゲート電極パターンを示す平面図、（ｂ）は、（ａ）の
Ｂ−Ｂ線に沿った断面図である。
の入出力回路または論理回路を構成するＭＩＳＦＥＴの
ゲート電極パターンを示す平面図、（ｂ）は、（ａ）の
Ｂ−Ｂ線に沿った断面図である。
【図５】本発明の一実施形態であるＳＲＡＭのメモリセ
ルの等価回路図である。
ルの等価回路図である。
【図６】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを構成するＭＩＳＦＥＴのゲート電極パターンを示
す平面図である。
セルを構成するＭＩＳＦＥＴのゲート電極パターンを示
す平面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す基板の要部断面図である。
法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１２】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１３】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２０】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２１】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す基板の要部断面図である。
方法を示す基板の要部断面図である。
【図２２】本発明の他の実施形態である基準電圧発生回
路の一部を構成するＭＩＳＦＥＴのゲート電極パターン
を示す平面図である。
路の一部を構成するＭＩＳＦＥＴのゲート電極パターン
を示す平面図である。
１ 基板 ２ 素子分離溝 ２ａ 溝 ３ 窒化シリコン膜 ４ 酸化シリコン膜 ５ ｎ型ウエル ６ ｐ型ウエル ７ ｎ型ウエル ８ ゲート酸化膜 ９ａ〜９ｆ ゲート電極 １０ ｎ-型半導体領域 １１ ｐ-型半導体領域 １２、１３ ポケット領域 １４ サイドウォールスペーサ １５ ｐ+型半導体領域（ソース、ドレイン） １６ ｎ+型半導体領域（ソース、ドレイン） １７ Ｃｏシリサイド層 ＤＬ、／ＤＬ データ線 ＩＮＶ1、ＩＮＶ2 インバータ ＤＱ1〜ＤＱ4 デプレッション型ＭＩＳＦＥＴ Ｑ1〜Ｑ6 ＭＩＳＦＥＴ Ｑｄ1、Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1、Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1、Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
フロントページの続き (72)発明者 薮押 法之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 小森 和宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 辻 壮介 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 三輪 秀郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 樋口 光宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 今任 宏一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F048 AB01 AB08 AC03 BA01 BB01 BB05 BB08 BC01 BC06 BD01 BE03 BG01 BG14 5F083 BS15 BS16 BS17 BS27 GA06 JA35 JA53 LA28 LA30 NA01 PR05 PR06 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA05 ZA06
Claims (17)
- 【請求項１】 素子分離溝によって周囲を規定された第
１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され
た半導体集積回路装置であって、 前記第１アクティブ領域の基板上には、前記第１アクテ
ィブ領域を横切ってその一端から他端に延在する前記第
１ＭＩＳＦＥＴの第１ゲート電極が形成されており、 前記第１アクティブ領域と前記素子分離溝との境界領域
における前記第１ゲート電極のゲート長は、前記第１ア
クティブ領域の中央部におけるゲート長よりも大きく、 前記境界領域における前記第１ゲート電極は、前記境界
領域のゲート長方向に沿った一辺の全体と、ゲート幅方
向に沿った二辺の一部とを覆っていることを特徴とする
半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１ＭＩＳＦＥＴのソース、ドレインは、低
不純物濃度の第１導電型半導体領域と高不純物濃度の第
１半導体領域とを有するＬＤＤ構造で構成され、 前記第１ＭＩＳＦＥＴが形成された前記基板には、前記
低不純物濃度の第１導電型半導体領域を囲む第２導電型
半導体領域からなるポケット領域が形成されていること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記第１ＭＩＳＦＥＴはエンハンスメント型で構
成され、前記第１ＭＩＳＦＥＴのしきい値電圧とデプレ
ッション型で構成された第２ＭＩＳＦＥＴのしきい値電
圧との差分によって電源電圧よりも低い電圧を発生する
定電圧発生回路の一部を構成していることを特徴とする
半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、前記定電圧発生回路は、ＳＲＡＭの周辺回路の一
部を構成する基準電圧発生回路であることを特徴とする
半導体集積回路装置。 - 【請求項５】 素子分離溝によって周囲を規定された第
１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成さ
れ、前記素子分離溝によって周囲を規定された第２アク
ティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導
体集積回路装置であって、 前記第１アクティブ領域の基板上には、前記第１アクテ
ィブ領域を横切ってその一端から他端に延在する前記第
１ＭＩＳＦＥＴの第１ゲート電極が形成され、 前記第２アクティブ領域の基板上には、前記第２アクテ
ィブ領域を横切ってその一端から他端に延在する前記第
２ＭＩＳＦＥＴの第２ゲート電極が形成され、 前記第１アクティブ領域と前記素子分離溝との境界領域
における前記第１ゲート電極のゲート長は、前記第１ア
クティブ領域の中央部におけるゲート長よりも大きく、 前記第２アクティブ領域と前記素子分離溝との境界領域
における前記第２ゲート電極のゲート長は、前記第２ア
クティブ領域の中央部におけるゲート長とほぼ等しいこ
とを特徴とする半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、前記第１アクティブ領域と前記素子分離溝との境
界領域における前記第１ゲート電極は、前記境界領域の
ゲート長方向に沿った一辺の全体と、ゲート幅方向に沿
った二辺の一部とを覆っていることを特徴とする半導体
集積回路装置。 - 【請求項７】 請求項５記載の半導体集積回路装置にお
いて、前記第１ＭＩＳＦＥＴのしきい値電圧は、前記第
２ＭＩＳＦＥＴのしきい値電圧よりも高いことを特徴と
する半導体集積回路装置。 - 【請求項８】 請求項５記載の半導体集積回路装置にお
いて、前記第１アクティブ領域の基板に導入されたしき
い値電圧制御用不純物の濃度は、前記第２アクティブ領
域の基板に導入されたしきい値電圧制御用不純物の濃度
よりも高いことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項５記載の半導体集積回路装置にお
いて、前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴ
よりも低電流で動作することを特徴とする半導体集積回
路装置。 - 【請求項１０】 一対の駆動用ＭＩＳＦＥＴ、一対の負
荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴによ
ってメモリセルが構成され、素子分離溝によって周囲を
規定された第１アクティブ領域の基板に前記駆動用Ｍ１
ＳＦＥＴが形成された半導体集積回路装置であって、 前記第１アクティブ領域の基板上には、前記第１アクテ
ィブ領域を横切ってその一端から他端に延在する前記駆
動用Ｍ１ＳＦＥＴのゲート電極が形成されており、 前記第１アクティブ領域と前記素子分離溝との境界領域
における前記ゲート電極のゲート長は、前記第１アクテ
ィブ領域の中央部におけるゲート長よりも大きいことを
特徴とする半導体集積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲー
ト幅は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート
幅よりも大きいことを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１０記載の半導体集積回路装置
において、前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲー
ト長は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート
長よりも小さいことを特徴とする半導体集積回路装置。 - 【請求項１３】 以下の工程を含む半導体集積回路装置
の製造方法； （ａ）基板上に形成した絶縁膜から露出した領域におい
て、前記基板に溝を形成する工程、（ｂ）前記溝の内部
を含む前記絶縁膜上に酸化シリコン膜を形成した後、前
記絶縁膜をストッパに用いた化学機械研磨で前記溝の外
部の前記酸化シリコン膜を除去することにより、前記素
子分離領域の基板に素子分離溝を形成する工程、（ｃ）
前記絶縁膜を除去した後、前記基板をウェットエッチン
グすることにより、前記素子分離溝の表面と前記素子分
離溝によって周囲を規定された第１アクティブ領域の基
板の表面との段差を低減する工程、（ｄ）前記第１アク
ティブ領域の基板に第１ＭＩＳＦＥＴのしきい値電圧を
制御するための第１不純物を導入する工程、（ｅ）前記
第１アクティブ領域の基板上に、前記第１アクティブ領
域を横切ってその一端から他端に延在し、前記第１アク
ティブ領域と前記素子分離溝との境界領域におけるゲー
ト長が前記第１アクティブ領域の中央部におけるゲート
長よりも大きく、前記境界領域のゲート長方向に沿った
一辺の全体と、ゲート幅方向に沿った二辺の一部とを覆
う前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工
程。 - 【請求項１４】 以下の工程を含む半導体集積回路装置
の製造方法； （ａ）基板上に形成した耐酸化膜をマスクにしたドライ
エッチングで素子分離領域の基板に溝を形成する工程、
（ｂ）前記溝の内部を含む前記耐酸化膜上に酸化シリコ
ン膜を形成した後、前記耐酸化膜をストッパに用いた化
学機械研磨で前記溝の外部の前記酸化シリコン膜を除去
することにより、前記素子分離領域の基板に素子分離溝
を形成する工程、（ｃ）前記耐酸化膜を除去した後、前
記基板をウェットエッチングすることにより、前記素子
分離溝の表面と前記素子分離溝によって周囲を規定され
た第１および第２アクティブ領域の基板の表面との段差
を低減する工程、（ｄ）前記第１アクティブ領域の基板
に第１ＭＩＳＦＥＴのしきい値電圧を制御するための第
１不純物を導入し、前記第２アクティブ領域の基板に第
２ＭＩＳＦＥＴのしきい値電圧を制御するための第２不
純物を導入する工程、（ｅ）前記第１アクティブ領域の
基板上に、前記第１アクティブ領域を横切ってその一端
から他端に延在し、前記第１アクティブ領域と前記素子
分離溝との境界領域におけるゲート長が前記第１アクテ
ィブ領域の中央部におけるゲート長よりも大きい前記第
１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ア
クティブ領域の基板上に、前記第２アクティブ領域を横
切ってその一端から他端に延在し、前記第２アクティブ
領域と前記素子分離溝との境界領域におけるゲート長が
前記第２アクティブ領域の中央部におけるゲート長とほ
ぼ等しい前記第２ＭＩＳＦＥＴの第２ゲート電極を形成
する工程。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
の製造方法において、前記第１アクティブ領域と前記素
子分離溝との境界領域における前記第１ゲート電極は、
前記境界領域のゲート長方向に沿った一辺の全体と、ゲ
ート幅方向に沿った二辺の一部とを覆うことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１６】 請求項１４記載の半導体集積回路装置
の製造方法において、前記第１アクティブ領域の基板に
導入する前記第１不純物の濃度を、前記第２アクティブ
領域の基板に導入する前記第２不純物の濃度よりも高く
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項１７】素子分離溝によって周囲を囲まれた第１
アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、
前記素子分離溝によって周囲を規定された第２アクティ
ブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集
積回路装置であって、 前記第１アクティブ領域の基板上には、前記第１アクテ
ィブ領域を横切ってその一端から他端に延在する前記第
１ＭＩＳＦＥＴの第１ゲート電極が形成され、 前記第２アクティブ領域の基板上には、前記第２アクテ
ィブ領域を横切ってその一端から他端に延在する前記第
２ＭＩＳＦＥＴの第２ゲート電極が形成され、 前記第１アクティブ領域と前記素子分離溝との境界領域
における前記第１ゲート電極のゲート長は、前記第１ア
クティブ領域の中央部におけるゲート長よりも大きく、 前記第１アクティブ領域と前記素子分離溝との境界領域
における前記第１ゲート電極のゲート長は、前記第２ア
クティブ領域と前記素子分離溝との境界領域における前
記第２ゲート電極のゲート長よりも大きいことを特徴と
する半導体集積回路装置。
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