JP2008130670A - 半導体装置、論理回路および電子機器 - Google Patents

半導体装置、論理回路および電子機器 Download PDF

Info

Publication number
JP2008130670A
JP2008130670A JP2006311734A JP2006311734A JP2008130670A JP 2008130670 A JP2008130670 A JP 2008130670A JP 2006311734 A JP2006311734 A JP 2006311734A JP 2006311734 A JP2006311734 A JP 2006311734A JP 2008130670 A JP2008130670 A JP 2008130670A
Authority
JP
Japan
Prior art keywords
inverter
semiconductor substrate
back gate
misfet
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006311734A
Other languages
English (en)
Inventor
Teruo Takizawa
照夫 瀧澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2006311734A priority Critical patent/JP2008130670A/ja
Priority to US11/851,861 priority patent/US7570509B2/en
Publication of JP2008130670A publication Critical patent/JP2008130670A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】ＳＯＩ基板上に形成され、インバータを有する半導体装置のリーク電流の低減を図る。
【解決手段】半導体基板と、その上に形成された絶縁膜と、さらに、その上に設けられた半導体膜とを有するＳＯＩ基板上に形成され、交差接続されたインバータＩＮＶ１、ＩＮＶ２を有する論理回路であって、インバータＩＮＶ１を構成するｎチャネル型ＭＩＳＦＥＴＴＮ１およびｐチャネル型ＭＩＳＦＥＴＴＰ１の半導体基板に位置するバックゲート部７Ａを同電位とするとともにインバータＩＮＶ２の出力に接続し、インバータＩＮＶ２を構成するｎチャネル型ＭＩＳＦＥＴＴＮ２およびｐチャネル型ＭＩＳＦＥＴＴＰ２の半導体基板に位置するバックゲート部７Ｂを同電位とするとともにインバータＩＮＶ１の出力に接続する。
【選択図】図１

Description

本発明は半導体装置、特に、ＳＯＩ（silicon on insulator）基板上に形成されるトランジスタの構成に関するものである。
ＳＯＩ基板上にトランジスタを形成した場合、いわゆるバルク基板上にトランジスタを形成する場合と比較し、寄生容量が小さいため低電圧駆動が可能であり低消費電力となる。また、高速駆動が可能となるなどの利点があり、その開発が注目されている。
かかるトランジスタの特性を向上させるべく、種々の検討がなされている。例えば、下記特許文献１（特開平８−２２８１４５号公報）には、高速動作および待機時の低消費電力化を図るため、論理回路のＭＯＳＦＥＴのボディ部をフローティング状態として、低しきい値電圧のＭＯＳＦＥＴとするとともに、電源スイッチ用ＭＯＳＦＥＴのボディ部には電源電圧によりバイアスをかけて、高しきい値電圧のＭＯＳＦＥＴとする技術が開示されている。
特開平８−２２８１４５号公報
本発明者は、ＳＯＩ基板上に形成される半導体装置の特性の向上、特に、ＳＯＩ基板上に形成される集積回路のリーク電流を低減すべく、鋭意検討している。
インバータ回路（以下インバータと略す）は、上記集積回路の中でも基本となる回路ブロックであり、電源電位（Ｖｄｄ）と接地電位（Ｖｓｓ）との間にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとが直列に接続された構成となっている。これらインバータではＭＩＳＦＥＴの共通ゲートが入力となり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの接続部が出力となる。
また、半導体基板、絶縁膜および半導体膜が積層されたＳＯＩ基板においては、バルク基板と異なり、いわゆるボディ部（半導体膜）の他、かかる部位と絶縁膜を介して位置するバックゲート部（半導体基板）の電位の固定（制御）が重要となる。
ここで、ボディ部を所定の電位に固定するには、素子形成領域（半導体膜）上に電位の供給のためのコンタクト部を設ける必要があり、回路面積が増大する。
そこで、本発明者は、ボディ部をフローティング状態とし、バックゲート部の電位を制御するインバータ構成を検討した。
しかしながら、追って詳細に説明するように、バックゲート部（半導体基板）を例えば接地電位（Ｖｓｓ）に固定した場合、ｎチャネル型ＭＩＳＦＥＴにおいては、そのソース電位（Ｖｓｓ）とバックゲート電位との間の電位差は０となるが、ｐチャネル型ＭＩＳＦＥＴにおいては、そのソース電位（Ｖｄｄ）とバックゲート電位との間の電位差は−Ｖｄｄとなる。よって、ｐチャネル型ＭＩＳＦＥＴの閾値はデプレッション側にシフトし、リーク電流が増大する（図３参照）。また、逆に、バックゲート部（半導体基板）を電源電位（Ｖｄｄ）に固定した場合は、ｎチャネル型ＭＩＳＦＥＴの閾値がデプレッション側にシフトし、リーク電流が増大する（図３参照）。
そこで、本発明は、インバータを有する半導体装置の特性の向上、特に、リーク電流の低減を図ることを目的とする。また、高性能、特に、低消費電流のインバータを有する論理回路を提供することを目的とする。
（１）本発明に係る半導体装置は、（ａ）半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板の、第１領域に形成され、直列に接続された第１ｎチャネル型ＭＩＳＦＥＴおよび第１ｐチャネル型ＭＩＳＦＥＴを有する第１インバータと、（ｂ）前記多層基板の第２領域に形成され、直列に接続された第２ｎチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴを有する第２インバータと、（ｃ）前記第１インバータの出力と前記第２インバータの入力とを接続する第１配線と、（ｄ）前記第２インバータの出力と前記第１インバータの入力とを接続する第２配線と、（ｅ）前記半導体基板の第１領域に形成された第１バックゲート領域と、（ｆ）前記半導体基板の第２領域に形成された第２バックゲート領域と、（ｇ）前記第１配線と第２バックゲート領域との第１接続部と、（ｈ）前記第２配線と第１バックゲート領域との第２接続部と、を有する。
かかる構成によれば、第１配線と第２バックゲート領域（バックゲート部）とを接続し、第２配線と第１バックゲート領域とを接続したので、リーク電流の低減を図ることができる。特に、第１、第２バックゲート領域を形成せず、半導体基板を接地電位（Ｖｓｓ）に固定した場合と比較し、オフ時の第１、第２ｐチャネル型ＭＩＳＦＥＴのリーク電流を低減することができる。また、第１、第２バックゲート領域を形成せず、半導体基板を電源電位（Ｖｄｄ）に固定した場合と比較し、オフ時の第１、第２ｎチャネル型ＭＩＳＦＥＴのリーク電流を低減することができる。
例えば、前記第１インバータと第２インバータは、ＳＲＡＭの情報記憶部を構成する。かかる構成によれば、ＳＲＡＭの情報記憶部のリーク電流を低減することができる。特に、ＳＲＡＭにおいては、上記構成の情報記憶部を多数有するため、リーク電流の低減効果が大きい。
例えば、第１データ線と、第２データ線と、前記第１データ線と、第２インバータの出力との間に接続された第１トランジスタ（通常ｎチャネル型ＭＩＳＦＥＴ）と、前記第２データ線と、第１インバータの出力との間に接続された第２トランジスタ（通常ｎチャネル型ＭＩＳＦＥＴ）と、を有する。さらに、前記第１バックゲート領域は、前記第１トランジスタ形成領域まで延在せず、前記第２バックゲート領域は、前記第２トランジスタ形成領域まで延在していない。かかる構成によれば、ＳＲＡＭの情報記憶部のリーク電流を低減することができる。また、情報記憶部のデータを第１および第２トランジスタを介して第１および第２データ線に読み出すことができる。また、第１および第２トランジスタの形成領域には、それぞれ第１、第２バックゲート領域が延在していないため、例えば、半導体基板の電位を所定の電位に固定することにより他のＭＩＳＦＥＴとは独立して第１、第２トランジスタのバックゲート領域を電位制御することができる。
例えば、前記第１および第２バックゲート領域は、前記半導体基板に形成された不純物領域である。かかる構成によれば、容易に第１、第２バックゲート領域を同電位とすることができる。
例えば、前記半導体基板はｐ型で、前記第１および第２バックゲート領域は、ｎ型不純物領域であり、前記半導体基板には接地電位が接続されている。かかる構成によれば、半導体基板に接地電位が印加されていても、バックゲート領域の電位が接地電位より大きい限り、その電位を基板電位（接地電位）と隔離することができる。
例えば、前記半導体基板はｎ型で、前記第１および第２バックゲート領域は、ｐ型不純物領域であり、前記半導体基板には電源電位が接続されている。かかる構成によれば、半導体基板に電源電位が印加されていても、バックゲート領域の電位が電源電位より小さい限り、その電位を基板電位（電源電位）と隔離することができる。
例えば、前記第１接続部は、その経路に第１ｎチャネル型ＭＩＳＦＥＴもしくは第１ｐチャネル型ＭＩＳＦＥＴのゲート配線を有し、前記第２接続部は、その経路に第２ｎチャネル型ＭＩＳＦＥＴもしくは第２ｐチャネル型ＭＩＳＦＥＴのゲート配線を有する。このように、第１、第２接続部に、下層に位置するゲート配線を利用することで、半導体装置の小面積化を図ることができる。
例えば、前記第１、第２ｎチャネル型ＭＩＳＦＥＴおよび前記第１、第２ｐチャネル型ＭＩＳＦＥＴは、完全空乏型である。かかる構成によれば、上記絶縁膜を介してバックゲート電位により特性を変化させやすくする事ができるので、バックゲート電位の制御によりリーク電流の低減を図ることができる。
（２）本発明に係る電子機器は、上記半導体装置を有する。かかる構成によれば、電子機器の特性を向上することができる。特に、消費電流の低減を図ることができる。ここで「電子機器」とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、半導体装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ（Personal Handyphone System）、ＰＤＡ（Personal Digital Assistant）、電子手帳、ＩＣ(integrated circuit)カードなど種々の機器が含まれる。
（３）本発明の論理回路は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板上に形成され、交差接続された第１、第２インバータを有する論理回路であって、前記第１インバータを構成する第１ｎチャネル型ＭＩＳＦＥＴおよび第１ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第１バックゲート部が同電位であり、前記第２インバータの出力に接続され、前記第２インバータを構成する第２ｎチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第２バックゲート部が同電位であり、前記第１インバータの出力に接続されている。
かかる構成によれば、リーク電流の低減を図ることができる。特に、第１、第２バックゲート領域を形成せず、半導体基板を接地電位（Ｖｓｓ）に固定した場合と比較し、オフ時の第１、第２ｐチャネル型ＭＩＳＦＥＴのリーク電流を低減することができる。また、第１、第２バックゲート領域を形成せず、半導体基板を電源電位（Ｖｄｄ）に固定した場合と比較し、オフ時の第１、第２ｎチャネル型ＭＩＳＦＥＴのリーク電流を低減することができる。
（４）本発明の論理回路は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板上に形成され、直列接続された第１、第２インバータを有する論理回路であって、前記第１インバータを構成する第１ｎチャネル型ＭＩＳＦＥＴおよび第１ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第１バックゲート部が同電位であり、前記第２インバータの出力に接続され、前記第２インバータを構成する第２ｎチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第２バックゲート部が同電位であり、前記第１インバータの出力に接続されている。
かかる構成によれば、リーク電流の低減を図ることができる。特に、第１、第２バックゲート領域を形成せず、半導体基板を接地電位（Ｖｓｓ）に固定した場合と比較し、オフ時の第１、第２ｐチャネル型ＭＩＳＦＥＴのリーク電流を低減することができる。また、第１、第２バックゲート領域を形成せず、半導体基板を電源電位（Ｖｄｄ）に固定した場合と比較し、オフ時の第１、第２ｎチャネル型ＭＩＳＦＥＴのリーク電流を低減することができる。
以下、本発明に係る実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
（実施の形態１）
図１は、本実施の形態のＳＲＡＭ（Static Random Access Memory）を示す回路図である。
図示するように、ＳＲＡＭメモリセルは、一対のデータ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｔｒ１、Ｔｒ２、ｐチャネル型ＭＩＳＦＥＴＴＰ１、ＴＰ２およびｎチャネル型ＭＩＳＦＥＴＴＮ１、ＴＮ２により構成されている。
メモリセルを構成する上記６個のＭＩＳＦＥＴ（トランジスタ）のうち、ｐチャネル型ＭＩＳＦＥＴＴＰ１およびｎチャネル型ＭＩＳＦＥＴＴＮ１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩＮＶ１を構成し、ｐチャネル型ＭＩＳＦＥＴＴＰ２およびｎチャネル型ＭＩＳＦＥＴＴＮ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力部（ＩＮ１、ＯＵＴ１、ＩＮ２、ＯＵＴ２）は、交差接続されている。具体的には、入力部（入力端子）ＩＮ１は、出力部（出力端子）ＯＵＴ２と交差接続線ＣＬＢを介して接続され、入力部ＩＮ２は、出力部ＯＵＴ１と交差接続線ＣＬＡを介して接続される。かかる接続により、１ビットの情報を記憶するフリップフロップ回路となる。
即ち、ｐチャネル型ＭＩＳＦＥＴＴＰ１およびｎチャネル型ＭＩＳＦＥＴＴＮ１は、電源電位（駆動電位、Ｈレベル）Ｖｄｄと接地電位（グランド、基準電位、Ｌレベル）Ｖｓｓとの間に、直列に接続され、接続ノードが出力部（蓄積ノード）ＯＵＴ１となる。また、ｐチャネル型ＭＩＳＦＥＴＴＰ２およびｎチャネル型ＭＩＳＦＥＴＴＮ２は、電源電位Ｖｄｄと接地電位Ｖｓｓとの間に、直列に接続され、接続ノードが出力部（蓄積ノード）ＯＵＴ２となる。
さらに、ｐチャネル型ＭＩＳＦＥＴＴＰ１およびｎチャネル型ＭＩＳＦＥＴＴＮ１のゲート電極は、出力部ＯＵＴ２に接続され、ｐチャネル型ＭＩＳＦＥＴＴＰ２およびｎチャネル型ＭＩＳＦＥＴＴＮ２のゲート電極は、出力部ＯＵＴ１に接続される。
また、このフリップフロップ回路の一方の入出力部（ＩＮ１、ＯＵＴ２）は、転送用ＭＩＳＦＥＴＴｒ１のソース、ドレイン領域の一方に接続され、他方の入出力部（ＩＮ２、ＯＵＴ１）は、転送用ＭＩＳＦＥＴＴｒ２のソース、ドレイン領域の一方に接続されている。さらに、転送用ＭＩＳＦＥＴＴｒ１のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＴｒ２のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、転送用ＭＩＳＦＥＴＴｒ１、Ｔｒ２のゲート電極は、ワード線ＷＬに接続されている。ここでは転送用ＭＩＳＦＥＴＴｒ１、Ｔｒ２は、ｎチャネル型である。この転送用ＭＩＳＦＥＴＴｒ１、Ｔｒ２を介してフリップフロップ回路（情報記憶部）のデータの読み出し、書き込みができる。
ここで、上記６つのＭＩＳＦＥＴは、ＳＯＩ基板上に形成されている。よって、半導体基板、絶縁膜および半導体膜が積層されたＳＯＩ基板の半導体膜に形成されている。従って、図１に示すＣａは、ＭＩＳＦＥＴのボディ部（チャネル領域、半導体膜）とバックゲート部（半導体基板）との間に位置する絶縁膜容量を示す。
次いで、本実施の形態のＳＲＡＭの回路における特徴点について説明する。本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴＴＰ１およびｎチャネル型ＭＩＳＦＥＴＴＮ１のバックゲート部を接続（７Ａ）し、同電位とするとともに、当該バックゲート部と交差接続線ＣＬＢとを接続部ＣＢを介して接続する。また、ｐチャネル型ＭＩＳＦＥＴＴＰ２およびｎチャネル型ＭＩＳＦＥＴＴＮ２のバックゲート部を接続（７Ｂ）し、同電位とするとともに、当該バックゲート部と交差接続線ＣＬＡとを接続部ＣＡを介して接続する。ここで、ＭＩＳＦＥＴのバックゲート部とは、ＭＩＳＦＥＴのソース、ドレイン領域およびチャネル領域と上記絶縁膜を介して対向する半導体基板の領域（部分）を言う。望ましくは、製造上の精度範囲内でチャネル領域のみと対向させて設置するのが良い。チャネル領域のみを対向させることにより、余分な負荷容量を排除することができる。
このように、本実施の形態によれば、上記構成としたので、リーク電流の低減を図ることができる。以下に、図２〜図４を参照しながら、リーク電流の低減効果について説明する。図２および図４は、本実施の形態の効果を説明するためのＳＲＡＭ回路（比較例）の図である。図３は、ｎチャネル及びｐチャネル完全空乏型ＳＯＩトランジスタについて、Ｉｄ−Ｖｇ特性（伝達特性）を示した図である。
例えば、図２に示すように、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ１、ＴＰ２）およびｎチャネル型ＭＩＳＦＥＴ（ＴＮ１、ＴＮ２）のバックゲート部を接地電位Ｖｓｓと接続した場合について、説明する。
図２の回路において、ｎチャネル型ＭＩＳＦＥＴ（ＴＮ１、ＴＮ２）においては、ソース電位とバックゲート電位との電位差は０となる。一方、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ１、ＴＰ２）においては、ソース電位とバックゲート電位との電位差は−Ｖｄｄとなる。その結果、図３の矢印（ｉ）に示すように、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ１、ＴＰ２）のＩ−Ｖ特性は、デプレッション側にシフトする。よって、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ１、ＴＰ２）がオフ状態であっても、電流Ｉｂが流れ、リーク電流の増加が生じる。
これに対し、本実施の形態においては、例えば、ｐチャネル型ＭＩＳＦＥＴＴＰ１（ＴＰ２）およびｎチャネル型ＭＩＳＦＥＴＴＮ１（ＴＮ２）のゲート電位がＨレベルの場合には、その出力ＯＵＴ１はＬレベルとなる。この出力が他方のインバータＩＮＶ２の入力ＩＮ２に入力され、ＩＮＶ２の出力ＯＵＴ２はＨレベルとなる。この出力ＯＵＴ２は接続部ＣＢを介してＩＮＶ１のバックゲート電位にＨレベルを与える。このバックゲート電位Ｈレベルは、矢印（ｉｉｉ）に示すように、ｐチャネルのリーク電流の低減（Ｉａ←Ｉｂ）を促す。この時ＩＮＶ２の負荷は絶縁膜容量Ｃａ×２だけ僅かに増加するが、その分だけｎチャネル型ＭＩＳＦＥＴ（ＴＮ２）の駆動能力を上げておけば良い。
逆に、図４に示すように、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ１、ＴＰ２）およびｎチャネル型ＭＩＳＦＥＴ（ＴＮ１、ＴＮ２）のバックゲート部を電源電位Ｖｄｄと接続した場合について、説明する。
かかる場合は、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ１、ＴＰ２）においては、ソース電位とバックゲート電位との電位差は０となる。一方、ｎチャネル型ＭＩＳＦＥＴ（ＴＮ１、ＴＮ２）においては、ソース電位とバックゲート電位との電位差はＶｄｄとなる。その結果、図３の矢印（ｉｉ）に示すように、ｎチャネル型ＭＩＳＦＥＴ（ＴＮ１、ＴＮ２）のＩ−Ｖ特性は、デプレッション側にシフトする。よって、ｎチャネル型ＭＩＳＦＥＴ（ＴＮ１、ＴＮ２）がオフ状態であっても、電流Ｉｂが流れ、リーク電流の増加が生じる。
これに対し、本実施の形態においては、例えば、ｐチャネル型ＭＩＳＦＥＴＴＰ１（ＴＰ２）およびｎチャネル型ＭＩＳＦＥＴＴＮ１（ＴＮ２）のゲート電位がＬレベルの場合には、その出力ＯＵＴ１はＨレベルとなる。この出力が他方のインバータＩＮＶ２の入力ＩＮ２に入力され、ＩＮＶ２の出力ＯＵＴ２はＬレベルとなる。この出力ＯＵＴ２は接続部ＣＢを介してＩＮＶ１のバックゲート電位にＬレベルを与える。このバックゲート電位Ｌレベルは、矢印（ｉｖ）に示すように、リーク電流の低減（Ｉａ←Ｉｂ）を促す。この場合には、ｐチャネル型ＭＩＳＦＥＴ（ＴＰ２）の駆動能力を必要なだけ上げておけば良い。
以上詳細に説明したように、本実施の形態によれば、インバータＩＮＶ１およびＩＮＶ２の相補的な出力を利用し、オフしているＭＩＳＦＥＴのバックゲート電位を制御したので、リーク電流の低減を図ることができる。具体的には、両インバータについて、ｎチャネル型ＭＩＳＦＥＴがオフしている時にはインバータのバックゲート電位を接地電位（Ｖｓｓ）に、また、ｐチャネル型ＭＩＳＦＥＴがオフしている時にはインバータのバックゲート電位を電源電位（Ｖｄｄ）となるよう接続されている。即ちリーク電流が抑制されるバックゲート電位が自動的に、尚且つダイナミックに、印加されるよう制御されているので、リーク電流を低減することができる。特に、ＳＲＡＭにおいては、上記構成の情報記憶部を多数有するため、リーク電流の低減効果が大きい。
次に、本実施の形態のＳＲＡＭの構成および製造方法を、図５〜図２０を参照しながら説明する。図５〜図２０は、本実施の形態のＳＲＡＭの製造工程を示す平面図もしくは断面図である。断面図は、平面図のＡ−Ａ’断面もしくはＢ−Ｂ’断面に対応する。なお、平面図においては、メモリセル約１個分の領域を示す。
まず、ＳＯＩ基板Ｓを準備する。図６、図７に示すように、ＳＯＩ基板は、半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜上に設けられた半導体膜とを有する多層基板である。ここでは、ＳＯＩ基板Ｓとして、例えば、ｐ型単結晶シリコン基板１、埋め込み酸化膜（絶縁膜、ＢＯＸ層）３および単結晶のシリコン膜５が積層されたＳＯＩ基板Ｓを用いる。埋め込み酸化膜３は、例えば、酸化シリコン膜である。
上記ＳＯＩ基板Ｓは、ＳＩＭＯＸ（separation by implanted oxygen）法や貼り合わせ法などにより得ることができる。ＳＩＭＯＸ法は、単結晶シリコン基板中に酸素を高濃度にイオン打ち込みすることにより埋め込み酸化膜３を形成する方法であり、また、貼り合わせ法は、表面に酸化膜を形成した単結晶シリコン基板ともう一枚の単結晶シリコン基板とを熱圧着などにより貼り合わせた後、一方の基板を研磨する方法である。
次いで、図５〜図７に示すように、ＳＯＩ基板のシリコン基板１中にｎ型の不純物イオン（例えば、リン（Ｐ）もしくはヒ素（Ａｓ））をイオン注入し、熱拡散させることによってｎ型の不純物領域（不純物注入領域、不純物拡散領域、拡散層、ウエル、バックゲート部）７Ａ、７Ｂを形成する。なお、熱拡散工程を行わず、以降の工程で行われる熱処理（例えば、熱酸化工程など）を利用して不純物イオンを拡散させてもよい。追って詳細に説明するように、この不純物領域７Ａ、７Ｂは、それぞれインバータＩＮＶ１、ＩＮＶ２を構成するＭＩＳＦＥＴの形成領域およびコンタクトホール（コンタクト部）ＣＨ１ｗの形成領域と対応する。言い換えれば、不純物領域（図５の破線で囲まれた領域）７Ａ、７Ｂの上部にインバータ（ＩＮＶ１、ＩＮＶ２）を構成するＭＩＳＦＥＴおよびコンタクトホール（コンタクト部）ＣＨ１ｗが形成される。また、逆の言い方をすれば、インバータ（ＩＮＶ１、ＩＮＶ２）を構成するＭＩＳＦＥＴのチャネル領域およびコンタクトホール（コンタクト部）ＣＨ１ｗの形成領域を少なくとも含むように不純物領域７Ａ、７Ｂを配置（形成）する。この不純物領域によって、各インバータを構成するＭＩＳＦＥＴのバックゲート部が接続される。言い換えれば、同電位となる。
次いで、単結晶シリコン膜５上にパッド絶縁膜として例えば薄い酸化シリコン膜を熱酸化により形成する。次いで、パッド絶縁膜上に、窒化シリコン膜をＣＶＤ（Chemical vapor deposition）法により形成する。次いで、窒化シリコン膜上にフォトレジスト膜を形成し、露光・現像（フォトリソグラフィー）することにより素子形成領域上にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクに、窒化シリコン膜をエッチングすることにより、素子形成領域に窒化シリコン膜を残存させる。次いで、フォトレジスト膜を例えばアッシングにより除去する。なお、このフォトレジスト膜の形成、露光・現像、エッチングおよびフォトレジスト膜の除去の一連の工程を「パターニング」という。
次いで、素子形成領域上の窒化シリコン膜をマスクにシリコン膜５（ＳＯＩ基板Ｓ）を熱酸化（ＬＯＣＯＳ酸化）することにより、分離絶縁膜９を形成する。次いで、窒化シリコン膜およびパッド絶縁膜をエッチングにより除去する。その結果、素子形成領域のシリコン膜５が露出し、他の領域（素子分離領域）が分離絶縁膜９で覆われる。なお、ここでは素子分離法としてＬＯＣＯＳ（Local Oxidation of Silicon）法を用いたが、トレンチ分離法を用いてもよい。
次いで、図８〜図１０に示すように、ｎチャネル及びｐチャネルの閾値制御を目的とした不純物ドーピングを行った後、各ＭＩＳＦＥＴのゲート電極Ｇをゲート絶縁膜１１を介して形成する。
まず、ＳＯＩ基板（半導体膜５）Ｓの表面に絶縁膜として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、各ＭＩＳＦＥＴのゲート絶縁膜１１となり、例えば、半導体膜５の表面を熱酸化することにより形成する。或いは酸窒化法による酸窒化膜やＡＬＤ（Atomic Layer Deposition）法を用いたＨｆ系の高ｋ絶縁膜を用いても良い。
次いで、ゲート絶縁膜１１上に導電性膜として例えば多結晶シリコン膜をＣＶＤ法により形成し、パターニングを行うことによりゲート電極Ｇを形成する。ゲート電極Ｇの材料としては、多結晶シリコンの他、金属膜（例えば、アルミニウム（Ａｌ））や金属化合物膜（例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ））などを用いてもよい。
各ＭＩＳＦＥＴのゲート電極Ｇのレイアウトは図８に示す通りである。例えば、ｐチャネル型ＭＩＳＦＥＴＴＰ１およびｎチャネル型ＭＩＳＦＥＴＴＮ１のゲート電極Ｇは、一連のパターンとなっている。また、ｐチャネル型ＭＩＳＦＥＴＴＰ２およびｎチャネル型ＭＩＳＦＥＴＴＮ２のゲート電極Ｇも、一連のパターンとなっている。なお、各ＭＩＳＦＥＴのレイアウトは、図示のものに限られるものではない。
次いで、ゲート電極Ｇおよびフォトレジスト膜（図示せず）をマスクとしてゲート電極（ＴＮ１、ＴＮ２、Ｔｒ１、Ｔｒ２）Ｇの両側のシリコン膜５中にｎ型不純物（例えばリンまたはヒ素）を注入することによってｎ-型半導体領域１５ｎを形成する。次いで、ゲート電極Ｇ（ＰＮ１、ＰＮ２）およびフォトレジスト膜（図示せず）をマスクとしてゲート電極Ｇの両側のシリコン膜５中にｐ型不純物（例えばホウ素）を注入することによってｐ-型半導体領域１５ｐを形成する。これらの領域は後に述べる低濃度不純物領域（LDD領域）となるものである。
次いで、ＳＯＩ基板Ｓ上に絶縁膜として例えば窒化シリコン膜をＣＶＤ法で形成した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォール膜１７を形成する（図９、図１０参照）。
次いで、サイドウォール膜１７、ゲート電極Ｇおよびフォトレジスト膜（図示せず）をマスクとしてゲート電極（ＴＮ１、ＴＮ２、Ｔｒ１、Ｔｒ２）Ｇの両側のシリコン膜５中にｎ型不純物（例えばリンまたはヒ素）を注入することによってｎ+型半導体領域１９ｎを形成する。次いで、サイドウォール膜１７、ゲート電極Ｇ（ＰＮ１、ＰＮ２）およびフォトレジスト膜（図示せず）をマスクとしてゲート電極Ｇの両側のシリコン膜５中にｐ型不純物（例えばホウ素）を注入することによってｐ+型半導体領域１９ｐを形成する。
次いで、熱処理を施し各領域（１５ｎ、１５ｐ、１９ｎ、１９ｐ）の不純物イオンを活性化する。上記工程により各ＭＩＳＦＥＴのソース、ドレイン領域を、低濃度不純物領域（１５ｎ、１５ｐ）および高濃度不純物領域（１９ｎ、１９ｐ）よりなるＬＤＤ（lightly doped drain）構造とすることができる。
ここで、各ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴである。完全空乏型とは、チャネル部のシリコン膜５がすべて空乏化する構造の素子をいう。よって、チャネル部のシリコン膜５がすべて空乏化するよう、ソース、ドレイン領域の深さや不純物濃度、ゲート電極に印加される駆動電位が設定されている。なお、完全空乏型に対し、部分的に中性領域が残存するものを「部分空乏型」という。完全空乏型とした場合には、ＭＩＳＦＥＴの低消費電力化や高速化だけでなく、バックゲート電極からの制御性が高まる。
次いで、図１１〜図１３に示すように、ゲート電極Ｇ上に層間絶縁膜２１として例えば酸化シリコン膜をＣＶＤ法で形成する。次いで、層間絶縁膜２１をパターニングすることによりｎ+型半導体領域１９ｎおよびｐ+型半導体領域１９ｎ上にコンタクトホールＣＨ１を形成する。この際、各ＭＩＳＦＥＴのゲート電極Ｇ上にもコンタクトホールＣＨ１ｇを形成する。また、不純物領域（７Ａ、７Ｂ）上にもコンタクトホールＧＨ１ｗが形成される。このコンタクトホール（コンタクト部）ＣＨ１ｗを介して交差接続配線（ＣＬＡ、ＣＬＢ）と不純物領域（７Ａ、７Ｂ）とが接続される。また、半導体基板１上にもコンタクトホールＣＨ１ｓが形成される。このコンタクトホール（コンタクト部）ＣＨ１ｓを介して半導体基板１と接地電位線Ｖｓｓが接続される。言い換えれば、半導体基板１に接地電位（Ｖｓｓ）が供給される。各コンタクトホールＣＨ１等のレイアウトは、図１１に示す通りである。
次いで、図１４〜図１６に示すように、コンタクトホールＣＨ１内を含む層間絶縁膜２１上に導電性膜として例えばＡｌ膜をスパッタリング法で形成する。次いで、Ａｌ膜をパターニングすることにより、コンタクト部および第１層配線Ｍ１を形成する。第１層配線Ｍ１として、例えば、接地電位線Ｖｓｓ、電源電位線Ｖｄｄ、ワード線ＷＬが形成される。また、第１層配線Ｍ１の層を利用して、第２層配線Ｍ２との接続パターンＭ１ｐが形成される。これらのレイアウトは、図１４に示す通りである。
次いで、図１７〜図１９に示すように、第１層配線Ｍ１上に層間絶縁膜２３として例えば酸化シリコン膜をＣＶＤ法で形成する。次いで、層間絶縁膜２１をパターニングすることにより接続パターンＭ１ｐ上にコンタクトホールをＣＨ２形成する。次いで、コンタクトホールＣＨ２内を含む層間絶縁膜２３上に導電性膜として例えばＡｌ膜をスパッタリング法で形成する。次いで、Ａｌ膜をパターニングすることにより、コンタクト部および第２層配線Ｍ２を形成する。例えば、第２層配線Ｍ２として、例えば、データ線（ＤＬ、／ＤＬ）、交差接続配線（ＣＬＡ、ＣＬＢ）が形成される。なお、図１７においては、その図面を見易くするため、接続パターンＭ１ｐと、コンタクトホールＣＨ２および第２層配線Ｍ２との関係を明示した。参考までに全てのパターンを記載した平面図を図２０に示す。
以上の工程により、６つのＭＩＳＦＥＴで構成されるＳＲＡＭのメモリセルが略完成する。なお、本実施の形態のＳＲＡＭの構成が上記レイアウトに限定されず、本実施の形態を逸脱しない範囲で適宜変更可能であることは言うまでもない。
このように、本実施の形態によれば、交差接続配線ＣＬＡ、ＣＬＢと不純物領域（バックゲート部、バックゲート領域）７Ａ、７Ｂとを、コンタクトホール（コンタクト部）ＣＨ１ｗ、接続パターンＭ１ｐおよびコンタクトホール（コンタクト部）ＣＨ２を介して接続した。この一連の接続部は、図１のＣＡ、ＣＢと対応する。よって、図１の回路を達成でき、図２〜図４を参照しながら詳細に説明したように、リーク電流の低減を図ることができる。また、本実施の形態によれば、不純物領域７Ａ、７Ｂを用いて、インバータを構成するＭＩＳＦＥＴのバックゲート部を同電位とした（接続した）ので、容易な構成、簡易な方法で図１の回路を実現できる。
さらに、本実施の形態によれば、インバータを構成するＭＩＳＦＥＴのバックゲート部を不純物領域７Ａ、７Ｂを用いて接続したので、かかる領域を基板電位と隔離することができる。言い換えれば、不純物領域７Ａ、７Ｂの電位を基板電位と独立して制御することができる。よって、例えば、図１８および図１９に示すようにｐ型のシリコン基板１が接地電位Ｖｓｓに固定されていても、不純物領域７Ａ、７Ｂをｎ型とすることで、逆バイアス状態となり、これらの間のリーク電流を低減することができる。なお、ここでは、ｐ型の基板を例に説明したが、ｎ型の基板が電源電位Ｖｄｄに固定されている場合には、不純物領域（７Ａ、７Ｂ）をｐ型とすればよい。
また、本実施の形態においては、不純物領域７Ａ、７Ｂを、転送用ＭＩＳＦＥＴＴｒ１、Ｔｒ２のバックゲート部まで、延在させていない（図８参照）。よって、これらのＭＩＳＦＥＴのバックゲート部を不純物領域７Ａ、７Ｂの電位とは独立して制御することができる。また、これらのＭＩＳＦＥＴのバックゲート部をシリコン基板１を利用して、接地電位（Ｖｓｓ）に固定することができる。その結果、これらのＭＩＳＦＥＴのリーク電流を低減することができる。
（実施の形態２）
実施の形態１においては、不純物領域７Ａ、７Ｂをコンタクト部を介して第２層配線Ｍ２の層と接続したが、本実施の形態においては、不純物領域７Ａ、７Ｂとゲート電極Ｇの層との接続を図る。
なお、実施の形態１と同様の構成および製造方法については、その説明を省略し、異なる部分について詳細に説明する。図２１〜図２４は、本実施の形態のＳＲＡＭの製造工程を示す平面図もしくは断面図である。断面図は、平面図のＣ−Ｃ’断面に対応する。なお、平面図においては、メモリセル約１個分の領域を示す。
まず、図２１に示すように、実施の形態１と同様にＳＯＩ基板Ｓを準備し、ｎ型の不純物領域７Ａ、７Ｂを形成する。次いで、分離絶縁膜９を形成し、素子形成領域のシリコン膜５を露出させた後、ゲート絶縁膜１１を形成する。
次いで、本実施の形態においては、埋め込み酸化膜３、分離絶縁膜９およびゲート絶縁膜１１をパターニングすることにより、不純物領域７Ａ、７Ｂ上にコンタクトホールＣＨ０を形成する。
次いで、実施の形態１と同様にゲート電極Ｇを形成するのであるが、この際、コンタクトホールＣＨ０内を含むＳＯＩ基板Ｓ上に導電性膜を形成し、パターニングを行う。各ＭＩＳＦＥＴのゲート電極ＧおよびコンタクトホールＣＨ０のレイアウトは図２２に示す通りである。即ち、インバータを構成するＭＩＳＦＥＴの共通のゲート電極ＧがコンタクトホールＣＨ０上まで延在し、かかるゲート電極Ｇと不純物領域７Ａ、７Ｂとの接続を図っている。
次いで、実施の形態１と同様に、低濃度不純物領域（１５ｎ、１５ｐ）、サイドウォール膜１７および高濃度不純物領域（１９ｎ、１９ｐ）を形成する。なお、これらの部位は、Ｃ−Ｃ’断面には現れない。次いで、実施の形態１と同様に、層間絶縁膜２１、コンタクト部および第１層配線Ｍ１を形成する。さらに、第１層配線Ｍ１上に層間絶縁膜２３、コンタクト部および第２層配線Ｍ２を形成する。この際、第２層配線Ｍ２のレイアウトは図２３に示す通りである。なお、参考までに全てのパターンを記載した平面図を図２４に示す。
以上の工程により、６つのＭＩＳＦＥＴで構成されるＳＲＡＭのメモリセルが略完成する。なお、本実施の形態のＳＲＡＭの構成が上記レイアウトに限定されず、本実施の形態を逸脱しない範囲で適宜変更可能であることは言うまでもない。
このように、本実施の形態においても、交差接続配線ＣＬＡ、ＣＬＢと不純物領域（バックゲート部）７Ａ、７Ｂは、ゲート電極Ｇを介して接続される。言い換えれば、交差接続配線ＣＬＡ、ＣＬＢと不純物領域（バックゲート部）７Ａ、７Ｂとの接続経路にインバータを構成するＭＩＳＦＥＴのゲート電極（ゲート配線）を有する。なお、インバータを構成するＭＩＳＦＥＴのゲート電極Ｇは、交差接続配線（ＣＬＡ、ＣＬＢ）と接続されるため、回路上は実施の形態１と同じ構成となる。
よって、本実施の形態においても、図１の回路を達成でき、図２〜図４を参照しながら詳細に説明したように、リーク電流の低減を図ることができる。また、本実施の形態１で説明した効果を奏する。
さらに、実施の形態１の場合より下層のゲート電極Ｇの層を利用して不純物領域７Ａ、７Ｂとの接続を図ったので、交差接続配線（ＣＬＡ、ＣＬＢ）と不純物領域（７Ａ、７Ｂ）との接続に必要なコンタクト部の形成数を低減することができる。よって、レイアウトの自由度が増し、ＳＲＡＭメモリセルの小面積化を図ることができる。即ち、コンタクト部数が増加すると、当該コンタクトと近接する他のコンタクト部や配線とのショートを防止するため、これらの間隔（合わせマージン）を大きく確保する必要がある。よって、面積が増加する懸念があるが、本実施の形態においては、上記の通り小面積化を図ることができる。
なお、実施の形態１および２においては、完全空乏型のＭＩＳＦＥＴを例に説明したが、空乏層の伸びは制御し難いため、あらかじめ上記実施の形態の構成を採用していれば、空乏層が伸び完全空乏型になったとしてもリーク電流の低減を図ることができる。
また、実施の形態１および２においては、ＳＲＡＭを例に説明したが、本発明はＳＲＡＭに限定されず、例えば、相補的な信号を出力するインバータを２つ有する論理回路（半導体装置）に適用することができる。図２５は、本発明の他の論理回路を説明するための回路図である。即ち、例えば、直列に接続された２つのインバータ回路において、１のインバータ（ＩＮＶ１）を構成するＭＩＳＦＥＴのバックゲート部を同電位とし、自身と相補的な出力信号を出力する他のインバータ（ＩＮＶ２）の出力部と接続する。逆に、他のインバータ（ＩＮＶ２）を構成するＭＩＳＦＥＴのバックゲート部を同電位とし、１のインバータ（ＩＮＶ１）の出力部と接続すればよい。このようなインバータを２つ有する論理回路には、ラッチ回路や遅延回路などがある。
また、本発明は、かかる回路を有する半導体装置、また、これを有する電子機器に広く適用可能である。これらに適用することで、半導体装置や電子機器の消費電流の低減を図ることができる。よって、特に、小型の電子機器やモバイル機器に適用して有用である。
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
実施の形態１のＳＲＡＭ（半導体装置）を示す回路図である。 実施の形態１の効果を説明するためのＳＲＡＭ（比較例）の回路図である。 ＳＯＩトランジスタのＩ−Ｖ特性を示す図である。 実施の形態１の効果を説明するためのＳＲＡＭ（比較例）の回路図である。 実施の形態１のＳＲＡＭの製造工程を示す平面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す平面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す平面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す平面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す平面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す断面図である。 実施の形態１のＳＲＡＭの製造工程を示す平面図である。 実施の形態２のＳＲＡＭの製造工程を示す断面図である。 実施の形態２のＳＲＡＭの製造工程を示す平面図である。 実施の形態２のＳＲＡＭの製造工程を示す平面図である。 実施の形態２のＳＲＡＭの製造工程を示す平面図である。 本発明の他の論理回路を説明するための回路図である。
符号の説明
１…シリコン基板、３…埋め込み酸化膜、５…シリコン膜、７Ａ、７Ｂ…不純物領域、９…分離絶縁膜、１１…ゲート電極、１５ｎ…ｎ-型半導体領域、１５ｐ…ｐ-型半導体領域、１７…サイドウォール膜、１９ｎ…ｎ+型半導体領域、１９ｐ…ｐ+型半導体領域、２１、２３…層間絶縁膜、ＣＨ０、ＣＨ１、ＣＨ２…コンタクトホール、ＣＨ１ｇ、ＣＨ１ｓ、ＣＨ１ｗ…コンタクトホール、ＣＡ、ＣＢ…接続部、Ｃａ…絶縁膜容量、ＣＬＡ、ＣＬＢ…交差接続線、ＤＬ、／ＤＬ…データ線、ＷＬ…ワード線、Ｇ…ゲート電極、ＩＮ１、ＩＮ２…入力部、ＩＮＶ１、ＩＮＶ２…インバータ、Ｍ１、Ｍ２…第１層配線、ＯＵＴ１、ＯＵＴ２…出力部、ＴＮ１、ＴＮ２…ｎチャネル型ＭＩＳＦＥＴ、ＴＰ１、ＴＰ２…ｐチャネル型ＭＩＳＦＥＴ、Ｔｒ１、Ｔｒ２…転送用ＭＩＳＦＥＴ、Ｖｄｄ…電源電位（線）、Ｖｓｓ…接地電位（線）

Claims (12)

  1. （ａ）半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板の、第１領域に形成され、直列に接続された第１ｎチャネル型ＭＩＳＦＥＴおよび第１ｐチャネル型ＭＩＳＦＥＴを有する第１インバータと、
    （ｂ）前記多層基板の第２領域に形成され、直列に接続された第２ｎチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴを有する第２インバータと、
    （ｃ）前記第１インバータの出力と前記第２インバータの入力とを接続する第１配線と、
    （ｄ）前記第２インバータの出力と前記第１インバータの入力とを接続する第２配線と、
    （ｅ）前記半導体基板の第１領域に形成された第１バックゲート領域と、
    （ｆ）前記半導体基板の第２領域に形成された第２バックゲート領域と、
    （ｇ）前記第１配線と第２バックゲート領域との第１接続部と、
    （ｈ）前記第２配線と第１バックゲート領域との第２接続部と、
    を有することを特徴とする半導体装置。
  2. 前記第１インバータと第２インバータは、ＳＲＡＭの情報記憶部を構成することを特徴とする請求項１記載の半導体装置。
  3. 第１データ線と、第２データ線と、
    前記第１データ線と、第２インバータの出力との間に接続された第１トランジスタと、
    前記第２データ線と、第１インバータの出力との間に接続された第２トランジスタと、
    を有することを特徴とする請求項２記載の半導体装置。
  4. 前記第１バックゲート領域は、前記第１トランジスタ形成領域まで延在せず、前記第２バックゲート領域は、前記第２トランジスタ形成領域まで延在していないことを特徴とする請求項３記載の半導体装置。
  5. 前記第１および第２バックゲート領域は、前記半導体基板に形成された不純物領域であることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
  6. 前記半導体基板はｐ型で、前記第１および第２バックゲート領域は、ｎ型不純物領域であり、前記半導体基板には接地電位が接続されていることを特徴とする請求項１乃至５のいずれか一項記載の半導体装置。
  7. 前記半導体基板はｎ型で、前記第１および第２バックゲート領域は、ｐ型不純物領域であり、前記半導体基板には電源電位が接続されていることを特徴とする請求項１乃至５のいずれか一項記載の半導体装置。
  8. 前記第１接続部は、その経路に第１ｎチャネル型ＭＩＳＦＥＴもしくは第１ｐチャネル型ＭＩＳＦＥＴのゲート配線を有し、
    前記第２接続部は、その経路に第２ｎチャネル型ＭＩＳＦＥＴもしくは第２ｐチャネル型ＭＩＳＦＥＴのゲート配線を有することを特徴とする請求項１乃至７のいずれか一項記載の半導体装置。
  9. 前記第１、第２ｎチャネル型ＭＩＳＦＥＴおよび前記第１、第２ｐチャネル型ＭＩＳＦＥＴは、完全空乏型であることを特徴とする請求項１乃至８のいずれか一項記載の半導体装置。
  10. 請求項１乃至９のいずれか一項記載の半導体装置を有することを特徴とする電子機器。
  11. 半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板上に形成され、交差接続された第１、第２インバータを有する論理回路であって、
    前記第１インバータを構成する第１ｎチャネル型ＭＩＳＦＥＴおよび第１ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第１バックゲート部が同電位であり、前記第２インバータの出力に接続され、
    前記第２インバータを構成する第２ｎチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第２バックゲート部が同電位であり、前記第１インバータの出力に接続されていることを特徴とする論理回路。
  12. 半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板上に形成され、直列接続された第１、第２インバータを有する論理回路であって、
    前記第１インバータを構成する第１ｎチャネル型ＭＩＳＦＥＴおよび第１ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第１バックゲート部が同電位であり、前記第２インバータの出力に接続され、
    前記第２インバータを構成する第２ｎチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴの前記半導体基板に位置する第２バックゲート部が同電位であり、前記第１インバータの出力に接続されていることを特徴とする論理回路。
JP2006311734A 2006-11-17 2006-11-17 半導体装置、論理回路および電子機器 Pending JP2008130670A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006311734A JP2008130670A (ja) 2006-11-17 2006-11-17 半導体装置、論理回路および電子機器
US11/851,861 US7570509B2 (en) 2006-11-17 2007-09-07 Semiconductor device, logic circuit and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006311734A JP2008130670A (ja) 2006-11-17 2006-11-17 半導体装置、論理回路および電子機器

Publications (1)

Publication Number Publication Date
JP2008130670A true JP2008130670A (ja) 2008-06-05

Family

ID=39416322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006311734A Pending JP2008130670A (ja) 2006-11-17 2006-11-17 半導体装置、論理回路および電子機器

Country Status (2)

Country Link
US (1) US7570509B2 (ja)
JP (1) JP2008130670A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2008069277A1 (ja) * 2006-12-07 2010-03-25 独立行政法人産業技術総合研究所 Ｓｒａｍ装置
JP2013105982A (ja) * 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013105981A (ja) * 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11197651B2 (en) 2007-03-08 2021-12-14 Sync-Rx, Ltd. Identification and presentation of device-to-vessel relative motion
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2957193B1 (fr) * 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2955200B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2955203B1 (fr) 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) * 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2378549A1 (en) 2010-04-06 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US8610211B2 (en) * 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
US8415743B2 (en) 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US8552500B2 (en) 2011-05-24 2013-10-08 International Business Machines Corporation Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability
FR2999802A1 (fr) * 2012-12-14 2014-06-20 St Microelectronics Sa Cellule cmos realisee dans une technologie fd soi
FR2996345A1 (fr) * 2013-03-25 2014-04-04 Soitec Silicon On Insulator Amplificateur de detection a bas voltage
US20150129967A1 (en) * 2013-11-12 2015-05-14 Stmicroelectronics International N.V. Dual gate fd-soi transistor
US9800204B2 (en) 2014-03-19 2017-10-24 Stmicroelectronics International N.V. Integrated circuit capacitor including dual gate silicon-on-insulator transistor
US9484270B2 (en) 2014-09-16 2016-11-01 International Business Machines Corporation Fully-depleted silicon-on-insulator transistors
CN105845544B (zh) * 2015-01-14 2021-02-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US9659933B2 (en) * 2015-04-27 2017-05-23 Stmicroelectronics International N.V. Body bias multiplexer for stress-free transmission of positive and negative supplies

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW297158B (ja) * 1994-05-27 1997-02-01 Hitachi Ltd
JP3250711B2 (ja) 1994-06-28 2002-01-28 日本電信電話株式会社 低電圧ｓｏｉ型論理回路
JPH10189959A (ja) 1996-12-27 1998-07-21 Hitachi Ltd 半導体装置
JP3873448B2 (ja) 1998-04-23 2007-01-24 株式会社デンソー 論理演算回路
US6624459B1 (en) 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP3696501B2 (ja) 2000-12-08 2005-09-21 シャープ株式会社 半導体集積回路
JP4137510B2 (ja) 2001-05-17 2008-08-20 セイコーインスツル株式会社 差動増幅回路を有する半導体装置
JP3637299B2 (ja) * 2001-10-05 2005-04-13 松下電器産業株式会社 半導体記憶装置
JP2004200426A (ja) 2002-12-19 2004-07-15 Nec Electronics Corp 半導体集積回路装置
JP4122439B2 (ja) 2004-03-11 2008-07-23 独立行政法人産業技術総合研究所 二重絶縁ゲート電界効果トランジスタを用いたｃｍｏｓ回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2008069277A1 (ja) * 2006-12-07 2010-03-25 独立行政法人産業技術総合研究所 Ｓｒａｍ装置
JP5004102B2 (ja) * 2006-12-07 2012-08-22 独立行政法人産業技術総合研究所 Ｓｒａｍ装置
JP2013105982A (ja) * 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013105981A (ja) * 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置
US9484271B2 (en) 2011-11-16 2016-11-01 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US7570509B2 (en) 2009-08-04
US20080116939A1 (en) 2008-05-22

Similar Documents

Publication Publication Date Title
JP2008130670A (ja) 半導体装置、論理回路および電子機器
JP6291117B2 (ja) 半導体集積回路装置
US6924560B2 (en) Compact SRAM cell with FinFET
JP2001352077A (ja) Ｓｏｉ電界効果トランジスタ
JP4142228B2 (ja) 半導体集積回路装置
JP2012156229A (ja) 半導体装置およびその製造方法
JP2009038226A (ja) 半導体装置
JP4237595B2 (ja) スタティックランダムアクセスメモリ
KR100749109B1 (ko) 반도체 기억 장치 및 반도체 장치군
US7728386B2 (en) Semiconductor integrated circuit device
KR20080082426A (ko) 스태틱 메모리 소자
JP2005210052A (ja) 半導体装置およびその製造方法
JP2010028010A (ja) 半導体装置
JP2006140396A (ja) 半導体集積回路装置およびその製造方法
JP2006179949A (ja) 半導体集積回路装置
JP2003046087A (ja) 半導体集積回路
JPH06151773A (ja) スタティック型半導体記憶装置およびその製造方法
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자
JP2009164453A (ja) 半導体装置およびその製造方法
JP2006013328A (ja) 半導体装置
JP2795243B2 (ja) マスクパターン設計方法
KR20020087341A (ko) 반도체 장치의 제조 방법
KR20030095633A (ko) 비대칭 스페이서를 갖는 모스 트랜지스터 및 그 제조방법
JP2010225942A (ja) 半導体装置の製造方法
JPH11265944A (ja) スタティック型半導体メモリ装置とその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090420

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090605