KR100749109B1 - 반도체 기억 장치 및 반도체 장치군 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000012546 transfer Methods 0.000 claims abstract description 84
- 230000015654 memory Effects 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 24
- 230000003068 static effect Effects 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 21
- 229910052710 silicon Inorganic materials 0.000 abstract description 21
- 239000010703 silicon Substances 0.000 abstract description 21
- 230000015572 biosynthetic process Effects 0.000 abstract description 10
- 239000011229 interlayer Substances 0.000 abstract description 7
- 229910021332 silicide Inorganic materials 0.000 abstract description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000007667 floating Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명에서는, SRAM을 포함하고, 또한 플래시 메모리를 혼재하는 반도체 집적 회로 장치에서, SRAM을 구성하는 트랜지스터에 플래시 메모리의 소자 영역 형성을 따라 발생하는 실효적인 게이트 폭의 감소를 보상한다.
SRAM을 구성하는 제 1 및 제 2 트랜스퍼(transfer) 트랜지스터가 형성되는, 서로 평행하게 연장되는 제 1 및 제 2 소자 영역의 폭이 각각의 비트 콘택트(bit contact) 영역이 형성되는 부분에서 서로 상반되는 측을 향하여 국소적으로 확장된다.
SRAM, 소자 영역, 실리콘 기판, 열산화막, LDD 영역, 활성 소자, 게이트 절연막, 게이트 전극, 확장 영역, 실리사이드막, 콘택트 플러그, 층간절연막
Description
도 1은 종래의 SRAM의 구성을 나타내는 회로도.
도 2의 (A), (B)는 도 1의 SRAM에 대응하는 레이아웃을 나타내는 도면.
도 3은 STI형 소자 분리 구조를 설명하는 도면.
도 4의 (A), (B)는 플래시 메모리에서의 STI형 소자 분리 구조 및 소자 구조의 제 1 형성 공정을 설명하는 도면.
도 5의 (C), (D)는 플래시 메모리에서의 STI형 소자 분리 구조 및 소자 구조의 제 2 형성 공정을 설명하는 도면.
도 6의 (E)는 플래시 메모리에서의 STI형 소자 분리 구조 및 소자 구조의 제 3 형성 공정을 설명하는 도면.
도 7은 플래시 메모리와 함께 집적화된 SRAM의 동작 마진(margin)을 플래시 메모리와 적층 되어 있지 않는 SRAM의 것과 비교하여 나타내는 도면.
도 8은 플래시 메모리와 함께 집적화된 SRAM을 구성하는 트랜지스터의 온(on) 전류를 플래시 메모리와 집적화되지 않은 SRAM의 것과 비교하여 나타내는 도면.
도 9는 본 발명의 제 1 실시예에 의한 SRAM의 레이아웃을 나타내는 도면.
도 10은 도 9의 레이아웃의 일부를 나타내는 도면.
도 11의 (A), (B)는 본 발명의 제 2 실시예에서 SRAM과 함께 집적화되는 플래시 메모리의 레이아웃 및 등가 회로를 나타내는 도면.
도 12는 본 발명의 제 2 실시예에 의한, 도 10의 SRAM 및 도 11의 (A), (B)의 플래시 메모리를 적층한 반도체 장치의 제 1 제조 공정을 나타내는 도면.
도 13은 본 발명의 제 2 실시예에 의한, 도 10의 SRAM 및 도 11의 (A), (B)의 플래시 메모리를 적층한 반도체 장치의 제 2 제조 공정을 나타내는 도면.
도 14는 본 발명의 제 2 실시예에 의한, 도 10의 SRAM 및 도 11의 (A), (B)의 플래시 메모리를 적층한 반도체 장치의 제 3 제조 공정을 나타내는 도면.
도 15는 본 발명의 제 2 실시예에 의한, 도 10의 SRAM 및 도 11의 (A), (B)의 플래시 메모리를 적층한 반도체 장치의 제 4 제조 공정을 나타내는 도면.
도 16은 본 발명의 제 2 실시예에 의한, 도 10의 SRAM 및 도 11의 (A), (B)의 플래시 메모리를 적층한 반도체 장치의 제 5 제조 공정을 제시하는 도면.
도 17은 본 발명의 제 2 실시예에 의한, 도 10의 SRAM 및 도 11의 (A), (B)의 플래시 메모리를 적층한 반도체 장치의 제 6 제조 공정을 제시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10, 40 SRAM
10A, 10B, 20B, 40A, 40B , 40B1, 40B2 소자 영역
10I, 20A, 40I 소자 분리 영역
20, 40S 실리콘 기판
20C 실효 소자 영역
20a 열산화막
20b 매입 절연막
20ld LDD 영역
20S, 20D 소스·드레인 확산 영역
21 활성 소자
22, 40gsi 게이트 절연막
23 게이트 전극
40ex 소스·드레인 익스텐션 영역
40SD 소스·드레인 영역
40si1, 60si1 실리사이드막
40W, 60W 콘택트 플러그
40AL, 60AL 배선 패턴
60 플래시 메모리
60SG 적층 게이트 구조
60SW 측벽 절연막
61 플래시 메모리 소자 영역
61LD LDD 영역
61S, 61D 소스·드레인 확산 영역
60SN SiN막
60IL 층간절연막
62 터널 절연막
63 부동 게이트 전극
64 ONO 용량 결합막
65 제어 전극
TF, TF2 트랜스퍼(transfer) 트랜지스터
LT1, LT2 로드(load) 트랜지스터
DT1, DT2 드라이버 트랜지스터
N1, N2, N1', N2' 노드
G1, G2, G3 게이트 전극 패턴
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 스태틱 랜덤 액세스 메모리(static random access memory)를 포함하는 반도체 기억 장치에 관한 것이다.
스태틱 랜덤 액세스 메모리(이하 SRAM이라 함)는 워드선에 의해 선택되는 트랜스퍼 트랜지스터와, 이러한 트랜스퍼 트랜지스터를 통해서 비트선에 접속되는, 플립플롭 접속된 2개의 CMOS 인버터로 이루어진 고속 반도체 기억 소자이고, 고속 논리 회로 소자에서 CMOS 회로 등 고속 논리 소자와 함께 널리 사용되고 있다.
도 1은 전형적인 SRAM(10)의 등가회로도를 나타낸다.
도 1을 참조하면, 상기 SRAM(10)은 제 1 로드(load) 트랜지스터(LT1)와 제 1 드라이버 트랜지스터(DT1)를 직렬 접속한 제 1 CMOS 인버터(I1)와, 제 2 로드 트랜지스터(LT2)와 제 2 드라이버 트랜지스터(LD2)를 직렬 접속한 제 2 CMOS 인버터(I2)로 이루어진 플립플롭 회로(FF)를 포함하고, 상기 제 1 로드 트랜지스터(LT1)와 제 1 드라이버 트랜지스터(DT1)를 접속하는 접속 노드는 워드 라인(WL)에 의해 제어되는 제 1 트랜스퍼 트랜지스터(TF1)를 통해서 제 1 비트 라인(BL)에 접속된다. 마찬가지로, 상기 제 2 로드 트랜지스터(LT2)와 제 2 드라이버 트랜지스터(DT2)를 접속하는 접속 노드(N2)는 워드 라인(WL)에 의해 제어되는 제 2 트랜스퍼 트랜지스터(TF2)를 통해서 제 2 비트 라인/BL에 접속된다.
이러한 구성의 SRAM에서는, 특히 드라이버 트랜지스터(DTl, DT2)를 구동하는 로드 트랜지스터(LTl, LT2)의 전류 구동 능력이 SRAM의 고속 동작에서 매우 중요하다.
도 2의 (A)는 이러한 SRAM(10)의 메모리 셀 어레이의 레이아웃을, 도 2의 (B)는 도 2의 (A)의 메모리 셀 어레이 중, 도 1의 SRAM(10)에 대응하는 1 메모리 셀의 레이아웃을 나타낸다.
도 2의 (A)를 참조하면, 실리콘 기판 표면에는 소자 영역(10A)과 소자 영역(10B)이 소자 분리 구조(10I)에 의해 둘러싸여 행렬 모양으로 형성되어 있고, 도 2의 (B)에 도시된 바와 같이 상기 소자 영역(10A)의 일부와 상기 소자 영역(10A)의 일부에 의해 상기 도 1에 도시된 회로 구성을 갖는 메모리 셀이 형성되어 있다.
도 2의 (B)를 참조하면, 상기 트랜스퍼 트랜지스터(TF1, TF2)는 게이트 전극(G1)을 공유하고, 또한 상기 로드 트랜지스터(LT1)과 드라이버 트랜지스터(DT1)는 게이트 전극(G2)을 공유하고 있다. 또한 상기 로드 트랜지스터(LT2)와 드라이버 트랜지스터(DT2)는 게이트 전극(G3)을 공유하고 있다.
또한 도 1의 노드(N1)는 상기 트랜스퍼 트랜지스터(TF1)와 드라이버 트랜지스터(DT1)에 공유되는 확산 영역에 의해 주어지고, 상기 로드 트랜지스터(LT1)가 대응하는 확산 영역(N1')과, 도시를 생략한 배선 패턴에 의해 접속된다. 마찬가지로 도 1의 노드(N2)는 상기 트랜스퍼 트랜지스터(TF2)와 드라이버 트랜지스터(DT2)에 공유되는 확산 영역에 의해 주어지고, 상기 로드 트랜지스터(LT2)가 대응하는 확산 영역(N1')과, 도시를 생략한 배선 패턴에 의해 접속된다.
또한 상기 게이트 전극(G2)은 상기 노드(N2)에 도시를 생략한 배선 패턴에 의해 접속되고, 마찬가지로 상기 게이트 전극(G3)은 상기 노드(N1)에 도시를 생략한 배선 패턴에 의해 접속된다.
특허 문헌 1: 일본 공개특허공보 평7-22590호 공보
특허 문헌 2: 특허 제3208591호 공보
그런데 최근의 고속 반도체 집적 회로 장치에서는, 이러한 SRAM을 갖는 고속 논리 소자에, 한층 더한 기능 증강 및 성능 향상을 위해, DRAM(다이내믹 랜덤 액세스 메모리)이나 플래시 메모리를 탑재하고, 한 칩 상에 시스템을 구축하는 요구가 SoC(실리콘-온-칩) 기술에 관련되어 생기고 있다.
그러나 특히 플래시 메모리를 고속 논리 소자와 함께 공통 반도체 기판 상에 집적화하려고 하면, 플래시 메모리는 그것이 채널 핫 일렉트로론(channel hot electron; CHE)에 의한 기입과 파울러-노르트하임(Fowler-Nordheim; FN)형 터널 전류에 의한 소거를 행하는 NOR형 소자의 경우라도, 기입 및 소거를 FN형 터널 전류로 행하는 NAND형 소자의 경우라도, 높은 동작 전압을 필요로 하기 때문에, 단일 반도체 기판 상에 이러한 고속 논리 소자와 플래시 메모리를 집적화하면, 여러 가지 문제가 발생한다.
본 발명은 제 1 관점에 있어서, 제 1 노드에서 서로 직렬 접속된 제 1 n채널 MOS 트랜지스터 및 제 1 p채널 MOS 트랜지스터로 이루어진 제 1 CMOS 인버터와, 제 2 노드에서 서로 직렬 접속된 제 2 n채널 MOS 트랜지스터 및 제 2 p채널 MOS 트랜지스터로 이루어지고, 상기 제 1 CMOS 인버터와 함께 플립플롭 회로를 형성하는 제 2 CMOS 인버터와, 제 1 비트선과 상기 제 1 노드 사이에 설치되고, 워드선에 접속된 제 1 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 1 트랜스퍼 트랜지스터와, 제 2 비트선과 상기 제 2 노드 사이에 설치되고, 상기 워드선에 접속된 제 2 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 2 트랜스퍼 트랜지스터로 이루어진 반도체 기억 장치로서, 상기 제 1 트랜스퍼 트랜지스터와 상기 제 2 트랜스퍼 트랜지스터는 각각 반도체 기판 위를 소자 분리 영역에 의해 획성(畵成)시켜 서로 평행하게 연장되는 제 1 및 제 2 소자 영역 중에 형성되어 있고, 상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트선과 상기 제 1 소자 영역 상의 제 1 비트 콘택트 영역에서 콘택트하고, 상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트선과 상기 제 2 소자 영역 상의 제 2 비트 콘택트 영역에서 콘택트하고, 상기 제 1 비트 콘택트 영역은 상기 제 1 소자 영역 중, 그 중심으로부터 상기 제 2 소자 영역에 치우친 위치에 형성되어 있고, 상기 제 2 비트 콘택트 영역은 상기 제 2 소자 영역 중, 그 중심으로부터 상기 제 1 소자 영역에 치우친 위치에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
본 발명은 제 2 관점에 있어서, 제 1 노드에서 서로 직렬 접속된 제 1 n채널 MOS 트랜지스터 및 제 1 p채널 MOS 트랜지스터로 이루어진 제 1 CMOS 인버터와, 제 2 노드에서 서로 직렬 접속된 제 2 n채널 MOS 트랜지스터 및 제 2 p채널 MOS 트랜지스터로 이루어지고, 상기 제 1 CMOS 인버터와 함께 플립플롭 회로를 형성하는 제 2 CMOS 인버터와, 제 1 비트선과 상기 제 1 노드 사이에 설치되고, 워드선에 접속된 제 1 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 1 트랜스퍼 트랜지스터와, 제 2 비트선과 상기 제 2 노드 사이에 설치되고, 상기 워드선에 접속된 제 2 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 2 트랜스퍼 트랜지스터로 이루어진 반도체 기억 장치로서, 상기 제 1 트랜스퍼 트랜지스터와 상기 제 2 트랜스퍼 트랜지스터는 각각 반도체 기판 위를 소자 분리 영역에 의해 획성시켜 서로 평행하게 연장되는 제 1 및 제 2 소자 영역 중에 형성되어 있고, 상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트선과 상기 제 1 소자 영역 상의 제 1 비트 콘택트 영역에서 콘택트하고, 상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트선과 상기 제 2 소자 영역 상의 제 2 비트 콘택트 영역에 서 콘택트하고, 상기 제 1 비트 콘택트 영역은 상기 제 1 소자 영역 중, 그 중심으로부터 상기 제 2 소자 영역에 치우친 위치에 형성되어 있고, 상기 제 2 비트 콘택트 영역은 상기 제 2 소자 영역 중, 그 중심으로부터 상기 제 1 소자 영역에 치우친 위치에 형성되어 있고, 상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트 콘택트 영역을 상기 제 1 소자 영역 위, 상기 제 1 게이트 전극에 대하여 한쪽 측에 갖고, 상기 제 1 노드를 형성하는 제 1 콘택트 영역을 상기 제 1 소자 영역 위, 상기 제 1 게이트 전극에 대하여 다른 쪽 측에 갖고, 상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트 콘택트 영역을 상기 제 2 소자 영역 위, 상기 제 2 게이트 전극에 대하여 한쪽 측에 갖고, 상기 제 2 노드를 형성하는 제 2 콘택트 영역을 상기 제 2 소자 영역 위, 상기 제 2 게이트 전극에 대하여 다른 쪽 측에 갖고, 상기 제 1 소자 영역은 상기 제 1 비트 콘택트 영역이 형성되어 있는 부분에서, 상기 제 1 콘택트 영역이 형성되어 있는 부분의 폭보다도 큰 제 1 폭을 갖고, 상기 제 2 소자 영역은 상기 제 2 비트 콘택트 영역이 형성되어 있는 부분에서, 상기 제 2 콘택트 영역이 형성되어 있는 부분의 폭보다도 큰 제 2 폭을 갖는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
본 발명은 다른 관점에 의하면, 기판 상에 불휘발성 메모리 소자와 논리 연산 소자와 스태틱 랜덤 액세스 메모리 소자를 집적화한 제 1 반도체 장치와, 별도의 기판 상에 논리 연산 소자와 스태틱 랜덤 액세스 메모리 소자를 집적화한 제 2 반도체 장치로 이루어진 반도체 장치군에 있어서, 상기 제 1 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리 소자를 구성하는 제 1 트랜스퍼 트랜지스터는 상기 제 2 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리를 구성하는 제 2 트랜스퍼 트랜지스터보다도 큰 채널 폭을 갖고, 상기 제 1 및 제 2 트랜스퍼 트랜지스터는 각각의 채널 폭 방향으로 동일한 비트선 피치를 갖는 것을 특징으로 하는 반도체 장치군을 제공한다.
최근의 고속 반도체 집적 회로 장치에서는, 집적 회로 장치를 구성하는 개개의 활성 소자를 전기적으로 분리하기 위해서, 도 3에 도시된 소위 STI형의 소자 분리 구조가 이용된다.
도 3을 참조하면, 실리콘 기판(20) 상에는 소자 분리구(溝)(20A)가 소자 영역(20B)을 둘러싸도록 형성되어 있고, 상기 소자 영역(20B) 중에는 채널 영역에 대응하여 형성된 게이트 절연막(22) 및 게이트 전극(23)을 포함하고, 또한 상기 소자 영역 중, 상기 게이트 전극(23)의 양측에 형성된 LDD 영역(20ld, 20ld), 또한 그 외측에 형성된 소스·드레인 확산 영역(20S, 20D)을 포함하는, 활성 소자(21)가 형성되어 있다.
상기 소자 분리구(20A)의 표면에는 얇은, 전형적으로는 10nm 정도의 두께의 열산화막(20a)이 형성되어 있다. 또한 상기 열산화막(20a) 상에는, 상기 소자 분리구를 충전하도록, CVD 산화막(20b)이 소자 분리 절연막으로서 형성되어 있다.
한편, 플래시 메모리에서는, 2.5∼3.3V 정도의 전압에서 동작하는 최근의 고속 반도체 집적 회로 장치와 달리, 기입 또는 소거 동작 시에 1OV 정도의 고전압을 사용하기 때문에, 이러한 낮은 전원 전압에 대하여 최적화된 STI 구조를 사용하면, 특히 소자 영역(20B)과 소자 분리구(20A) 사이의 각부(角部)에서의 전계 집중에 의 해, 게이트 절연막의 내압(耐壓) 열화나 신뢰성의 열화가 발생한다.
이 때문에 종래로부터 플래시 메모리에서는, STI 구조를 형성할 때에, 상기 각부에서의 전계 집중을 완화하기 위해서 소자 영역을 고속 논리 소자의 소자 영역보다도 크게 형성하고, 도 4의 (A)∼도 6의 (E)에 도시된 공정에 의해, 상기 각부를 둥글게 하는 처리가 되어 있었다.
도 4의 (A)를 참조하면, 실리콘 기판(21) 상에 열산화막(21A)을 10nm 정도의 두께로 형성한 후, 또한 저압 CVD법에 의해, 그 위에 SiN막(21B)을 120nm 정도의 두께로 형성한다. 도 3A의 상태에서는 상기 SiN막(21B)은 포토리소그래피 공정에 의해 패터닝되어 있고, 형성된 SiN 패턴(21B)을 마스크로 하여 상기 실리콘 기판(20)을 300nm 정도의 깊이만큼 드라이 에칭함으로써, 상기 소자 분리구(21A)가 형성되어 있다.
다음으로 도 4의 (B)의 공정에서 도 4의 (A)의 실리콘 산화막(21A)을 HF 수용액에 의해 상기 SiN 패턴(21B)을 마스크로 하여 웨트 에칭하고, 상기 실리콘 기판(20)의 표면과 상기 SiN막(21B) 사이에 깊이가 40nm정도의 오목부(recess)를 형성한다.
또한 도 5의 (C)의 공정에서 도 4의 (B)의 구조를 열산화하고, 상기 소자 분리구(20A)에서 노출된 실리콘 표면에 상기 열산화막(20a)을, 상기 열산화막(20a)이 상기 오목부도 충전하도록 40nm 정도의 두께로 형성한다.
다음으로 도 5의 (D)의 공정에서 상기 도 5의 (C)의 구조상에 고밀도 플라즈마(HDP)를 이용한 CVD법에 의해 실리콘 산화막(20b)을, 상기 실리콘 산화막이 상기 소자 분리구(20A)를 충전하도록 퇴적하고, 또한 상기 SiN막(21B)을 스토퍼(stopper)로 하여 CMP법에 의해 상기 실리콘 산화막 표면을 평탄화한다. 이것에 의해 도 5의 (D)에 도시된 바와 같이 상기 소자 분리구(20A)가 상기 실리콘 산화막, 즉 상기 소자 분리 절연막(20b)에 의해 상기 열산화막(20a)을 통해서 충전된 구조가 얻어진다.
또한 도 6의 (E)의 공정에서 상기 SiN 패턴(21B)을 열 인산 처리에 의해 제거하고, 또한 그 아래의 열산화막(21A) 및 그 주위의 열산화막(20a)을 HF 수용액을 사용한 웨트 에칭 처리에 의해 제거함으로써, 상기 소자 영역(20B)의 각부가 둥글게 된 구조가 얻어진다.
도 6의 (E)의 구조에서는, 이와 같이 소자 영역(20B)의 각부가 둥글게 된 형상을 갖기 때문에, 플래시 메모리와 같이 고전압에서 동작하는 소자를 형성해도 상기 각부에서의 전계 집중에 의한 리크(leak)는 발생하기 어려워져 있지만, 소자 형성에 사용될 수 있는 평탄한 실리콘 기판 표면(20C)의 비율은 필연적으로 감소되고, 이 때문에 플래시 메모리에서는 상기 소자 영역(20B)으로서 큰 면적을 확보하고 있다.
그런데, 이러한 플래시 메모리를, CMOS 등의 고속 논리 소자 또는 SRAM이 형성된 반도체 기판 상에 동시에 형성하면, 상기 도 5의 (C)의 공정에서 열산화에 의해 소자 영역의 각부를 둥글게 할 때에, 이들 고속 논리 소자 또는 SRAM의 소자 영역에서도 각부가 둥글게 되어 버리고, 실효적인 소자 영역의 면적이 감소해 버린다. 이러한 저전압 동작하는 고속 논리 소자나 SRAM에서는, 원래 소자 영역의 면 적이 작고, 이 때문에 플래시 메모리의 제조 시에 이용되는 각부를 둥글게 하는 열산화 처리를 행하면, 실효적인 소자 면적이 크게 감소해버려, 소자 특성에 무시할 수 없는 영향이 발생하는 것이 생각된다.
그러므로, 본 발명의 발명자는 본 발명의 기초가 되는 연구에서, 고속 논리 소자나 SRAM에 대하여 최적화된 STI 구조를 갖는 실리콘 기판 상에, 앞선 도 4의 (A)∼도 6의 (E)의 프로세스를 행하여 플래시 메모리의 소자 영역을 형성하고, 상기 소자 영역의 각부를 둥글게 하는 공정에 기인하여 발생하는 문제점을 연구했다.
도 7은 공통의 실리콘 기판 상에, ＊＊V에서 정격 동작하는 SRAM 소자와 플래시 메모리 소자를 집적화하고, 동작 전압 Vcc를 변화시키면서 상기 기판 상의 SRAM 소자에 대한 기입/판독 동작을 검증한 결과를 나타낸다. 단 도 7 중, △은 상기 기판 상에 SRAM 소자와 플래시 메모리 소자를 형성한 경우를, ◆은 상기 기판 상에 SRAM 소자만을 형성한 경우를 나타낸다.
도 7을 참조하면, 기판 상에 CMOS 소자와 SRAM 소자만을 형성하고, 플래시 메모리 소자를 형성하지 않은 경우에는, 동작 전압 Vcc가 0.7V까지 저하되어도 SRAM 소자에 대한 정상적인 읽기 쓰기가 확인되고, SRAM 소자는 충분한 동작 전압 마진을 갖는 것을 알지만, 동일한 기판 상에 상기 CMOS 소자와 SRAM 소자 이외에, 플래시 메모리 소자를 더 형성한 경우에는, 동작 전압 Vcc가 1.2V 이하로 저하되면 정상적인 읽기 쓰기 동작을 할 수 없는 SRAM 소자가 출현하기 시작하고, 특히 동작 전압이 0.7V까지 저하되면, 대부분의 SRAM 소자에서 정상적인 읽기 쓰기 동작을 할 수 없게 되어 있다는 것을 안다.
도 8은 도 7의 시료 중, SRAM을 구성하는 트랜스퍼 트랜지스터의 임계값 전압과 온 전류와의 관계를 조사한 결과를 나타낸다.
도 8을 참조하면, 기판 상에 플래시 메모리 소자를 형성한 경우, 형성하지 않은 경우와 비교해서 온 전류가 10%이상 저하되어 있고, 도 6의 (E)에 도시된 실효적인 소자 영역(20C)의 폭의 감소에 의한 드레인 전류의 감소가 발생하고 있는 것을 알 수 있다. 이러한 드레인 전류의 감소가 SRAM의 트랜스퍼 트랜지스터에 발생하면, 전원 전압의 약간의 변동으로 SRAM의 읽기 쓰기 동작을 할 수 없게 되는 등, 심각한 문제가 발생한다.
이러한 문제를 해결하기 위해서는, SRAM의 소자 면적을 증대시키면 좋지만, SRAM의 소자 면적을 증대시키면 칩 면적이 증가하여 반도체 장치의 제조 비용이 증가하는 것 이외에, SRAM의 재설계(macro의 재설계)가 필요해지고, 개발 비용이 증대하고, 또한 개발 공정수가 증대해버리는 문제가 발생한다.
[제 1 실시예]
도 9는 본 발명의 제 1 실시예에 의한 SRAM(40)의 레이아웃을, 도 10은 도 9의 메모리 셀 어레이 중 1 메모리 셀의 레이아웃을 나타내는 평면도이다.
도 9 및 도 10을 참조하면, SRAM(40)은 도 1의 SRAM(10)과 동일한 등가회로를 갖고, p채널 MOS 트랜지스터로 이루어진 제 1 로드 트랜지스터(LT1)와 n채널 MOS 트랜지스터로 이루어진 제 1 드라이버 트랜지스터(DT1)를 직렬 접속한 제 1 CMOS 인버터(I1)와, p채널 MOS 트랜지스터로 이루어진 제 2 로드 트랜지스터(LT2)와 n채널 MOS 트랜지스터로 이루어진 제 2 드라이버 트랜지스터(DT2)를 직렬 접속 한 제 2 CMOS 인버터(I2)로 이루어진 플립플롭 회로(FF)를 포함하고, 상기 제 1 로드 트랜지스터(LT1)와 제 1 드라이버 트랜지스터(DT1)를 접속하는 접속 노드는 n채널 MOS 트랜지스터로 이루어지고 워드 라인(WL)에 의해 제어되는 제 1 트랜스퍼 트랜지스터(TF1) 및 제 1 비트 콘택트(BC1)를 통해서 제 1 비트 라인(BL)에 접속된다. 마찬가지로, 상기 제 2 로드 트랜지스터(LT2)와 제 1 드라이버 트랜지스터(DT2)를 접속하는 접속 노드(N2)는 n 채널 MOS 트랜지스터로 이루어지고 워드 라인(WL)에 의해 제어되는 제 2 트랜스퍼 트랜지스터(TF2) 및 제 2 비트 콘택트(BC2)를 통해서 제 1 비트 라인/BL에 접속된다.
이러한 구성의 SRAM에서는 앞에서도 언급한 바와 같이, 특히 드라이버 트랜지스터(DTl, DT2)를 구동하는 로드 트랜지스터(LTl, LT2)의 전류 구동 능력이 SRAM의 고속 동작에 있어서 매우 중요하다.
도 9를 참조하면, 실리콘 기판 표면에는 소자 영역(40A)과 소자 영역(40B)이 STI형의 소자 분리 구조(40I)에 의해 둘러싸여 행렬 모양으로 형성되어 있고, 도 10에 도시된 바와 같이 상기 소자 영역(40A)의 일부와 상기 소자 영역(40B)의 일부 에 의해, 상기 도 1에 도시된 회로 구성을 갖는 메모리 셀이 형성되어 있다.
도 10을 참조하면, 상기 트랜스퍼 트랜지스터(TF1, TF2)는 게이트 전극(G1)을 공유하고, 또한 상기 로드 트랜지스터(LT1)와 드라이버 트랜지스터(DT1)는 게이트 전극(G2)을 공유하고 있다. 또한 상기 로드 트랜지스터(LT2)과 드라이버 트랜지스터(DT2)는 게이트 전극(G3)을 공유하고 있다.
또한 도 1의 노드(N1)는 상기 트랜스퍼 트랜지스터(TF1)와 드라이버 트랜지 스터(DT1)에 공유되는 확산 영역에 의해 주어지고, 상기 로드 트랜지스터(LT1)가 대응하는 확산 영역(N1')과, 도시를 생략한 배선 패턴에 의해 접속된다. 마찬가지로, 도 1의 노드(N2)는 상기 트랜스퍼 트랜지스터(TF2)와 드라이버 트랜지스터(DT2)에 공유되는 확산 영역에 의해 주어지고, 상기 로드 트랜지스터(LT2)가 대응하는 확산 영역(N1')과, 도시를 생략한 배선 패턴에 의해 접속된다.
또한 상기 게이트 전극(G2)은 상기 노드(N2)에, 도시를 생략한 배선 패턴에 의해 접속되고, 마찬가지로 상기 게이트 전극(G3)은 상기 노드(N1)에, 도시를 생략한 배선 패턴에 의해 접속된다.
본 실시예에서는, 상기 트랜스퍼 트랜지스터(TF1, TF2)는 인접하는 각각의 소자 영역(40B1, 40B2) 중, STI 구조(40I)를 사이에 두고 서로 평행하게 연장되는 부분(40b)에 형성되어 있고, 상기 소자 영역(40B) 중, 상기 트랜스퍼 트랜지스터(TF1, TF2)의 형성 부분(40b)에서는, 상기 트랜지스터(TFl, TF2)의 게이트 폭이 증가되도록 상기 소자 영역(40B)의 폭(W)을 증대시키고 있다.
이것에 의해 동일한 기판 상에 플래시 메모리 등의 고전압을 사용하는 불휘발성 메모리 등이 형성되는 경우, 앞서 도 5의 (C)에서 설명한 바와 같은 열산화 처리에 의해, 소자 영역의 각부를 둥글게 하는 프로세스가 행해져도, 이것에 기인하는 트랜스퍼 트랜지스터의 게이트 폭의 감소, 및 이에 따른 온 전류의 감소가 효과적으로 보상된다.
그 때, 상기 소자 영역(40B1, 40B2)의 소자 영역 부분(40b)에서의 소자 영역의 확장은 서로의 소자 영역(40B1, 40B2)에 대하여 상반되는 방향으로 되어 있고, 그 결과 소자 영역(40B1, 40B2) 사이에 설계 룰(rule)에 의해 결정되는 소정의 폭으로 형성되어 있는 STI 구조(40I)의 폭이 좁아지는 경우가 없다. 즉, 상기 평행한 소자 영역(40B1, 40B2)은 서로 대향하는 직선 모양의 가장자리부에 의해 획성되어 있다.
또한 상기 소자 영역(40B1, 40B2)에서의 상기 소자 영역의 확장이 서로 상반되는 방향으로 되는 결과, 상기 소자 영역(40B1)에 형성되는 비트선 콘택트(BC1)는 상기 소자 영역(40B1) 중에서 상대적으로 상기 소자 영역(40B2)의 측에 오프셋되고, 또한 상기 소자 영역(40B2)에 형성되는 비트선 콘택트(BC2)는 상기 소자 영역(40B2) 중에서 상대적으로 상기 소자 영역(40B1)의 측에 오프셋된다. 상기 비트선 콘택트(BC1, BC2)는 소정의 설계 룰(rule)을 따라서 소정의 피치로 형성되기 때문에, 도 10에 도시된 바와 같은 소자 영역의 확장을 행하여도, 이에 맞게 위치가 변위되는 경우는 없다.
도 10의 레이아웃에서는, 상기 소자 영역(40B1, 40B2) 중, 상기 콘택트(N1, N2)가 형성되는 부분으로부터 앞에서는 소자 영역 폭(W)의 확장은 이루어지지 않는다. 이것에 의해, 상기 소자 영역(40B1, 40B2) 중, 상기 콘택트(N1, N2)의 앞에 연장되는 U자형 굴곡부에 형성되는 드라이버 트랜지스터(DTl, DT2)의 특성 변동이 회피된다.
보다 구체적으로 설명하면, 상기 확장부를 상기 콘택트(N1, N2)의 근방까지 연장한 경우에는, 상기 U자형 부분에 노광 시의 근접 효과에 의해, 둥근 모양을 갖는 장소가 상기 U자형 부분에도 발생하고, 상기 드라이버 트랜지스터(DTl, DT2)의 게이트 전극이 이러한 둥근 모양을 갖는 장소를 횡단한다. 이러한 구조에서는 게이트 전극의 위치가 약간 벗어난 것뿐이라도, 드라이버 트랜지스터(DTl, DT2)의 게이트 폭이 크게 변화되어, 원하는 SRAM 동작을 실현시키는 것이 곤란해진다. 도 10의 레이아웃은 이러한 문제를 회피하고 있다.
[제 2 실시예]
도 11의 (A)는 도 9 및 도 10의 SRAM과 동시에 동일한 실리콘 기판 상에 집적되는, 도 11의 (B)에 도시된 등가회로를 갖는 NOR형 플래시 메모리(60)의 레이아웃을 나타내는 도면이다.
도 11의 (A)를 참조하면, SRAM(40)이 형성된 동일한 실리콘 기판 상에는 상기 플래시 메모리(60)의 활성영역(61)이 서로 평행하게 형성되어 있고, 상기 실리콘 기판 상에는 상기 활성 영역(61)을 횡단하도록, 도 11의 (A)에는 도시되지 않은 터널 절연막(62)을 통해서 부동 게이트 패턴(63)이 연장되어 있다. 또한 상기 부동 게이트 패턴(63) 상에는, 도 11의 (A)에는 도시되지 않은 ONO 용량 결합막(64)을 통해서 워드선을 구성하는 제어 전극 패턴(65)이 상기 활성 영역(61)을 횡단하도록 연장되어 있다.
또한 상기 활성 영역(61) 중에는 상기 제어 전극 패턴(65)의 양측에 비트선(68) 및 소스선(67)이 형성되어 있다.
이하, 도 11의 (A)의 NOR형 플래시 메모리(60)와 도 10의 SRAM(40)을 동일 반도체 기판 상에 갖는 반도체 집적 회로 장치의 제조 공정을, 상기 NOR형 플래시 메모리(60)에 관해서는 도 11 중, A-A' 단면 및 B-B' 단면에 대해서, 또한 도 10의 SRAM(40)에 관해서는 도 10 중, C-C' 단면 및 D-D' 단면에 대해서, 도 12의 (A)∼(D), 도 13의 (A)∼(D), 도 14의 (A)∼(D), 도 15의 (A)∼(D), 도 16의 (A)∼(D) 및 도 17의 (A)∼(D)를 참조하면서 설명한다. 단, 도 12의 (A)∼도 17의 (A)는 상기 플래시 메모리(60)의 A-A' 단면을, 도 12의 (B)∼도 17의 (B)는 상기 플래시 메모리(60)의 B-B' 단면을, 도 12의 (C)∼도 17의 (C)는 상기 SRAM(40)의 C-C' 단면을, 도 12의 (D)∼도 17의 (D)는 상기 SRAM(40)의 D-D' 단면을 나타낸다.
최초에 도 12의 (A)∼(D)를 참조하면, 실리콘 기판(40S) 상에는 도 12의 (B)∼(D)에 도시된 바와 같이, 이미 상기 STI 소자 분리 영역(40I)이 형성되어 있고, 또한 상기 실리콘 기판(40S)의 표면에는, 각각의 소자 영역에 대응하여 웰, 채널 스톱 확산 영역, 채널 도핑 확산 영역 등(도시되지 않음)이 형성되어 있다. 이러한 소자 영역의 형성에 따라, 상기 SRAM(40)의 소자 영역(40B1, 40B2), 및 플래시 메모리의 소자 영역(61)에는, 앞서 도 5의 (B)에서 설명한 열산화 처리가 행해져 있고, 각각의 소자 영역의 각부가 둥글게 되어 있다.
또한 도 12의 (A)∼(D)의 공정에서는 상기 실리콘 기판(40S) 위, 상기 각각의 소자 영역에 두께가 10nm의 열산화막이 플래시 메모리(60)의 터널 절연막(62)으로서 형성되어 있고, 상기 터널 절연막(62) 상에는 P(인)으로 n+형으로 도핑된 두께가 80∼120nm의 비정질 실리콘막이 상기 부동 게이트 패턴(63)에 대응하고, 저압 CVD법에 의해 형성되어 있다. 도 12의 (A)∼(D)의 공정에서는, 상기 비정질 실리콘막(63)은 도 12의 (B)의 B-B' 단면으로 도시된 바와 같이, 플래시 메모리(60)의 소자 영역(61)에 대응하여 띠 상태로 패터닝되어 있고, 또한 상기 비정질 실리콘막 (63)의 표면은 ONO막(64)에 의해 덮여져 있다.
다음으로 도 13의 (A)∼(D)의 공정에서 상기 터널 절연막(62), 비정질 실리콘막(63) 및 ONO막(64)은 상기 SRAM(40)의 형성 영역으로부터 제거되고, 도 14의 (A)∼(D)의 공정에서 도 13의 (A)∼(D)의 구조에 대하여 열산화 처리를 행하고, 상기 노출된 소자 영역(40B1, 40B2)의 표면에 두께가 약 2nm의 열산화막(40gi)을, 상기 트랜스퍼 트랜지스터(TF1, TF2), 및 상기 SRAM(40)을 구성하는 그 밖의 MOS 트랜지스터의 게이트 절연막으로서 형성한다. 도 14의 (A)∼(D)의 공정에서는, 또한 상기 실리콘 기판 상에 두께가 약 200nm의 폴리실리콘막(65)이 상기 플래시 메모리(40)의 제어 전극 패턴으로서, 또한 상기 SRAM(40)을 구성하는 각 트랜지스터의 게이트 전극으로서 형성되어 있다.
또한 도 15의 (A)∼(D)의 공정에서, 상기 플래시 메모리(60)의 형성 영역에서는 상기 폴리실리콘막(65), 및 그 아래의 ONO막(64) 및 비정질 실리콘막(63), 또한 그 아래의 터널 절연막(62)이 패터닝되고, 상기 패터닝된 비정질 실리콘막(63)에 의해 부동 게이트 전극 패턴이 또한 상기 패터닝된 폴리실리콘막(65)에 의해 플래시 메모리(60)의 제어 전극 패턴이 형성된다. 상기 부동 게이트 전극 패턴(63), ONO막(64) 및 제어 전극 패턴(65)은 플래시 메모리(60)의 적층 게이트 구조(60SG)를 형성한다.
동시에, 상기 SRAM(40)의 형성 영역에서는, 상기 폴리실리콘막(65) 및 그 아래의 열산화막(40gi)이 패터닝되고, 상기 SRAM(40)을 구성하는 MOS 트랜지스터의 게이트 전극 패턴 및 게이트 절연막 패턴이 형성된다. 도 15의 (C)의 단면에서는, 상기 폴리실리콘 패터닝은 상기 게이트 전극(G1)을 구성하고 있다.
또한 도 15의 (A)∼(D)의 공정에서는, 이와 같이 하여 형성된 상기 폴리실리콘 패턴(65)을 마스크로 하여 n형 불순물 원소의 이온 주입을 행하고, 상기 플래시 메모리(60)의 형성 영역에서는, 상기 적층 게이트 구조(60SG)의 양측에 n형 확산 영역(61LD)을 상기 플래시 메모리(60)의 LDD 영역으로서 형성한다. 또한 이러한 이온 주입의 결과, 상기 SRAM(40)의 소자 영역(40B1, 40B2) 중에서 상기 게이트 전극 패턴(G1)의 양측에, 도 15의 (D)에 도시된 바와 같이 MOS 트랜지스터의 소스·드레인 익스텐션 영역으로 되는 확산 영역(40ex)이 형성된다.
또한 도 16의 (A)∼(D)의 공정에서, 상기 적층 게이트 구조(60SG)의 양측벽면 상에 측벽 절연막(60SW)을, 또한 도시되지 않았지만 상기 게이트 전극(G1)의 양측벽면 상에 동일한 측벽 절연막을 형성하고, 상기 측벽 절연막을 마스크로 하여 상기 실리콘 기판(40S) 중에 불순물 원소를 이온 주입함으로써, 상기 플래시 메모리(60)에서 상기 LDD 영역(61LD)의 외측에, 플래시 메모리(60)의 소스·드레인 영역으로 되는 확산 영역(61S, 61D)을 상기 LDD 영역(61LD)에 부분적으로 중첩하도록 형성하고, 또한 상기 SRAM(40)의 형성 영역에서, 상기 소자 영역(40B1, 40B2) 중, 상기 소스·드레인 익스텐션 확산 영역(40ex)의 외측에, 상기 확산 영역(40ex)에 부분적으로 중첩하도록, 상기 SRAM(40)을 구성하는 MOS 트랜지스터, 예를 들면 트랜스퍼 트랜지스터(TF1, TF2)의 소스·드레인 확산 영역(40SD)을 형성한다.
또한 도 16의 (A)∼(D)의 공정에서는, 상기 플래시 메모리(60)의 적층 게이트 구조(60SG) 상, 및 상기 소스·드레인 영역(61S, 61D) 상에 코발트 실리사이드 층(60sil)이 살리사이드 공정(salicide process)에 의해 형성된다. 또한 동시에, 상기 SRAM(40)에서도, 상기 게이트 전극(G1) 및 소스·드레인 영역(40SD) 상에 코발트 실리사이드층(40si1)이 살리사이드 공정에 의해 형성된다.
다음으로 도 17의 (A)∼(D)의 공정에서는, 도 16의 (A)∼(D)의 구조가 두께가 약 50nm의 SiN 보호막(60SN)에 의해 덮여지고, 또한 그 위에 실리콘 산화막으로 이루어진 층간 절연막(60IL)이 고밀도 플라즈마 CVD법에 의해 형성된다.
또한 상기 층간 절연막(60IL) 중, 상기 소자 영역(61)에 대응하고, 상기 확산 영역(61S, 61D)에 콘택트하도록, W(텅스텐)으로 이루어진 콘택트 플러그(60W)를 형성하고, 상기 층간 절연막(60IL) 상에 소정의 설계 룰(rule)에 의해 형성된 AL 배선 패턴(60AL)과 콘택트시킨다.
마찬가지로, 상기 층간 절연막(60IL) 중, 상기 소자 영역(40B1, 40B2)에 대응하고, 상기 소스·드레인 확산 영역(40SD)에 콘택트하도록, W로 이루어진 콘택트 플러그(40W)를 형성하고, 상기 층간 절연막(60IL) 상에 소정의 설계 룰에 의해 형성된 AL 배선 패턴(40AL)과 콘택트시킨다.
본 발명에 의하면, 플래시 메모리 등, 고전압에서 동작하는 소자를 집적화시킨 SRAM에서, 상기 고전압 소자의 고전압 동작을 위해 반도체 기판 상의 소자 영역의 각부를 열산화에 의해 둥글게 하는 처리를 행한 경우, SRAM의 특히 트랜스퍼 트랜지스터의 소자 영역에서 발생하는 게이트 폭의 감소에 기인하는 온 전류의 감소의 문제가 트랜지스터의 셀 사이즈를 변경하지 않고 해소한다. 이 때문에, 본 발명에 의하면, 기판 상에 논리 소자와 SRAM이 집적화되어 있는 반도체 장치에서도, 또한 기판 상에 논리 소자와 SRAM에 더하여, 플래시 메모리 등의 불휘발성 메모리 소자가 집적화되어 있는 반도체 장치에서도, SRAM에 대해서는 동일한 셀 사이즈를 이용하는 것이 가능하므로, 반도체 장치의 설계 및 제조가 용이해진다.
또한, 본 실시예에서, 상기 플래시 메모리는 도 11에 도시된 NOR형의 것에 한정되지 않고, 예를 들면 NAND형이 것일 수도 있다.
(부기 1)
제 1 노드에서 서로 직렬 접속된 제 1 n채널 MOS 트랜지스터 및 제 1 p채널 MOS 트랜지스터로 이루어진 제 1 CMOS 인버터와,
제 2 노드에서 서로 직렬 접속된 제 2 n채널 MOS 트랜지스터 및 제 2 p채널 MOS 트랜지스터로 이루어지고, 상기 제 1 CMOS 인버터와 함께 플립플롭 회로를 형성하는 제 2 CMOS 인버터와,
제 1 비트선과 상기 제 1 노드 사이에 설치되고, 워드선에 접속된 제 1 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 1 트랜스퍼 트랜지스터와,
제 2 비트선과 상기 제 2 노드 사이에 설치되고, 상기 워드선에 접속된 제 2 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 2 트랜스퍼 트랜지스터로 이루어진 반도체 기억 장치로서,
상기 제 1 트랜스퍼 트랜지스터와 상기 제 2 트랜스퍼 트랜지스터는 각각 반도체 기판 위를 소자 분리 영역에 의해 획성시켜 서로 평행하게 연장되는 제 1 및 제 2 소자 영역 중에 형성되어 있고,
상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트선과 상기 제 1 소자 영역 상의 제 1 비트 콘택트 영역에서 콘택트하고,
상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트선과 상기 제 2 소자 영역 상의 제 2 비트 콘택트 영역에서 콘택트하고,
상기 제 1 비트 콘택트 영역은 상기 제 1 소자 영역 중, 그 중심으로부터 상기 제 2 소자 영역에 치우친 위치에 형성되어 있고,
상기 제 2 비트 콘택트 영역은 상기 제 2 소자 영역 중, 그 중심으로부터 상기 제 1 소자 영역에 치우친 위치에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 2)
상기 반도체 기판 상에 불휘발성 메모리를 더 갖는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 3)
제 1 노드에서 서로 직렬 접속된 제 1 n채널 MOS 트랜지스터 및 제 1 p채널 MOS 트랜지스터로 이루어진 제 1 CMOS 인버터와,
제 2 노드에서 서로 직렬 접속된 제 2 n채널 MOS 트랜지스터 및 제 2 p채널 MOS 트랜지스터로 이루어지고, 상기 제 1 CMOS 인버터와 함께 플립플롭 회로를 형성하는 제 2 CMOS 인버터와,
제 1 비트선과 상기 제 1 노드 사이에 설치되고, 워드선에 접속된 제 1 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 1 트랜스퍼 트랜 지스터와,
제 2 비트선과 상기 제 2 노드 사이에 설치되고, 상기 워드선에 접속된 제 2 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 2 트랜스퍼 트랜지스터로 이루어진 반도체 기억 장치로서,
상기 제 1 트랜스퍼 트랜지스터와 상기 제 2 트랜스퍼 트랜지스터는 각각 반도체 기판 위를 소자 분리 영역에 의해 획성시켜 서로 평행하게 연장되는 제 1 및 제 2 소자 영역 중에 형성되어 있고,
상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트선과 상기 제 1 소자 영역 상의 제 1 비트 콘택트 영역에서 콘택트하고,
상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트선과 상기 제 2 소자 영역 상의 제 2 비트 콘택트 영역에서 콘택트하고,
상기 제 1 비트 콘택트 영역은 상기 제 1 소자 영역 중, 그 중심으로부터 상기 제 2 소자 영역에 치우친 위치에 형성되어 있고,
상기 제 2 비트 콘택트 영역은 상기 제 2 소자 영역 중, 그 중심으로부터 상기 제 1 소자 영역에 치우친 위치에 형성되어 있고,
상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트 콘택트 영역을 상기 제 1 소자 영역 위, 상기 제 1 게이트 전극에 대하여 한쪽 측에 갖고, 상기 제 1 노드를 형성하는 제 1 콘택트 영역을 상기 제 1 소자 영역 위, 상기 제 1 게이트 전극에 대하여 다른 한쪽 측에 갖고,
상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트 콘택트 영역을 상기 제 2 소자 영역 위, 상기 제 2 게이트 전극에 대하여 한쪽 측에 갖고, 상기 제 2 노드를 형성하는 제 2 콘택트 영역을 상기 제 2 소자 영역 위, 상기 제 2 게이트 전극에 대하여 다른 한쪽 측에 갖고,
상기 제 1 소자 영역은 상기 제 1 비트 콘택트 영역이 형성되어 있는 부분에서, 상기 제 1 콘택트 영역이 형성되어 있는 부분의 폭보다도 큰 제 1 폭을 갖고, 상기 제 2 소자 영역은 상기 제 2 비트 콘택트 영역이 형성되어 있는 부분에서, 상기 제 2 콘택트 영역이 형성되어 있는 부분의 폭보다도 큰 제 2 폭을 갖는 것을 특징으로 하는 반도체 기억 장치.
(부기 4)
상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 상기 제 1 및 제 2 소자 영역을 횡단하는 단일 도체 패턴으로 이루어지고,
상기 제 1 및 제 2 비트 콘택트는 상기 도체 패턴의 제 1 측에 형성되고,
상기 제 1 및 제 2 콘택트는 상기 도체 패턴의 제 2 측에 형성되는 것을 특징으로 하는 부기 3 기재의 반도체 기억 장치.
(부기 5)
상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 폭과 동일한 채널 폭을 갖고, 상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 폭과 동일한 채널 폭을 갖는 것을 특징으로 하는 부기 3 또는 4 기재의 반도체 기억 장치.
(부기 6)
상기 제 1 및 제 2 소자 영역은 서로 대향하는 직선 모양의 가장자리부를 갖 는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항 기재의 반도체 기억 장치.
(부기 7)
상기 제 1 소자 영역 중, 상기 제 1 콘택트 영역의 앞선 부분이 상기 제 2 소자 영역으로부터 멀어지는 방향으로 굴곡되어 제 1 굴곡부를 형성하고,
상기 제 2 소자 영역 중, 상기 제 2 콘택트 영역의 앞선 부분이 상기 제 1 소자 영역으로부터 멀어지는 방향으로 굴곡되어 제 2 굴곡부를 형성하고,
상기 제 1 n채널 MOS 트랜지스터 및 상기 제 1 p채널 MOS 트랜지스터의 한쪽이 상기 제 1 굴곡부에 형성되고,
상기 제 2 n채널 MOS 트랜지스터 및 상기 제 2 p채널 MOS 트랜지스터의 한쪽이 상기 제 2 굴곡부에 형성되는 것을 특징으로 하는 부기 3 기재의 반도체 기억 장치.
(부기 8)
기판 상에 불휘발성 메모리 소자와 논리 연산 소자와 스태틱 랜덤 액세스 메모리 소자를 집적화한 제 1 반도체 장치와, 별도의 기판 상에 논리 연산 소자와 스태틱 랜덤 액세스 메모리 소자를 집적화한 제 2 반도체 장치로 이루어진 반도체 장치군에 있어서,
상기 제 1 반도체 장치에 있어서 상기 스태틱 랜덤 액세스 메모리 소자를 구성하는 제 1 트랜스퍼 트랜지스터는 상기 제 2 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리를 구성하는 제 2 트랜스퍼 트랜지스터보다도 큰 채널 폭을 갖고,
상기 제 1 및 제 2 트랜스퍼 트랜지스터는 각각의 채널 폭 방향으로 동일한 비트선 피치를 갖는 것을 특징으로 하는 반도체 장치군.
(부기 9)
상기 제 1 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리 소자를 구성하는 트랜지스터와, 상기 제 2 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리 소자를 구성하는 트랜지스터는 상기 제 1 및 제 2 트랜스퍼 트랜지스터를 제외하고, 각각의 채널 방향으로 동일한 채널 폭을 갖는 것을 특징으로 하는 부기 8 기재의 반도체 장치군.
(부기 10)
상기 제 1 반도체 장치 중 스태틱 랜덤 액세스 메모리와 상기 제 2 반도체 장치 중 스태틱 랜덤 액세스 메모리는 동일한 콘택트 배치를 갖는 것을 특징으로 하는 부기 8 또는 9 기재의 반도체 장치군.
(부기 11)
상기 제 1 트랜스퍼 트랜지스터는 한쪽이 직선으로 획성된 소자 영역을 갖고, 상기 소자 영역은 상기 큰 채널 폭에 대응한 제 1 폭을 갖는 부분과, 상기 제 1 폭보다도 작은 제 2 폭을 갖는 부분으로 구성되는 것을 특징으로 하는 부기 8 내지 10 중 어느 한 항 기재의 반도체 장치군.
본 발명에 의하면, 두개의 CMOS 인버터를 플립플롭 접속한, 소위 SRAM 등의 반도체 기억 장치에 있어서, 각각의 트랜스퍼 트랜지스터의 소자 영역을 서로 상반되는 방향으로 확장함으로써, 상기 SRAM을 구성하는 트랜지스터의 셀 사이즈를 변 경하지 않고 온(on) 전류를 증대시킬 수 있고, 동일한 기판 상에 플래시 메모리 등의 불휘발성 메모리를 형성한 경우에 SRAM에서 발생하는 트랜스퍼 트랜지스터의 온 전류의 감소를 보상하는 것이 가능해진다. 이것에 의해, 플래시 메모리 등을 혼재한 SRAM에서도, 충분한 동작 전압 마진(margin)을 보장할 수 있다.
또한 본 발명에 의하면, 이러한 온 전류의 보상을, 트랜스퍼 트랜지스터를 포함하는 SRAM을 구성하는 트랜지스터의 비트선 피치의 변경 없이 실현할 수 있기 때문에, 기판 상에 논리 연산 소자와 SRAM에 더하여 불휘발성 메모리를 포함하는 반도체 장치도, 기판 상에 논리 연산 소자와 SRAM만을 포함하고, 불휘발성 메모리를 포함하지 않는 반도체 장치도, 동일한 라이브러리(library)를 이용하여 설계하는 것이 가능해지고, 다른 종류의 반도체 장치의 제조를 효율적으로 행하는 것이 가능해진다.
Claims (7)
- 제 1 노드에서 서로 직렬 접속된 제 1 n채널 MOS 트랜지스터 및 제 1 p채널 MOS 트랜지스터로 이루어진 제 1 CMOS 인버터와,제 2 노드에서 서로 직렬 접속된 제 2 n채널 MOS 트랜지스터 및 제 2 p채널 MOS 트랜지스터로 이루어지고, 상기 제 1 CMOS 인버터와 함께 플립플롭 회로를 형성하는 제 2 CMOS 인버터와,제 1 비트선과 상기 제 1 노드 사이에 설치되고, 워드선에 접속된 제 1 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 1 트랜스퍼(transfer) 트랜지스터와,제 2 비트선과 상기 제 2 노드 사이에 설치되고, 상기 워드선에 접속된 제 2 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 2 트랜스퍼 트랜지스터로 이루어진 반도체 기억 장치로서,상기 제 1 트랜스퍼 트랜지스터와 상기 제 2 트랜스퍼 트랜지스터는 각각 반도체 기판 위를 소자 분리 영역에 의해 획성(畵成)시켜 서로 평행하게 연장되는 제 1 및 제 2 소자 영역 중에 형성되어 있고,상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트선과 상기 제 1 소자 영역 상의 제 1 비트 콘택트 영역에서 콘택트하고,상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트선과 상기 제 2 소자 영역 상의 제 2 비트 콘택트 영역에서 콘택트하고,상기 제 1 비트 콘택트 영역은 상기 제 1 소자 영역 중, 그 중심으로부터 상기 제 2 소자 영역에 치우친 위치에 형성되어 있고,상기 제 2 비트 콘택트 영역은 상기 제 2 소자 영역 중, 그 중심으로부터 상기 제 1 소자 영역에 치우친 위치에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제 1항에 있어서,상기 반도체 기판 상에 불휘발성 메모리를 더 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제 1 노드에서 서로 직렬 접속된 제 1 n채널 MOS 트랜지스터 및 제 1 p채널 MOS 트랜지스터로 이루어진 제 1 CMOS 인버터와,제 2 노드에서 서로 직렬 접속된 제 2 n채널 MOS 트랜지스터 및 제 2 p채널 MOS 트랜지스터로 이루어지고, 상기 제 1 CMOS 인버터와 함께 플립플롭 회로를 형성하는 제 2 CMOS 인버터와,제 1 비트선과 상기 제 1 노드 사이에 설치되고, 워드선에 접속된 제 1 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 1 트랜스퍼 트랜지스터와,제 2 비트선과 상기 제 2 노드 사이에 설치되고, 상기 워드선에 접속된 제 2 게이트 전극을 갖고, 상기 워드선 상의 선택 신호에 의해 구동되는 제 2 트랜스퍼 트랜지스터로 이루어진 반도체 기억 장치로서,상기 제 1 트랜스퍼 트랜지스터와 상기 제 2 트랜스퍼 트랜지스터는 각각 반도체 기판 위를 소자 분리 영역에 의해 획성시켜 서로 평행하게 연장되는 제 1 및 제 2 소자 영역 중에 형성되어 있고,상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트선과 상기 제 1 소자 영역 상의 제 1 비트 콘택트 영역에서 콘택트하고,상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트선과 상기 제 2 소자 영역 상의 제 2 비트 콘택트 영역에서 콘택트하고,상기 제 1 비트 콘택트 영역은 상기 제 1 소자 영역 중, 그 중심으로부터 상기 제 2 소자 영역에 치우친 위치에 형성되어 있고,상기 제 2 비트 콘택트 영역은 상기 제 2 소자 영역 중, 그 중심으로부터 상기 제 1 소자 영역에 치우친 위치에 형성되어 있고,상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 비트 콘택트 영역을 상기 제 1 소자 영역 위, 상기 제 1 게이트 전극에 대하여 한쪽 측에 갖고, 상기 제 1 노드를 형성하는 제 1 콘택트 영역을 상기 제 1 소자 영역 위, 상기 제 1 게이트 전극에 대하여 다른 쪽 측에 갖고,상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 비트 콘택트 영역을 상기 제 2 소자 영역 위, 상기 제 2 게이트 전극에 대하여 한쪽 측에 갖고, 상기 제 2 노드를 형성하는 제 2 콘택트 영역을 상기 제 2 소자 영역 위, 상기 제 2 게이트 전극에 대하여 다른 쪽 측에 갖고,상기 제 1 소자 영역은 상기 제 1 비트 콘택트 영역이 형성되어 있는 부분에서, 상기 제 1 콘택트 영역이 형성되어 있는 부분의 폭보다도 큰 제 1 폭을 갖고, 상기 제 2 소자 영역은 상기 제 2 비트 콘택트 영역이 형성되어 있는 부분에서, 상기 제 2 콘택트 영역이 형성되어 있는 부분의 폭보다도 큰 제 2 폭을 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제 3항에 있어서,상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 상기 제 1 및 제 2 소자 영역을 횡단하는 단일의 도체 패턴으로 이루어지고,상기 제 1 및 제 2 비트 콘택트는 상기 도체 패턴의 제 1 측에 형성되고,상기 제 1 및 제 2 콘택트는 상기 도체 패턴의 제 2 측에 형성되는 것을 특징으로 하는 반도체 기억 장치.
- 제 3항 또는 제 4항에 있어서,상기 제 1 트랜스퍼 트랜지스터는 상기 제 1 폭과 동일한 채널 폭을 갖고, 상기 제 2 트랜스퍼 트랜지스터는 상기 제 2 폭과 동일한 채널 폭을 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 제 1 및 제 2 소자 영역은 서로 대향하는 직선 모양의 가장자리부를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 기판 상에 불휘발성 메모리 소자와 논리 연산 소자와 스태틱 랜덤 액세스 메모리 소자를 집적화한 제 1 반도체 장치와, 별도의 기판 상에 논리 연산 소자와 스태틱 랜덤 액세스 메모리 소자를 집적화한 제 2 반도체 장치로 이루어진 반도체 장치군에 있어서,상기 제 1 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리 소자를 구성하는 제 1 트랜스퍼 트랜지스터는 상기 제 2 반도체 장치에서 상기 스태틱 랜덤 액세스 메모리를 구성하는 제 2 트랜스퍼 트랜지스터보다도 큰 채널 폭을 갖고,상기 제 1 및 제 2 트랜스퍼 트랜지스터는 각각의 채널 폭 방향으로 동일한 비트선 피치를 갖는 것을 특징으로 하는 반도체 장치군.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004216090A JP4291751B2 (ja) | 2004-07-23 | 2004-07-23 | 半導体記憶装置 |
| JPJP-P-2004-00216090 | 2004-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060008213A KR20060008213A (ko) | 2006-01-26 |
| KR100749109B1 true KR100749109B1 (ko) | 2007-08-13 |
Family
ID=35169800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040099354A KR100749109B1 (ko) | 2004-07-23 | 2004-11-30 | 반도체 기억 장치 및 반도체 장치군 |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US7269053B2 (ko) |
| EP (1) | EP1619720B1 (ko) |
| JP (1) | JP4291751B2 (ko) |
| KR (1) | KR100749109B1 (ko) |
| CN (1) | CN100502008C (ko) |
| TW (1) | TWI269426B (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4291751B2 (ja) * | 2004-07-23 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US7319611B2 (en) * | 2006-01-25 | 2008-01-15 | Macronix International Co., Ltd. | Bitline transistor architecture for flash memory |
| JP4868934B2 (ja) * | 2006-05-11 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5109403B2 (ja) * | 2007-02-22 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置およびその製造方法 |
| EP2026020B1 (en) | 2007-08-09 | 2010-04-14 | Millenium Energy Industries Inc. | Two-stage low temperature air-cooled adsorption cooling unit |
| JP5159289B2 (ja) | 2007-12-20 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5251281B2 (ja) * | 2008-06-11 | 2013-07-31 | Ｔｄｋ株式会社 | 磁気センサー |
| JP5157676B2 (ja) * | 2008-06-25 | 2013-03-06 | Ｔｄｋ株式会社 | 磁気センサー |
| JP2010020826A (ja) * | 2008-07-09 | 2010-01-28 | Tdk Corp | 磁気センサー |
| JP5257007B2 (ja) * | 2008-11-10 | 2013-08-07 | Ｔｄｋ株式会社 | 磁気センサー |
| US8174868B2 (en) * | 2009-09-30 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded SRAM structure and chip |
| JP2011181891A (ja) * | 2010-02-08 | 2011-09-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5531848B2 (ja) * | 2010-08-06 | 2014-06-25 | 富士通セミコンダクター株式会社 | 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法 |
| JP5588298B2 (ja) * | 2010-10-14 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
| FR2979738A1 (fr) * | 2011-09-02 | 2013-03-08 | St Microelectronics Crolles 2 | Memoire sram a circuits d'acces en lecture et en ecriture separes |
| US9449970B2 (en) | 2014-08-22 | 2016-09-20 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
| TWI678768B (zh) * | 2014-11-20 | 2019-12-01 | 日商新力股份有限公司 | 半導體裝置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040146A (en) * | 1989-04-21 | 1991-08-13 | Siemens Aktiengesellschaft | Static memory cell |
| JP3208591B2 (ja) | 1992-02-14 | 2001-09-17 | ソニー株式会社 | スタテックｒａｍデバイス |
| JPH0722590A (ja) | 1993-06-18 | 1995-01-24 | Fujitsu Ltd | 半導体記憶装置 |
| JP4198201B2 (ja) * | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH10229135A (ja) | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4501164B2 (ja) | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2001358234A (ja) | 2000-06-16 | 2001-12-26 | Mitsubishi Electric Corp | 半導体装置 |
| US7087493B1 (en) * | 2000-08-09 | 2006-08-08 | Texas Instruments Incorporated | Memory with 6T small aspect ratio cells having metal—1 elements physically connected to metal—0 elements |
| JP4602584B2 (ja) * | 2001-03-28 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP3920851B2 (ja) * | 2001-07-17 | 2007-05-30 | 三洋電機株式会社 | 半導体メモリ装置 |
| JP2003115550A (ja) | 2001-10-05 | 2003-04-18 | Nec Microsystems Ltd | 半導体記憶装置 |
| JP4291751B2 (ja) * | 2004-07-23 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
-
2004
- 2004-07-23 JP JP2004216090A patent/JP4291751B2/ja not_active Expired - Fee Related
- 2004-11-16 US US10/988,530 patent/US7269053B2/en active Active
- 2004-11-16 TW TW093135099A patent/TWI269426B/zh active
- 2004-11-19 EP EP04027491.2A patent/EP1619720B1/en not_active Not-in-force
- 2004-11-26 CN CNB2004100973233A patent/CN100502008C/zh active Active
- 2004-11-30 KR KR1020040099354A patent/KR100749109B1/ko active IP Right Grant
-
2007
- 2007-05-25 US US11/802,812 patent/US7508692B2/en active Active
-
2009
- 2009-02-06 US US12/320,861 patent/US7755928B2/en active Active
-
2010
- 2010-06-02 US US12/792,115 patent/US7936579B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010051580A (ko) * | 1999-11-12 | 2001-06-25 | 니시가키 코지 | 반도체 디바이스 및 그 제조 방법 |
| KR20010095151A (ko) * | 2000-03-31 | 2001-11-03 | 가네꼬 히사시 | 웰 전압을 확실하게 고정할 수 있는 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060008213A (ko) | 2006-01-26 |
| EP1619720A2 (en) | 2006-01-25 |
| CN1725492A (zh) | 2006-01-25 |
| EP1619720A3 (en) | 2006-04-12 |
| CN100502008C (zh) | 2009-06-17 |
| JP2006041035A (ja) | 2006-02-09 |
| US7936579B2 (en) | 2011-05-03 |
| TWI269426B (en) | 2006-12-21 |
| US20100238716A1 (en) | 2010-09-23 |
| TW200605325A (en) | 2006-02-01 |
| JP4291751B2 (ja) | 2009-07-08 |
| US7269053B2 (en) | 2007-09-11 |
| US20070223271A1 (en) | 2007-09-27 |
| US20090154216A1 (en) | 2009-06-18 |
| EP1619720B1 (en) | 2017-02-22 |
| US7508692B2 (en) | 2009-03-24 |
| US7755928B2 (en) | 2010-07-13 |
| US20060017181A1 (en) | 2006-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20120724 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130719 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140721 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160720 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180718 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20190718 Year of fee payment: 13 |