KR20010051580A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20010051580A
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니시가키 코지
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Abstract

본 발명은 적어도 하나의 트랜스퍼 트랜지스터, 구동 트랜지스터 및 노드에 공통으로 접속된 로드 레지스터를 포함하는 SRAM 디바이스를 제공함을 목적으로 하는 것으로서, 기판상에 배치된 제1의 도전형의 웰과, 상기 제1의 도전형과 반대 도전형인 제2의 도전형으로 되어 있으면서 상기 웰 내에 배치된 제1의 불순물 영역과, 상기 제1의 도전형으로 되어 있으며 상기 웰보다 불순물 농도가 높고 상기 제1의 불순물 영역의 하부에 배치된 제2의 불순물 영역을 포함하고, 상기 노드는 적어도 상기 제1의 불순물 영역과 제2의 불순물 영역으로 구성되어 있다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 SRAM(Static Random Access Memory) 디바이스와 같은 반도체 디바이스 및 그 제조방법에 관한 것이다.
종래에, α선에 의해 야기된 소프트 에러(이하, SER이라고 한다)는 전술한 형태의 반도체 디바이스에서 SRAM 디바이스의 고 집적도에 따라 발생한다.
특히, SRAM 디바이스를 고 집적화하기 위해 메모리 셀의 사이즈가 감소되는 경우에 단위 메모리 셀당 전류치는 감소된다. 반면에, 천연 우라늄 등으로부터 방출된 α선은 반도체 메모리 디바이스속으로 조사된다.
여기서, 주목할 점은 천연 우라늄은 반도체 메모리 디바이스를 밀봉하기 위한 커버 또는 세라믹 패키지속에 약간 포함되어 있다는 점이다.
그에 따라, 많은 정공 쌍이 기판에서 생성된다. 따라서, 생성되는 전하는 기판내에서 이동하여 메모리 셀에 저장된 정보(즉, 전하)를 파괴시킨다. 그 결과는 반도체 메모리 셀의 오작동으로 이어진다.
도 1에서, 종래의 SRAM 디바이스의 주요 부분으로 기능하는 고 저항 로드형 메모리 셀의 기본 구성에 관한 기술이 이루어 질 것이다.
SRAM 디바이스는 한 쌍의 트랜스퍼 트랜지스터(ST1, ST2), 한 쌍의 구동 트랜지스터(DT1, DT2), 한 쌍의 로드 레지스터(L1, L2)를 포함한다.
상기 트랜스퍼 트랜지스터(ST1)에서, 하나의 터미널(소스 또는 드레인)은 비트선(BL1)에 접속되고 다른 터미널(소스 또는 드레인)은 노드(N1)에 접속된다. 또한 게이트 전극 터미널은 워드선(WL1)에 접속된다.
상기 트랜스퍼 트랜지스터(ST2)에서, 하나의 터미널(소스 또는 드레인)은 비트선(BL2)에 접속되고, 다른 터미널(소스 또는 드레인)은 노드(N2)에 접속된다. 또한 게이트 전극 터미널은 워드선(WL2)에 접속된다.
상기 구동 트랜지스터(DT1)에서, 하나의 터미널(소스 또는 드레인)은 기준전압(Vss)에 접속되고, 다른 터미널(소스 또는 드레인)은 상기 노드(N1)에 접속된다. 또한, 게이트 전극 터미널은 노드(N2)에 접속된다.
상기 구동 트랜지스터(DT2)에서, 하나의 터미널(소스 또는 드레인)은 기준전압(Vss)에 접속되고, 다른 터미널(소스 또는 드레인)은 상기 노드(N2)에 접속된다. 또한, 게이트 전극 터미널은 노드(N1)에 접속된다.
상기 로드 레지스터(L1)에서, 하나의 터미널은 전원전압(Vcc)에 접속되고, 다른 터미널은 상기 노드(N1)에 접속된다.
상기 로드 레지스터(L2)에서, 하나의 터미널은 전원전압(Vcc)에 접속되고, 다른 터미널은 상기 노드(N2)에 접속된다.
또한, 커패시터(C1)는 상기 노드(N1)에 결합되고 커패시터(C2)는 상기 노드(N2)에 결합된다.
예컨대, NMOS는 트랜스퍼 트랜지스터(ST1, ST2) 및 구동 트랜지스터(DT1, DT2) 각각으로 사용될 수 있다.
이하에는 고 저항 로드형 메모리 셀과 같은 SER 저항에 관한 기술이 이루어질 것이다.
저항 로드형 메모리 셀의 경우에, SER 저항은 로드 저항(L1, L2) 및 노드 저항(C1, C2)을 통해 흐르는 전류에 따라 보통 결정된다.
노드(N1)가 하이 상태이고 전압이 메모리 셀에서 V1h인 경우에, 로드 레지스터(L1) 및 노드 커패시턴스(C1)를 통해 흐르는 전류(IL)는 SER과 이하의 관계를 갖는다.
즉, 비트선(BL1)이 전원전압(Vcc)에 놓여지는 경우에, 트랜스퍼 트랜지스터(ST1)가 온으로 되는 때에 노드(N1)의 전압(V1h)은 전원전압(Vcc)으로부터 트랜스퍼 트랜지스터(ST1)의 임계 전압(Vt) 정도로 감소되어 Vcc-Vt가 된다.
상기의 조건하에서, 전류가 전원전압(Vcc)으로부터 로드 레지스터(L1)을 통해 충분히 흐르면, 전압(V1h)은 전원전압(Vcc)까지 더욱 증가된다.
상기의 메모리 셀에서, 트랜스퍼 트랜지스터(ST1)가 온으로 되고 전압(V1h)이 전원전압(Vcc)으로부터 감소되어 Vcc-Vt까지 되는 경우에, 전압이 전원전압(Vcc)으로부터 Vcc-Vt전압(V1h)까지 감소되는 전압 감소가 발생할 가능성은 노드 커패시터(C1)가 보다 높아질수록 낮아질 수 있다.
또한, 전압(V1h)이 전원의 전원전압(Vcc)에 의해 전원전압(Vcc)까지 또한 복귀하는 상기의 시간은 로드 레지스터(L1)를 통해 흐르는 전류(IL)가 높아짐에 따라 그리고 노드 커패시턴스(C1)가 보다 높아짐에 따라 보다 빨라진다.
이하, 도 2 내지 7을 참조하여 고 저항 로드 메모리셀을 제조하는 방법에 관한 기술이 이루어질 것이다.
여기서, 도 1의 메모리 셀의 노드(N1) 부근의 영역만이 도 2 내지 7에서 도시되고 그 주변의 설명은 생략된다.
도 2에 따르면, 두텁게 되어 있는 디바이스 분리 산화실리콘막(2)이 LOCOS(Local Oxidation of Silicon)법을 사용하여 실리콘 기판(1)의 주 표면상에 400nm 정도의 두께로 형성된다.
그 후, 단지 메모리 셀 영역, 트랜스퍼 트랜지스터 및 구동 트랜지스터(즉, NMOS)을 형성하기 위한 영역만이 포토리소그라피 기술을 사용하여 개구된다.
이후, 불순물(보론)이 이온 주입에 의해 P형 웰 영역(21)을 형성하도록 이온주입된다.
이 경우에, 이온은 1 × 1013내지 2 × 1013[cm-2] 사이의 범위의 농도 및 250 내지 350[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
도시되지 않았지만, 이온은 주입되어 동시에 디바이스 형성영역을 형성하고, P형 불순물 영역은 디바이스 분리 산화실리콘막(2)의 하부에 형성된다. 또한, 이온은 전압(Vt)을 제어하기 위해 이온주입된다.
그 후, 실리콘 기판(1)은 열 산화되어 약 8nm정도의 두께까지 게이트 산화실리콘막(3)을 형성한다. 이후, 폴리실리콘막이 CVD 기술을 사용하여 게이트 산화실리콘막(3)에 약 100nm의 두께로 적층된다.
이어서, 고 융점 금속을 기능하는 Ti 또는 W와 실리콘 사이의 화합물(즉, 실리사이드)이 인을 열 확산함으로써 약 100 nm의 두께로 적층되어 폴리사이드가 형성된다.
또한, 게이트 전극(4)은 포토리소그라피 기술을 사용하여 패터닝된다.
도 3에서, 메모리 셀 영역, 트랜스퍼 트랜지스터 및 구동 트랜지스터(즉, NMOS)를 형성하기 위한 영역막이 포토리소그라피 기술을 사용하여 개구된다.
그 후, 불순물(인)이 이온 주입에 의해 게이트 전극(4)을 마스크로 사용하여 셀프 얼라인 방식으로 이온주입되어 N형 저농도 불순물 영역(5)이 형성된다.
이 경우에, 이온은 1 × 1013내지 3 × 1013[cm-2] 사이의 범위의 농도 및 15 내지 25[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
다음에, 산화실리콘막(6)이 다바이스 분리 산화실리콘막(2), 게이트 산화실리콘막(3) 및 게이트 전극(4)상에 CVD 기술을 사용하여 100 내지 150nm의 두께의 범위내로 형성된다.
이어서, 도 4에서, 산화실리콘막(6)은 에칭 기술을 사용하여 에치 백되어 게이트 전극(4)의 측벽에 측벽 산화실리콘막(7)이 형성된다.
그 후, 메모리 셀 영역 형성, 트랜스퍼 트랜지스터 및 구동 트랜지스터(즉, NMOS)를 형성하기 위한 영역만이 포토리소그라피 기술을 사용하여 개구된다.
이어서, 불순물(인)이 이온 주입에 의해 게이트 전극(4) 및 측벽 산화실리콘막(7)을 마스크로 사용하여 셀프 얼라인 방식으로 이온주입되어 N형 고농도 불순물 영역(8)이 형성된다.
이 경우에, 이온은 1 × 1015내지 5 × 1015[cm-2] 사이의 범위의 농도 및 30 내지 40[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
다음에, 산화실리콘막(9)이 다바이스 분리 산화실리콘막(2), 산화실리콘막(3) 및 게이트 전극(4)상에 CVD 기술을 사용하여 100 내지 150nm 사이의 두께로 형성된다.
또한, 리플로우(reflow) 특성이 뛰어난 TEOSㆍBPSG막(10)이 CVD기술을 사용하여 산화실리콘막(9)상에 약 500nm의 두께로 적층된다.
그 후, 800 내지 900℃ 사이의 온도 범위로 약 30 내지 60분 동안 리플로우가 실행되어 상기 TEOSㆍBPSG막(10)이 평탄화된다. 이 경우에, 평탄화 공정은 폴리실리콘막(14)의 배선층(이후에 형성될 것임)이 단락되지 않도록 행해진다.
이어서, 도 5에 있어서, 콘택트 홀(11)이 에칭 기술에 의해 TEOSㆍBPSG막(10) 및 산화실리콘막(9)을 위해 개구된다. 그 후, 이온주입기술을 사용하여 콘택트 홀(11)의 하부에 N형 고농도 불순물 영역(8)으로 불순물(인)이 부분적으로 이온 주입되어 N형 고 불순물영역(12)을 형성한다.
이 경우에, 이온은 1 × 1014내지 1 × 1015[cm-2] 사이의 범위의 농도 및 40 내지 60[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
콘택트 홀(11)을 통해, 도 1에 도시된 트랜스퍼 트랜지스터(ST1) 및 구동 트랜지스터(DT1)의 확산층, 로드 레지스터(L1), 및 구동 트랜지스터(DT2)의 게이트 전극이 서로 접속된다.
여기서, 로드 레지스터(L1), 구동 트랜지스터(DT1) 및 트랜스퍼 트랜지스터(ST1)의 확산층과, 구동 트랜지스터(DT2)의 게이트 전극 사이의 콘택트 저항을 감소시키도록 이온이 주입된다.
또한, 도 6에서, 폴리실리콘막(14)은 CVD 기술에 의해 TEOSㆍBPSG막(10) 및 N형의 고농도 불순물 영역(12)상에 100 내지 150nm의 두께로 적층된다.
그 후, 이온 주입 기술을 사용하여 폴리실리콘막(14) 전체 표면에 대해 불순물(인)이 이온 주입된다.
이 경우에, 이온은 5 × 1012내지 3 × 1013[cm-2] 사이의 범위의 농도 및 50 내지 70[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
이온 주입의 기능은 도 1에 도시된 로드 레지스터(L1)의 저항값을 결정하는데 있다. 상기 이온 주입조건은 로드 레지스터(L1)의 저항값은 SRAM 디바이스에서 스탠바이 모드 동안에 전류 소비를 결정하는 요소이므로 SRAM 디바이스을 제조하는데 중요하다.
그 후, 폴리실리콘막(14)이 포토리소그라피 기술에 의해 패터닝된다. 이어서, 불순물(인)이 포토리소그라피 기술 및 이온 주입기술에 의해 패턴닝된 TEOSㆍBPSG막(10) 및 폴리실리콘막(14)상에 이온 주입된다.
이 경우에, 이온은 1 × 1015내지 1 × 1016[cm-2] 사이의 범위의 농도 및 50 내지 70[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
여기서, 폴리실리콘막(14)은 도 1에 도시된 로드 레지스터(L1)로서 기능하고, 이온 주입의 기능은 도 1의 전원전압(Vcc)에 대한 배선 패턴을 형성하는데 있다.
또한, 산화실리콘막(15)은 CVD기술에 의해 폴리실리콘막(14)과 TEOSㆍBPSG막(10)상에 100 내지 150 nm의 두께의 범위로 적층된다.
그 후, TEOSㆍBPSG막(16)은 CMP 기술에 의해 500 내지 1500nm의 두께로 적층된다.
또한, TEOSㆍBPSG막(16)은 표면을 평탄화하기 위해 CMP(Chemical Mechanical Polishing)기술에 의해 폴리싱된다. 상기 평탄화 공정은 배선층이 단락되지 않도록 행해진다.
최종적으로, 도 7에서, 콘택트 홀(17)은 에칭 기술을 사용하여 산화실리콘막(9), TEOSㆍBPSG막(10), 산화실리콘막(15) 및 TEOSㆍBPSG막(16)을 위해 개구된다.
그 후, 티타늄막을 순차적으로 적층함으로써 고 융점 금속으로 기능하는 텅스텐(W)과 고 융점 금속으로 기능하는 질화 티타늄으로 콘택트 홀(17)이 매입된다.
이어서, 알루미늄을 적층하기 위해 고 융점 금속으로 기능하는 텅스텐(W)은 에치백 기술에 의해 에치백된다.
동시에, 알루미늄(Al) 배선층(18)은 포토리소그라피 기술을 사용하여 패터닝된다.
전술한 단계를 통해, SRAM 디바이스용의 고 저항 로드형 메모리 셀의 주요 부분이 완성된다.
상기와 같은 반도체 디바이스에 관한 종래 기술은 예컨대, 일본국 특개소62-31155호 및 특개평8-23037호에 개시되어 있다.
SRAM 디바이스의 고 저항 로드형 메모리 셀에서, 메모리의 사이즈가 감소되어 고 집적도를 실현하는 경우에, 노드 커패시턴스 또한 감소된다.
그에 따라, 전압(V1h)이 전원전압(Vcc)에 의해 Vcc-Vt까지 감소되는 비율(ratio)은 높다. 또한, 전압(V1h)이 전원전압(Vcc)에 의해 전원전압(Vcc)까지 복귀하는 시간 또한 느려진다. 그 결과, SER 저항은 악화된다.
SER 저항의 악화를 회피하기 위해, P웰 영역보다 농도가 높은 P형 불순물 영역은 메모리 셀 영역의 전체 표면상에 형성될 수 있다.
그러나, 상기 방법은 트랜스퍼 트랜지스터의 기판 바이어스 특성을 악화시킨다. 따라서, SRAM 디바이스의 고속화가 용이하게 실현될 수 없으므로 상기 방법을 SRAM 디바이스에 실제 적용하는 것은 어렵다.
따라서, 본 발명의 목적은 메모리의 사이즈가 감소되는 경우에도 트랜스퍼 트랜지스터에서 기판 바이어스 특성이 악화되지 않는 반도체 디바이스를 제공함에 있다.
본 발명의 다른 목적은 메모리 셀의 노드 커패시턴스을 증가시킴으로써 SER 저항을 향상시킬 수 있는 반도체 디바이스를 제공함에 있다.
본 발명에 따르면, SRAM 디바이스는 적어도 하나의 트랜스퍼 트랜지스터, 구동 트랜지스터 및 노드에 공통으로 접속된 로드 레지스터를 포함한다.
상기 구조에서, 제1의 도전형의 웰은 기판상에 배치된다.
또한, 제1의 불순물 영역은 상기 제1의 도전형과 반대 도전형인 제2의 도전형으로 되어 있으면서 상기 웰 내에 배치된다.
더욱, 제2의 불순물 영역은 상기 제1의 도전형으로 되어 있으며 상기 웰보다 불순물 농도가 높고 상기 제1의 불순물 영역의 하부에 배치된다.
상기 노드는 적어도 상기 제1의 불순물 영역과 제2의 불순물 영역으로 구성되어 있다.
예컨대, 상기 제1의 도전형은 P형이며 상기 제2의 도전형은 N형이다.
상기 SRAM 디바이스는 비트선과 워드선을 또한 포함한다. 상기 트랜스퍼 트랜지스터는 제1의 터미널, 제2의 터미널 및 제3의 터미널을 포함한다.
또한, 상기 제1의 터미널은 상기 비트선에 접속되고, 상기 제2의 터미널은 상기 노드에 접속되고, 상기 제3의 터미널은 상기 워드선에 접속된다.
보다 상세하게는, 상기 트랜스퍼 트랜지스터는 소스, 드레인 및 게이트를 포함하고, 상기 제1 및 제2의 터미널은 소스 및 드레인의 어느 하나이며, 상기 제3의 터미널은 게이트이다.
또한, 상기 디바이스는 기준 전압 터미널을 또한 포함하고, 상기 구동 트랜지스터는 제1 및 제2의 터미널을 포함하고, 상기 제1 터미널은 상기 노드에 접속되고, 상기 제2의 터미널은 상기 기준 전압 터미널에 결합된다.
보다 상세하게는, 상기 구동 트랜지스터는 소스 및 드레인을 포함하고, 상기 제1 및 제2의 터미널은 소스 및 드레인의 어느 하나이다.
또한, 상기 디바이스는 전원전압 터미널을 또한 포함한다. 상기 로드 레지스터는 제1 및 제2의 터미널을 포함하고, 상기 제1 터미널은 상기 노드에 접속되고, 상기 제2의 터미널은 전원전압에 결합된다.
또한, 상기 노드 커패시터는 상기 노드에 결합된다. 이 경우에, 상기 노드 커패시터는 커패시턴스를 가지고, 상기 트랜스퍼 트랜지스터는 기판 바이어스 특성을 갖는다.
상기 조건하에서, 상기 제2의 불순물 영역은 기판 바이어스 특성의 악화가 없이 커패시턴스를 증가하는 기능을 한다.
또한, 상기 디바이스는 소프트 에러 저항을 갖고, 상기 제2의 불순물 영역은 소프트 에러 저항을 개선시키는 기능을 하는 것을 특징으로 하는 SRAM 디바이스.
도 1은 종래 SRAM 디바이스의 주요 부분으로 기능하는 고 저항 로드형 메모리 셀의 기본 구조를 도시하는 회로도.
도 2는 도 1의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조 방법을 도시하는 측단면도.
도 3은 도 1의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 4는 도 1의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 5는 도 1의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 6은 도 1의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 7은 도 1의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 8은 본 발명의 일 실시예에 따른 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 9는 도 8의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 10은 도 8의 하나의 로드 주위의 고 저항 로드형 메모리 셀의 제조방법을 도시하는 측단면도.
도 8 내지 도 10에 있어서, 본 발명의 일 실시예에 따른 고 저항 로드 메모리의 제조방법에 관한 기술이 이루어 질 것이다.
상기 실시예에서, 도 5 내지 도 7에 도시된 제조방법만이 전술한 종래 SRAM 디바이스에 관하여 도 2 내지 도 7에 도시된 제조 단계에서 개선되었다.
즉, 도 2 내지 도4에 도시된 초기 제조단계는 본 실시예에서의 제조 단계와 거의 동일하다. 따라서, 그 상세한 기술은 생략된다.
여기서, 도 1의 메모리 셀의 노드(N1) 주변의 영역만이 도 8 내지 도 10에 도시되고 주변 회로부의 설명은 생략된다.
도 8에서, 콘택트 홀(11)은 에칭 기술에 의해 TEOSㆍBPSG막(10) 및 산화실리콘막(9)을 위해 개구된다.
그 후, 불순물(인)이 이온 주입 기술을 사용하여 콘택트 홀(11)의 하부에 N형 고농도 불순물 영역(8)에 부분적으로 이온 주입되어 N형 고농도 영역(12)을 형성한다.
이 경우에, 이온은 1 × 1014내지 1 × 1015[cm-2] 사이의 범위의 농도 및 40 내지 60[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
콘택트 홀(11)을 통해, 도 1에 도시된 구동 트랜지스터(DT1)의 확산층 및 트랜스퍼 트랜지스터(ST1), 로드 레지스터(L1), 및 구동 트랜지스터(DT2)의 게이트 전극은 서로 접속된다.
여기서, 로드 레지스터(L1), 구동 트랜지스터(DT1) 및 트랜스퍼 트랜지스터(ST1)의 확산층과 구동 트랜지스터(DT2)의 게이트 전극 사이의 저항을 감소하도록 이온이 주입된다.
이어서, P형 불순물 영역(13)은 이온 주입 기술을 사용하여 불순물(보론)을 주입함으로써 N형의 고농도 불순물 영역(12)의 하부와 접하도록 형성된다.
이 경우에, 이온은 1 × 1012내지 1 × 1013[cm-2] 사이의 범위의 농도 및 60 내지 80[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
또한, 도 9에서, 폴리실리콘(14)은 CVD 기술에 의해 TEOSㆍBPSG막(10) 및 N형 고농도 불순물 영역(12)상에 100 내지 150nm의 사이의 범위의 두께로 적층된다.
그 후, 불순물(인)이 이온 주입 기술을 사용하여 폴리실리콘막(14)의 전체 표면에 대해 이온 주입된다.
이 경우에, 이온은 5 × 1012내지 3 × 1013[cm-2] 사이의 범위의 농도 및 50 내지 70[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
이온 주입의 기능은 도 1에 도시된 로드 레지스터(L1)의 저항값을 결정하는데 있다. 상기 이온 주입 조건은 로드 레지스터(L1)의 저항값이 SRAM 디비이스에서 스탠바이 모드 동안에 전류소비를 결정하는 요소이므로 SRAM 디바이스에 대해서 중요하다.
그 후, 폴리실리콘막(14)은 포토리소그라피 기술에 의해 패터닝된다. 이어서, 불순물(인)이 포토리소그라피 기술 및 이온 주입 기술에 의해 패턴닝된 TEOSㆍBPSG막(10) 및 폴리실리콘막(14)상에 주입된다.
이 경우에, 이온은 1 × 1015내지 1 × 1016[cm-2] 사이의 범위의 농도 및 50 내지 70[Kev] 사이의 범위의 가속 전압으로 이온 주입된다.
여기서, 폴리실리콘막(14)은 도 1에 설명된 로드 레지스터(l1)로 기능하고 이온 주입은 도 1의 전원전압(Vcc)에 대한 배선 패턴을 형성하는 기능을 한다.
또한, 실리콘산화막(15)은 CVD 기술에 의해 TEOSㆍBPSG막(16) 및 폴리실리콘막(14)상에 100 내지 150nm의 사이의 범위의 두께로 적층된다.
그 후, 상기 TEOSㆍBPSG막(16)은 500 내지 1500nm의 두께로 CVD 기술에 의해 적층된다.
또한, 상기 TEOSㆍBPSG막(16)은 표면을 평탄화하기 위해 CMP 기술에 의해 폴리싱된다. 상기 평탄화 공정은 배선층이 단락되지 않도록 행해진다.
최종적으로, 도 10에서, 콘택트홀(17)은 에칭 기술을 사용하여 산화실리콘막(9), TEOSㆍBPSG막(10), 산화실리콘막(15) 및 TEOSㆍBPSG막(16)을 위해 개구된다.
그 후, 콘택트 홀(17)은 티타늄막을 순차적으로 적층함으로써 고 융점금속으로 기능하는 텅스텐(W)과 고 융점 금속으로 기능하는 질화티타늄으로 매입된다.
이어서, 고 융점 금속으로 기능하는 텅스텐은 알루미늄(Al)을 적층하기 위해 에치 백 기술에 의해 에치 백된다.
또한, Al층(18)은 포토리소그라피 기술을 사용하여 패터닝된다.
전술한 공정을 통하여, SRAM에 대한 고 저항 로드형 메모리 셀의 주요 부분이 완성된다.
SRAM 디바이스의 고저항 로드형 메모리의 전술한 방법에서, 제1의 콘택트 홀(11)은 제1의 구동 트랜지스터(DT1) 및 제1의 트랜스퍼 트랜지스터(ST1)의 확산층, 제1의 로드 레지스터(L1), 및 제2의 구동 트랜지스터(DT2)의 게이트 전극을 접속하기 위해 에칭 기술을 사용하여 TEOSㆍBPSG막(10)과 제2의 산화실리콘막(9)을 위해 개구된다.
그 후, 제2의 N형 고 불순물 영역(12)이 제1의 콘택트 홀(11)의 하부의 제1의 N형 불순물 영역(8)의 일부에 대해 불순물(인)을 주입함으로써 형성된다.
이어서, P형 웰 영역(21) 보다 농도가 높은 P형 불순물 영역(13)이 상기 제2의 N형 고 불순물 영역(12)의 하부와 접하도록 적절한 에너지로 불순물(보론)을 주입함으로써 형성된다.
실제로, 도 1에 설명된 노드(N1) 이외에도 노드(N2)가 동시에 형성된다. 그 결과, 노드(N2)는 도 1에 설명된 도 1의 노드(N1)와 구조가 동일하다.
상기와 같은 고 저항 로드 메모리 셀에서, P형 웰 영역(21) 보다 농도가 높은 P형 고 농도 영역(12)은 제1의 콘택트 홀(11)의 하부에서만 N형 고 불순물 영역과 접하도록 형성된다.
따라서, 메모리 셀의 사이즈가 감소되어 고 집적화를 실현하는 경우에도, 제1의 구동 트랜지스터(D1), 제2의 구동 트랜지스터(D2), 제1의 트랜스퍼 트랜지스터(ST1), 및 제2의 트랜스퍼 트랜지스터(ST2)의 트랜지스터의 특성이 악화되지 않는다.
또한, 메모리 셀에서의 노드(N1)의 노드 커패시턴스(C1) 및 노드(N2)의 노드 커패시턴스(C2)는 증가될 수 있고, SER 저항은 트랜스퍼 트랜지스터(ST1, ST2)의 기판 특성의 악화가 없이 향상될 수 있다.
더욱이, 제2의 N형 고 불순물 영역(12)의 하부에 위치한 P형 불순물 영역(13)을 형성하기 위한 불순물(boron)주입 농도가 적절히 선택된다면, SER 저항은 전술한 종래기술에 의한 제조 방법에 의해 제조된 고 저항 로드형 메모리 셀과 비교하여 2 내지 5배 정도 개선될 수 있다.
전술한 바와 같이, 본 발명에 따른 제조 방법에서, P형 웰 영역보다 농도가 높은 P형 불순물 영역은 노드 커패시턴스를 증가시키도록 메모리 셀의 노드의 하부에 형성된다.
그 결과, 메모리셀의 사이즈가 감소되어 고 집적도를 실현하는 경우에도, 트랜스퍼 트랜지스터의 기판 특성이 악화되지 않고 SER 저항이 또한 증가된다.
그에 따라, 상기와 같은 제조 방법에 의해 제조된 반도체 디바이스에서의 노드 커패시턴스는 종래의 경우에 비해 증가될 수 있다.
또한, SER 저항이 우수하고 고 집적화된 반도체 디바이스가 고품질 및 고속으로 얻어질 수 있다.
본 발명은 실시예와 관련하여 기술되었지만, 본 분야의 기술자가 용이하게 여러 변형을 실시하는 것이 가능할 것이다.

Claims (18)

  1. 적어도 하나의 트랜스퍼 트랜지스터, 구동 트랜지스터 및 노드에 공통으로 접속된 로드 레지스터를 포함하는 SRAM 디바이스에 있어서,
    기판상에 배치된 제1의 도전형 웰과,
    상기 제1의 도전형의 반대 도전형인 제2의 도전형으로 되어 있으면서 상기 웰 내에 배치된 제1의 불순물 영역과,
    상기 제1의 도전형으로 되어 있으며 상기 웰보다 불순물 농도가 높고 상기 제1의 불순물 영역의 하부에 배치된 제2의 불순물 영역을 포함하고,
    상기 노드는 적어도 상기 제1 및 제2의 불순물 영역으로 구성되는 것을 특징으로 하는 SRAM 디바이스.
  2. 제 1항에 있어서,
    상기 제1의 도전형은 P형이며 상기 제2의 도전형은 N형인 것을 특징으로 하는 SRAM 디바이스.
  3. 제 1항에 있어서,
    상기 디바이스는 비트선과 워드선을 더 포함하고,
    상기 트랜스퍼 트랜지스터는 제1, 제2 및 제3의 터미널을 포함하고,
    상기 제1의 터미널은 상기 비트선에 접속되고,
    상기 제2의 터미널은 상기 노드에 접속되고,
    상기 제3의 터미널은 상기 워드선에 접속되는 것을 특징으로 하는 SRAM 디바이스.
  4. 제 3항에 있어서,
    상기 트랜스퍼 트랜지스터는 소스, 드레인 및 게이트를 포함하고,
    상기 제1 및 제2의 터미널은 소스 및 드레인 중의 어느 하나이며,
    상기 제3의 터미널은 게이트인 것을 특징으로 하는 SRAM 디바이스.
  5. 제 1항에 있어서,
    상기 디바이스는 기준 전압 터미널을 더 포함하고,
    상기 구동 트랜지스터는 제1 및 제2의 터미널을 포함하고,
    상기 제1 터미널은 상기 노드에 접속되고,
    상기 제2의 터미널은 상기 기준 전압 터미널에 결합된 것을 특징으로 하는 SRAM 디바이스.
  6. 제 5항에 있어서,
    상기 구동 트랜지스터는 소스 및 드레인을 포함하고,
    상기 제1 및 제2의 터미널은 소스 및 드레인 중의 어느 하나인 것을 특징으로 하는 SRAM 디바이스.
  7. 제 1항에 있어서,
    상기 디바이스는 전원전압 터미널을 더 포함하고,
    상기 로드 레지스터는 제1 및 제2의 터미널을 포함하고,
    상기 제1 터미널은 상기 노드에 접속되고,
    상기 제2의 터미널은 상기 전원전압 터미널에 결합되는 것을 특징으로 하는 SRAM 디바이스.
  8. 제 1항에 있어서,
    노드 커패시터가 상기 노드에 결합되는 것을 특징으로 하는 SRAM 디바이스.
  9. 제 8항에 있어서,
    상기 노드 커패시터는 커패시턴스를 가지고,
    상기 트랜스퍼 트랜지스터는 기판 바이어스 특성을 갖고,
    상기 제2의 불순물 영역은 상기 기판 바이어스 특성의 악화가 없이 커패시턴스를 증가시키는 기능을 하는 것을 특징으로 하는 SRAM 디바이스.
  10. 제 9항에 있어서,
    상기 디바이스는 소프트 에러 저항을 갖고,
    상기 제2의 불순물 영역은 소프트 에러 저항을 향상시키는 기능을 하는 것을 특징으로 하는 SRAM 디바이스.
  11. 적어도 하나의 트랜스퍼 트랜지스터, 구동 트랜지스터 및 노드에 공통으로 접속된 로드 레지스터를 포함하는 SRAM 디바이스의 제조 방법에 있어서,
    기판상에 제1의 도전형 웰을 형성하는 단계와,
    상기 제1의 도전형의 반대 도전형인 제2의 도전형으로 되어 있는 제1의 불순물 영역을 상기웰 내에 형성하는 단계와,
    상기 제1의 불순물 영역의 하부에 상기 제1의 도전형으로 되어 있으며 상기 웰보다 불순물 농도가 높은 제2의 불순물 영역을 형성하는 단계를 포함하고,
    상기 노드는 적어도 상기 제1 및 제2의 불순물 영역으로 구성되는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  12. 제 11항에 있어서,
    상기 제1의 도전형은 P형이고 상기 제2의 도전형은 N형인 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  13. 제 12항에 있어서,
    상기 제2의 불순물 영역은 상기 제1의 불순물 영역에 대한 이온 주입을 행함으로써 형성되는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  14. 제 13항에 있어서,
    상기 이온은 보론 이온을 포함하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  15. 제 11항에 있어서,
    상기 제2의 불순물 영역상에 콘택트 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  16. 제 11항에 있어서,
    노드 커패시터가 상기 노드에 결합되는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  17. 제 16항에 있어서,
    상기 노드 커패시터는 커패시턴스를 가지고,
    상기 트랜스퍼 트랜지스터는 기판 바이어스 특성을 가지며,
    상기 제2의 불순물 영역은 상기 기판 바이어스 특성의 악화가 없이 커패시턴스를 증가시키는 기능을 하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  18. 제 11항에 있어서,
    상기 디바이스는 소프트 에러 저항을 가지며,
    상기 제2의 불순물 영역은 상기 소프트 에러 저항을 향상시키는 기능을 하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749109B1 (ko) * 2004-07-23 2007-08-13 후지쯔 가부시끼가이샤 반도체 기억 장치 및 반도체 장치군

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000666A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100446293B1 (ko) * 2002-01-07 2004-09-01 삼성전자주식회사 저항체를 포함하는 반도체 소자 제조 방법
JP2004063527A (ja) * 2002-07-25 2004-02-26 Elpida Memory Inc 半導体記憶装置およびその製造方法
JP2004214512A (ja) * 2003-01-07 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US20060245240A1 (en) * 2005-04-28 2006-11-02 Ibm Corporation Method and apparatus for reducing time delay through static bitlines of a static memory
JP4633125B2 (ja) * 2008-01-11 2011-02-16 富士通セミコンダクター株式会社 半導体装置
US10062701B2 (en) 2016-11-24 2018-08-28 United Microelectronics Corp. Static random access memory unit cell

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101547B2 (ja) * 1985-05-13 1994-12-12 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPS6231155A (ja) 1985-08-02 1987-02-10 Nec Corp 半導体装置
US4841481A (en) * 1985-10-25 1989-06-20 Hitachi, Ltd. Semiconductor memory device
JPH061822B2 (ja) 1989-05-24 1994-01-05 株式会社日立製作所 半導体集積回路装置の製法
JP2515033B2 (ja) 1990-04-20 1996-07-10 株式会社東芝 半導体スタティックメモリ装置の製造方法
JPH0823037A (ja) 1994-07-07 1996-01-23 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
US5877051A (en) * 1997-08-22 1999-03-02 Micron Technology, Inc. Methods of reducing alpha particle inflicted damage to SRAM cells, methods of forming integrated circuitry, and methods of forming SRAM cells

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749109B1 (ko) * 2004-07-23 2007-08-13 후지쯔 가부시끼가이샤 반도체 기억 장치 및 반도체 장치군
US7269053B2 (en) 2004-07-23 2007-09-11 Fujitsu Limited Semiconductor memory device and semiconductor device group
US7508692B2 (en) 2004-07-23 2009-03-24 Fujitsu Microelectronics Limited Semiconductor memory device and semiconductor device group
US7755928B2 (en) 2004-07-23 2010-07-13 Fujitsu Semiconductor Limited Semiconductor memory device and semiconductor device group
US7936579B2 (en) 2004-07-23 2011-05-03 Fujitsu Semiconductor Limited Semiconductor memory device and semiconductor device group

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