JP2694815B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にソフトエラー耐性の高いスタティッ
ク型メモリセルの構造とその製造方法に関する。
造方法に関し、特にソフトエラー耐性の高いスタティッ
ク型メモリセルの構造とその製造方法に関する。
【０００２】
【従来の技術】近年、半導体メモリの大容量化に伴な
い、スタティック型メモリセルは少しでも面積を小さく
することを要求されている。そこで、Ｐ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタを製造してフリップフ
ロップを構成するメモリセルすなわちＣＭＯＳ型のメモ
リセルから、上記のＰ型ＭＯＳトランジスタを抵抗に変
えることで、メモリセルを小さく出来る抵抗型メモリセ
ル（Ｎ型トランジスタと抵抗で等価的にフリップフロッ
プを構成したメモリセル）に移行してきた。又、最近の
技術進歩に伴い、Ｎ型ＭＯＳトランジスタの上にＰ型薄
膜トランジスタを製造することで、３次元構造のメモリ
セルすなわちＴＦＴ型メモリセルが可能となり、さらな
るメモリセルの縮小化が進んでいる。しかし、ＴＦＴ型
メモリセルは抵抗型メモリセルに比べ、製造工程数が多
くなることから、現在では、ＴＦＴ型メモリセルと抵抗
型メモリセルの両方が用途に応じて使用されている。
い、スタティック型メモリセルは少しでも面積を小さく
することを要求されている。そこで、Ｐ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタを製造してフリップフ
ロップを構成するメモリセルすなわちＣＭＯＳ型のメモ
リセルから、上記のＰ型ＭＯＳトランジスタを抵抗に変
えることで、メモリセルを小さく出来る抵抗型メモリセ
ル（Ｎ型トランジスタと抵抗で等価的にフリップフロッ
プを構成したメモリセル）に移行してきた。又、最近の
技術進歩に伴い、Ｎ型ＭＯＳトランジスタの上にＰ型薄
膜トランジスタを製造することで、３次元構造のメモリ
セルすなわちＴＦＴ型メモリセルが可能となり、さらな
るメモリセルの縮小化が進んでいる。しかし、ＴＦＴ型
メモリセルは抵抗型メモリセルに比べ、製造工程数が多
くなることから、現在では、ＴＦＴ型メモリセルと抵抗
型メモリセルの両方が用途に応じて使用されている。
【０００３】以下に上記のようなスタティック型メモリ
セルの従来例として、抵抗型メモリセルについて説明す
る。
セルの従来例として、抵抗型メモリセルについて説明す
る。
【０００４】図９に、このようなスタティック型メモリ
セルの等価回路図を示す。負荷素子として高抵抗の抵抗
素子Ｒ１、Ｒ２が用いられ、駆動素子として駆動ＭＯＳ
トランジスタＱ１とＱ２とが用いられる。ここで、抵抗
素子の一端は電源電圧Ｖｃｃに接続され、駆動ＭＯＳト
ランジスタのソース側は接地電位Ｖｓｓに接続される。
そして、これらでフリップフロップ回路が形成され、こ
のフリップフロップ回路の情報蓄積ノード部Ｎ１とＮ２
に記憶情報が蓄積されるようになる。ここで、寄生容量
Ｃ１とＣ２とが情報蓄積ノード部に形成される。そし
て、このフリップフロップ回路への記憶情報の書き込み
及び読み出しのために、ワード線ＷＬにより選択される
転送ＭＯＳトランジスタＱ３およびＱ４を介して、ビッ
ト線ＢＬおよびＢＬ’に接続される。
セルの等価回路図を示す。負荷素子として高抵抗の抵抗
素子Ｒ１、Ｒ２が用いられ、駆動素子として駆動ＭＯＳ
トランジスタＱ１とＱ２とが用いられる。ここで、抵抗
素子の一端は電源電圧Ｖｃｃに接続され、駆動ＭＯＳト
ランジスタのソース側は接地電位Ｖｓｓに接続される。
そして、これらでフリップフロップ回路が形成され、こ
のフリップフロップ回路の情報蓄積ノード部Ｎ１とＮ２
に記憶情報が蓄積されるようになる。ここで、寄生容量
Ｃ１とＣ２とが情報蓄積ノード部に形成される。そし
て、このフリップフロップ回路への記憶情報の書き込み
及び読み出しのために、ワード線ＷＬにより選択される
転送ＭＯＳトランジスタＱ３およびＱ４を介して、ビッ
ト線ＢＬおよびＢＬ’に接続される。
【０００５】以下に、図１０および図１１を用いてこの
ようなメモリセルの従来構造について説明する。図１０
は前述の従来のメモリセルの平面図である。ここで、図
１０（ａ）は駆動ＭＯＳトランジスタおよび転送ＭＯＳ
トランジスタの形成工程後の平面図であり、図１０
（ｂ）は抵抗素子およびビット線形成後の平面図であ
る。また、図１１はこのメモリセルの縦構造を説明する
ための断面図である。ここで、この断面図は図１０に記
すＡ’−Ｂ’で切断したところを示している。
ようなメモリセルの従来構造について説明する。図１０
は前述の従来のメモリセルの平面図である。ここで、図
１０（ａ）は駆動ＭＯＳトランジスタおよび転送ＭＯＳ
トランジスタの形成工程後の平面図であり、図１０
（ｂ）は抵抗素子およびビット線形成後の平面図であ
る。また、図１１はこのメモリセルの縦構造を説明する
ための断面図である。ここで、この断面図は図１０に記
すＡ’−Ｂ’で切断したところを示している。
【０００６】図１０（ａ）に示すように、導電型がＰ型
あるいはＰウェルの形成されたシリコン基板の表面に素
子分離絶縁膜１０１に囲われたシリコン活性領域１０
２，１０２ａが形成される。そして、駆動ＭＯＳトラン
ジスタの駆動用ゲート電極１０３および１０３ａがそれ
ぞれダイレクトコンタクト孔１０４，１０４ａを介して
シリコン活性領域１０２および１０２ａに接続するよう
に設けられる。さらに、転送ＭＯＳトランジスタの転送
用ゲート電極ともなるワード線１０５，１０５ａが形成
される。
あるいはＰウェルの形成されたシリコン基板の表面に素
子分離絶縁膜１０１に囲われたシリコン活性領域１０
２，１０２ａが形成される。そして、駆動ＭＯＳトラン
ジスタの駆動用ゲート電極１０３および１０３ａがそれ
ぞれダイレクトコンタクト孔１０４，１０４ａを介して
シリコン活性領域１０２および１０２ａに接続するよう
に設けられる。さらに、転送ＭＯＳトランジスタの転送
用ゲート電極ともなるワード線１０５，１０５ａが形成
される。
【０００７】そして、前述の駆動ＭＯＳトランジスタお
よびて転送ＭＯＳトランジスタのソース・ドレイン領域
は、先述のシリコン活性領域のうちゲート用の電極の形
成されていない領域にヒ素等の不純物をイオン注入して
設けられる。このようにした後、全体を被覆する層間絶
縁膜が形成されこの層間絶縁膜に図１０（ｂ）に示すよ
うに接地用コンタクト孔１０６，１０６ａが形成され
る。そして、このコンタクト孔を通して駆動トランジス
タのソース領域と接地用配線１０７が電気的に接続され
る。
よびて転送ＭＯＳトランジスタのソース・ドレイン領域
は、先述のシリコン活性領域のうちゲート用の電極の形
成されていない領域にヒ素等の不純物をイオン注入して
設けられる。このようにした後、全体を被覆する層間絶
縁膜が形成されこの層間絶縁膜に図１０（ｂ）に示すよ
うに接地用コンタクト孔１０６，１０６ａが形成され
る。そして、このコンタクト孔を通して駆動トランジス
タのソース領域と接地用配線１０７が電気的に接続され
る。
【０００８】次に、図１０（ａ）と（ｂ）に示すよう
に、ノード部コンタクト孔１０８と１０８ａが形成さ
れ、これらのコンタクト孔を通して前述の駆動用ゲート
電極１０３および１０３ａに電気接続される高抵抗体１
０９および１０９ａがそれぞれ形成され、さらに、これ
らの高抵抗体１０９および１０９ａに電圧を印加するた
めの高抵抗体用配線１１０および１１０ａが設けられ
る。
に、ノード部コンタクト孔１０８と１０８ａが形成さ
れ、これらのコンタクト孔を通して前述の駆動用ゲート
電極１０３および１０３ａに電気接続される高抵抗体１
０９および１０９ａがそれぞれ形成され、さらに、これ
らの高抵抗体１０９および１０９ａに電圧を印加するた
めの高抵抗体用配線１１０および１１０ａが設けられ
る。
【０００９】そして、ビット線用コンタクト孔１１１，
１１１ａが形成されビット線１１２，１１２ａが形成さ
れて、従来の技術のスタティック型メモリセルの平面構
造はできあがる。
１１１ａが形成されビット線１１２，１１２ａが形成さ
れて、従来の技術のスタティック型メモリセルの平面構
造はできあがる。
【００１０】このような通常のスタティック型メモリセ
ル構造では、先述した情報蓄積ノードＮ１およびＮ２の
寄生容量Ｃ１およびＣ２の値を大きくすることでソフト
エラーに対する耐性を向上させる方法が検討されてい
る。その１例として、特開平２−１１６１６２号公報に
示されている技術について以下にその断面構造に基づい
て説明する。図１１は、先述したメモリセル部の断面図
である。
ル構造では、先述した情報蓄積ノードＮ１およびＮ２の
寄生容量Ｃ１およびＣ２の値を大きくすることでソフト
エラーに対する耐性を向上させる方法が検討されてい
る。その１例として、特開平２−１１６１６２号公報に
示されている技術について以下にその断面構造に基づい
て説明する。図１１は、先述したメモリセル部の断面図
である。
【００１１】図１１に示されるように、Ｐ型半導体基体
２０１の表面部の所定の領域に、Ｐ+ 型埋込層２０２が
形成される。そして、Ｐ型エピタキシャル層２０３が堆
積される。次に、Ｐ型エピタキシャル層２０３の表面の
所定の領域に素子分離絶縁膜２０４が形成される。
２０１の表面部の所定の領域に、Ｐ+ 型埋込層２０２が
形成される。そして、Ｐ型エピタキシャル層２０３が堆
積される。次に、Ｐ型エピタキシャル層２０３の表面の
所定の領域に素子分離絶縁膜２０４が形成される。
【００１２】このようにした後、ｎ+ 拡散層２０５，２
０５ａをソース・ドレイン領域とし、ゲート絶縁膜２０
６および転送用ゲート電極２０７を有する転送トランジ
スタが形成される。また、駆動用ゲート電極２０８がダ
イレクトコタクト孔を通してＰ型エピタキシャル層２０
３に接続され、Ｎ+ 型拡散領域２０９が前述のｎ+ 拡散
層２０５に接続しＰ+ 型埋込層２０２に達するようにし
て設けられる。このようにすることで、Ｎ+ 型拡散領域
２０９とＰ+ 型埋込層２０２の接合部に高濃度不純物で
構成されるＰＮ接合が形成される。そして、このＰＮ接
合により前述の寄生容量Ｃ１あるいはＣ２の値が増大す
る。
０５ａをソース・ドレイン領域とし、ゲート絶縁膜２０
６および転送用ゲート電極２０７を有する転送トランジ
スタが形成される。また、駆動用ゲート電極２０８がダ
イレクトコタクト孔を通してＰ型エピタキシャル層２０
３に接続され、Ｎ+ 型拡散領域２０９が前述のｎ+ 拡散
層２０５に接続しＰ+ 型埋込層２０２に達するようにし
て設けられる。このようにすることで、Ｎ+ 型拡散領域
２０９とＰ+ 型埋込層２０２の接合部に高濃度不純物で
構成されるＰＮ接合が形成される。そして、このＰＮ接
合により前述の寄生容量Ｃ１あるいはＣ２の値が増大す
る。
【００１３】次に、第１層間絶縁膜２１０、接地用配線
２１１が形成され、これらを被覆する第２層間絶縁膜２
１２が堆積される。そして、ノード部コンタクト孔２１
３が駆動用ゲート電極２０８の所定の領域に形成され
る。このノード部コンタクト孔２１３を通し駆動用ゲー
ト電極２０８に接続する高抵抗体２１４および高抵抗体
用配線２１４ａが設けられる。さらに、ビット線用コン
タクト孔２１６を通して先述のｎ+ 拡散層２０５ａに接
続されるビット線２１７が設けられてスタティック型メ
モリセルの基本構造が形成される。
２１１が形成され、これらを被覆する第２層間絶縁膜２
１２が堆積される。そして、ノード部コンタクト孔２１
３が駆動用ゲート電極２０８の所定の領域に形成され
る。このノード部コンタクト孔２１３を通し駆動用ゲー
ト電極２０８に接続する高抵抗体２１４および高抵抗体
用配線２１４ａが設けられる。さらに、ビット線用コン
タクト孔２１６を通して先述のｎ+ 拡散層２０５ａに接
続されるビット線２１７が設けられてスタティック型メ
モリセルの基本構造が形成される。
【００１４】
【発明が解決しようとする課題】しかし、先述したよう
な通常のこのメモリセルではメモリの大容量化、高集積
化に伴うメモリセル面積の縮小化とともに以下の欠点が
顕在化してくる。
な通常のこのメモリセルではメモリの大容量化、高集積
化に伴うメモリセル面積の縮小化とともに以下の欠点が
顕在化してくる。
【００１５】半導体装置の封止に用いるセラミック材料
や配線材料などの中に微量に含まれているウラニウム
（Ｕ）やトリウム（Ｔｈ）が崩壊するときに生じるα線
がメモリセルに入射するとα線の飛程に沿い電子ー正孔
対が発生し情報蓄積ノードに蓄えられた電荷に混入す
る。ここで、半導体素子が微細化すると、メモリの情報
が保持できなくなり、情報が破壊される易くなる。
や配線材料などの中に微量に含まれているウラニウム
（Ｕ）やトリウム（Ｔｈ）が崩壊するときに生じるα線
がメモリセルに入射するとα線の飛程に沿い電子ー正孔
対が発生し情報蓄積ノードに蓄えられた電荷に混入す
る。ここで、半導体素子が微細化すると、メモリの情報
が保持できなくなり、情報が破壊される易くなる。
【００１６】従来のスタティック形メモリセルでは、Ｍ
ＯＳトランジスタのドレイン領域のｎ+ 拡散層とＰ型半
導体基板（あるいは、Ｐウェル）との間に形成されるＰ
Ｎ接合の容量やゲート酸化膜による誘電体容量によりα
線による電荷消失を補うだけの電荷を蓄積するようにな
っている。またメモリセル直下に高濃度埋込層を設けて
空乏層を狭くし前述の接合容量を大きくして、α線対策
とする手段も提案されている。しかしながら、メモリセ
ルの面積が縮小されるといずれの対策でもα線による電
荷消失を補うには不十分になる。そして、メモリセル構
造の微細化とともにソフトエラー率は増加し、半導体装
置の信頼性は著しく低下する。
ＯＳトランジスタのドレイン領域のｎ+ 拡散層とＰ型半
導体基板（あるいは、Ｐウェル）との間に形成されるＰ
Ｎ接合の容量やゲート酸化膜による誘電体容量によりα
線による電荷消失を補うだけの電荷を蓄積するようにな
っている。またメモリセル直下に高濃度埋込層を設けて
空乏層を狭くし前述の接合容量を大きくして、α線対策
とする手段も提案されている。しかしながら、メモリセ
ルの面積が縮小されるといずれの対策でもα線による電
荷消失を補うには不十分になる。そして、メモリセル構
造の微細化とともにソフトエラー率は増加し、半導体装
置の信頼性は著しく低下する。
【００１７】先述した特開平２−１１６１６２号公報の
技術では、メモリセルの下方に高濃度の埋込層を形成
し、メモリセルの駆動ＭＯＳトランジスタのドレイン拡
散層と接続して、その高濃度埋込層とＰＮ接合を形成す
る拡散領域を設けることにより、メモリセルの情報蓄積
ノードの寄生容量を大きくしている。
技術では、メモリセルの下方に高濃度の埋込層を形成
し、メモリセルの駆動ＭＯＳトランジスタのドレイン拡
散層と接続して、その高濃度埋込層とＰＮ接合を形成す
る拡散領域を設けることにより、メモリセルの情報蓄積
ノードの寄生容量を大きくしている。
【００１８】この場合には、確かにソフトエラー耐性が
いくらか向上するが、高濃度の埋込層を設けるための製
造プロセスが長く複雑になったり、メモリセルの微細化
とともに前述のＰＮ接合の面積は縮小し寄生容量の確保
が難しくなる。
いくらか向上するが、高濃度の埋込層を設けるための製
造プロセスが長く複雑になったり、メモリセルの微細化
とともに前述のＰＮ接合の面積は縮小し寄生容量の確保
が難しくなる。
【００１９】本発明の目的は、半導体装置が微細化した
場合でもソフトエラー耐性に優れるメモリセル等の半導
体素子の構造を提供し、信頼性の高い半導体装置および
その製造方法を提供することである。
場合でもソフトエラー耐性に優れるメモリセル等の半導
体素子の構造を提供し、信頼性の高い半導体装置および
その製造方法を提供することである。
【００２０】
【課題を解決するための手段】このために本発明の半導
体装置では、一導電型の半導体基板の表面に選択的に設
けられた素子分離絶縁膜と、同導電型で前記半導体基板
に含まれる不純物より高濃度の不純物であって前記半導
体基板の内部に位置する領域に埋め込まれた第１の拡散
層とを有し、１対の情報転送用ＭＯＳＦＥＴと、フリッ
プフロップ回路を構成する１対の駆動用ＭＯＳＦＥＴ
と、前記情報転送用ＭＯＳＦＥＴおよび前記駆動用ＭＯ
ＳＦＥＴより上層に層間絶縁膜を介して形成された１対
の負荷素子とで構成されるスタティック型メモリセルが
前記半導体基板上に形成され、前記１対の駆動用ＭＯＳ
ＦＥＴのうち一方の駆動用ＭＯＳＦＥＴのドレイン領域
と他方の駆動用ＭＯＳＦＥＴのゲート電極とに跨る共通
コンタクト孔が前記層間絶縁膜に形成され、前記共通コ
ンタクト孔を通して導入された逆導電型の不純物によ
り、前記半導体基板の表面から前記半導体基板の内部の
前記第１の拡散層までの範囲に逆導電型の第２の拡散層
が形成され、前記第１の拡散層と前記第２の拡散層との
接合部にＰＮ接合のダイオード素子が形成されている。
体装置では、一導電型の半導体基板の表面に選択的に設
けられた素子分離絶縁膜と、同導電型で前記半導体基板
に含まれる不純物より高濃度の不純物であって前記半導
体基板の内部に位置する領域に埋め込まれた第１の拡散
層とを有し、１対の情報転送用ＭＯＳＦＥＴと、フリッ
プフロップ回路を構成する１対の駆動用ＭＯＳＦＥＴ
と、前記情報転送用ＭＯＳＦＥＴおよび前記駆動用ＭＯ
ＳＦＥＴより上層に層間絶縁膜を介して形成された１対
の負荷素子とで構成されるスタティック型メモリセルが
前記半導体基板上に形成され、前記１対の駆動用ＭＯＳ
ＦＥＴのうち一方の駆動用ＭＯＳＦＥＴのドレイン領域
と他方の駆動用ＭＯＳＦＥＴのゲート電極とに跨る共通
コンタクト孔が前記層間絶縁膜に形成され、前記共通コ
ンタクト孔を通して導入された逆導電型の不純物によ
り、前記半導体基板の表面から前記半導体基板の内部の
前記第１の拡散層までの範囲に逆導電型の第２の拡散層
が形成され、前記第１の拡散層と前記第２の拡散層との
接合部にＰＮ接合のダイオード素子が形成されている。
【００２１】ここで、前記共通コンタクト孔は前記素子
分離絶縁膜の端部に跨って形成されている。また、前記
第１の拡散層の不純物濃度は１×１０ 18 原子／ｃｍ 3 以
上となるように設定されている。
分離絶縁膜の端部に跨って形成されている。また、前記
第１の拡散層の不純物濃度は１×１０ 18 原子／ｃｍ 3 以
上となるように設定されている。
【００２２】
【００２３】
【００２４】本発明の半導体装置の製造方法は、半導体
基板の表面に選択的に素子分離絶縁膜を形成した後、前
記半導体基板の全面に高エネルギーの不純物イオンをイ
オン注入して前記第１の拡散層を形成する工程と、前記
スタティック型メモリセルの形成工程においてレジスト
マスクをエッチングのマスクにして前記層間絶縁膜をド
ライエッチングし所定の領域に前記共通コンタクト孔を
形成する工程と、前記共通コンタクト孔を通して高エネ
ルギーの不純物イオンをイオン注入して前記第２の拡散
層を形成する工程とを含む。
基板の表面に選択的に素子分離絶縁膜を形成した後、前
記半導体基板の全面に高エネルギーの不純物イオンをイ
オン注入して前記第１の拡散層を形成する工程と、前記
スタティック型メモリセルの形成工程においてレジスト
マスクをエッチングのマスクにして前記層間絶縁膜をド
ライエッチングし所定の領域に前記共通コンタクト孔を
形成する工程と、前記共通コンタクト孔を通して高エネ
ルギーの不純物イオンをイオン注入して前記第２の拡散
層を形成する工程とを含む。
【００２５】
【００２６】
【実施例】次に、本発明を図面に基づいて説明する。図
１は本発明の第１の実施例を説明するスタティック型メ
モリセルの平面図であり、図２はその断面図である。こ
こで、図２は図１に記したＡ−Ｂで切断した断面図にな
っている。
１は本発明の第１の実施例を説明するスタティック型メ
モリセルの平面図であり、図２はその断面図である。こ
こで、図２は図１に記したＡ−Ｂで切断した断面図にな
っている。
【００２７】図１（ａ）に示すように、導電型がＰ型あ
るいはＰウェルの形成されたシリコン基板の表面に素子
分離絶縁膜１に囲われたシリコン活性層２，２ａが形成
される。そして、駆動ＭＯＳトランジスタの駆動用ゲー
ト電極３，３ａが形成される。さらに、転送ＭＯＳトラ
ンジスタの転送用ゲート電極となるワード線５，５ａが
形成される。
るいはＰウェルの形成されたシリコン基板の表面に素子
分離絶縁膜１に囲われたシリコン活性層２，２ａが形成
される。そして、駆動ＭＯＳトランジスタの駆動用ゲー
ト電極３，３ａが形成される。さらに、転送ＭＯＳトラ
ンジスタの転送用ゲート電極となるワード線５，５ａが
形成される。
【００２８】そして、前述の駆動ＭＯＳトランジスタお
よび転送ＭＯＳトランジスタのソース・ドレイン領域
は、先述のシリコン活性領域のうちゲート電極の形成さ
れていない領域にヒ素等の不純物をイオン注入して形成
される。このようにした後、全体を被覆するように層間
絶縁膜が堆積される。
よび転送ＭＯＳトランジスタのソース・ドレイン領域
は、先述のシリコン活性領域のうちゲート電極の形成さ
れていない領域にヒ素等の不純物をイオン注入して形成
される。このようにした後、全体を被覆するように層間
絶縁膜が堆積される。
【００２９】次に、図１（ｂ）に示すように、この層間
絶縁膜に接地用コンタクト孔６，６ａが設けられ、先述
のシリコン活性領域２ａあるいは２に設けられた駆動Ｍ
ＯＳトランジスタのソース領域とこのコンタクト孔を通
して電気的に接続される接地用配線７が形成される。そ
して、再び層間絶縁膜が堆積され共通コンタクト孔８，
８ａが形成される。ここで、この共通コンタクト孔８
は、図１（ａ）に示すように、駆動用ゲート電極３上と
シリコン活性領域２上とに、また、共通コンタクト孔８
ａは、駆動用ゲート電極３ａ上とシリコン活性領域２ａ
上とに、それぞれ形成される。
絶縁膜に接地用コンタクト孔６，６ａが設けられ、先述
のシリコン活性領域２ａあるいは２に設けられた駆動Ｍ
ＯＳトランジスタのソース領域とこのコンタクト孔を通
して電気的に接続される接地用配線７が形成される。そ
して、再び層間絶縁膜が堆積され共通コンタクト孔８，
８ａが形成される。ここで、この共通コンタクト孔８
は、図１（ａ）に示すように、駆動用ゲート電極３上と
シリコン活性領域２上とに、また、共通コンタクト孔８
ａは、駆動用ゲート電極３ａ上とシリコン活性領域２ａ
上とに、それぞれ形成される。
【００３０】次に、前述した共通コンタクト孔８を通し
て前述の駆動用ゲート電極３とシリコン活性領域２とに
電気接続される高抵抗体９が形成され、さらに、この高
抵抗体９に電圧を印加するための高抵抗体用配線１０が
設けられる。高抵抗体９ａおよび高抵抗体用配線１０ａ
も同様にして形成され、この高抵抗体９ａは共通コンタ
クト孔８ａを通して駆動用ゲート電極３ａとシリコン活
性領域２ａとに電気接続される。
て前述の駆動用ゲート電極３とシリコン活性領域２とに
電気接続される高抵抗体９が形成され、さらに、この高
抵抗体９に電圧を印加するための高抵抗体用配線１０が
設けられる。高抵抗体９ａおよび高抵抗体用配線１０ａ
も同様にして形成され、この高抵抗体９ａは共通コンタ
クト孔８ａを通して駆動用ゲート電極３ａとシリコン活
性領域２ａとに電気接続される。
【００３１】そして、ビット線用コンタクト孔１１，１
１ａが形成されビット線１２，１２ａが形成されて本発
明のメモリセルの平面構造はできあがる。
１ａが形成されビット線１２，１２ａが形成されて本発
明のメモリセルの平面構造はできあがる。
【００３２】次に、本発明を図２に示す断面構造で説明
する。導電型がＮ型のシリコン基板２１にＰウェル２２
が形成される。ここで、このＰウェルの不純物の濃度は
５×１０16〜１×１０17原子／ｃｍ3 であり、その深さ
は１〜２μｍ程度に設定される。そして、高濃度Ｐ型拡
散層２３が前述したＰウェル２２の内部に形成される。
ここで、先述したシリコン活性領域においては、この高
濃度Ｐ型拡散層２３の中心層の深さは４００〜６００ｎ
ｍ程度であり、１００ｎｍ程度の層の幅を有するものと
する。これに対し、素子分離絶縁膜２４の設けられてい
る領域下においては、この高濃度Ｐ型拡散層の深度は浅
くなる。そして、これらの高濃度Ｐ型拡散層の深さの差
は素子分離絶縁膜の膜厚程度となる。このようにして、
半導体素子の形成されるＰウェル２２ａは高濃度Ｐ型拡
散層２３でその周りを囲まれるようになる。
する。導電型がＮ型のシリコン基板２１にＰウェル２２
が形成される。ここで、このＰウェルの不純物の濃度は
５×１０16〜１×１０17原子／ｃｍ3 であり、その深さ
は１〜２μｍ程度に設定される。そして、高濃度Ｐ型拡
散層２３が前述したＰウェル２２の内部に形成される。
ここで、先述したシリコン活性領域においては、この高
濃度Ｐ型拡散層２３の中心層の深さは４００〜６００ｎ
ｍ程度であり、１００ｎｍ程度の層の幅を有するものと
する。これに対し、素子分離絶縁膜２４の設けられてい
る領域下においては、この高濃度Ｐ型拡散層の深度は浅
くなる。そして、これらの高濃度Ｐ型拡散層の深さの差
は素子分離絶縁膜の膜厚程度となる。このようにして、
半導体素子の形成されるＰウェル２２ａは高濃度Ｐ型拡
散層２３でその周りを囲まれるようになる。
【００３３】また、このＰ型拡散層２３の不純物濃度は
中心層の近くで最も高くその値は５×１０17〜２×１０
18原子／ｃｍ3 になるものとする。
中心層の近くで最も高くその値は５×１０17〜２×１０
18原子／ｃｍ3 になるものとする。
【００３４】次に、ｎ+ 拡散層２５，２５ａが形成さ
れ、ゲート絶縁膜２６と転送用ゲート電極２７が形成さ
れて転送ＭＯＳトランジスタが形成される。ここで、ｎ
+ 拡散層２５に電気接続して示されるような容量用拡散
層２８が形成される。ここで、この容量用拡散層２８の
導電型はＮ型でその不純物濃度は１０18〜１０19原子／
ｃｍ3 程度に設定される。また、この容量用拡散層２８
の深度は３５０〜５００ｎｍ程度に設定される。このよ
うにして、容量用拡散層２８と高濃度Ｐ型拡散層２３と
の接触領域にＰＮ接合が形成される。この場合には、こ
の容量用拡散層２８は高濃度Ｐ型拡散層の深度が変化す
る領域、すなわち素子分離絶縁膜２４とシリコン活性領
域との境界領域にも跨がって形成される。このために、
前述のＰＮ接合面は底面部と側面部とに形成されるよう
になる。
れ、ゲート絶縁膜２６と転送用ゲート電極２７が形成さ
れて転送ＭＯＳトランジスタが形成される。ここで、ｎ
+ 拡散層２５に電気接続して示されるような容量用拡散
層２８が形成される。ここで、この容量用拡散層２８の
導電型はＮ型でその不純物濃度は１０18〜１０19原子／
ｃｍ3 程度に設定される。また、この容量用拡散層２８
の深度は３５０〜５００ｎｍ程度に設定される。このよ
うにして、容量用拡散層２８と高濃度Ｐ型拡散層２３と
の接触領域にＰＮ接合が形成される。この場合には、こ
の容量用拡散層２８は高濃度Ｐ型拡散層の深度が変化す
る領域、すなわち素子分離絶縁膜２４とシリコン活性領
域との境界領域にも跨がって形成される。このために、
前述のＰＮ接合面は底面部と側面部とに形成されるよう
になる。
【００３５】そして、駆動用ゲート電極２９が設けら
れ、第１層間絶縁膜３０と接地用配線３１が形成され第
２層間絶縁膜３２が成膜される。図２に示すように、前
述の駆動用ゲート電極２９と容量用拡散層２８上に共通
コンタクト孔３３が形成され、この共通コンタクト孔３
３を通して駆動用ゲート電極２９と容量用拡散層２８と
に電気接続される高抵抗体３４が形成される。同時に、
高抵抗体用配線３４ａが設けられる。
れ、第１層間絶縁膜３０と接地用配線３１が形成され第
２層間絶縁膜３２が成膜される。図２に示すように、前
述の駆動用ゲート電極２９と容量用拡散層２８上に共通
コンタクト孔３３が形成され、この共通コンタクト孔３
３を通して駆動用ゲート電極２９と容量用拡散層２８と
に電気接続される高抵抗体３４が形成される。同時に、
高抵抗体用配線３４ａが設けられる。
【００３６】最後に、第３層間絶縁膜３５が成膜され、
ビット線用コンタクト孔３６が形成されビット線３７が
配設されて本発明のメモリセルの基本構造ができ上が
る。
ビット線用コンタクト孔３６が形成されビット線３７が
配設されて本発明のメモリセルの基本構造ができ上が
る。
【００３７】このように本発明においては、容量用拡散
層２８と高濃度Ｐ型拡散層２３とで構成されるＰＮ接合
が、前述の底面部と側面部にそれぞれ横構造および縦構
造に形成されるために、メモリセルが平面的に微細にな
っても十分な寄生容量が確保されるようになる。
層２８と高濃度Ｐ型拡散層２３とで構成されるＰＮ接合
が、前述の底面部と側面部にそれぞれ横構造および縦構
造に形成されるために、メモリセルが平面的に微細にな
っても十分な寄生容量が確保されるようになる。
【００３８】次に、図３と図４に基づいて本発明の効果
について説明する。本発明のように不純物濃度の高いＰ
Ｎ接合が前述したように横構造と縦構造を含んで形成さ
れると、ＰＮ接合の接合耐圧が低下し易くなる。図３に
この接合耐圧が示されている。ここで、図３の横軸には
高濃度Ｐ型拡散層２３の中心層のボロン不純物の濃度が
示されている。また、容量用拡散層２８のリン不純物の
濃度はほぼ均一であり、その値は１×１０19原子／ｃｍ
3 である。
について説明する。本発明のように不純物濃度の高いＰ
Ｎ接合が前述したように横構造と縦構造を含んで形成さ
れると、ＰＮ接合の接合耐圧が低下し易くなる。図３に
この接合耐圧が示されている。ここで、図３の横軸には
高濃度Ｐ型拡散層２３の中心層のボロン不純物の濃度が
示されている。また、容量用拡散層２８のリン不純物の
濃度はほぼ均一であり、その値は１×１０19原子／ｃｍ
3 である。
【００３９】図３より判るように、ＰＮ接合の接合耐圧
はボロン不純物の濃度が高くなるとともに低下するた
め、半導体装置の使用電圧にあわせた不純物濃度の設定
が必要になる。
はボロン不純物の濃度が高くなるとともに低下するた
め、半導体装置の使用電圧にあわせた不純物濃度の設定
が必要になる。
【００４０】図４は図３に示したＰＮ接合の形成された
１メガビット容量のスタティック型メモリセルのソフト
エラー率を示す。ここで、このソフトエラー率は、先述
した特開平２−１１６１６２号公報で説明した従来の技
術との比較で示された相対値である。図４に示されるよ
うに、本発明の場合には、高濃度Ｐ型拡散層の先述した
ボロン不純物の濃度が増加するとともにソフトエエラー
率は低下する。そして、その値が１．５×１０18原子／
ｃｍ3 程度になると、ソフトエラー率は、前述の従来の
技術の場合の１／３０〜１／５０程度までに下がる。そ
して、これ以上に濃度が増えてもソフトエラー率は余り
変化しなくなる。
１メガビット容量のスタティック型メモリセルのソフト
エラー率を示す。ここで、このソフトエラー率は、先述
した特開平２−１１６１６２号公報で説明した従来の技
術との比較で示された相対値である。図４に示されるよ
うに、本発明の場合には、高濃度Ｐ型拡散層の先述した
ボロン不純物の濃度が増加するとともにソフトエエラー
率は低下する。そして、その値が１．５×１０18原子／
ｃｍ3 程度になると、ソフトエラー率は、前述の従来の
技術の場合の１／３０〜１／５０程度までに下がる。そ
して、これ以上に濃度が増えてもソフトエラー率は余り
変化しなくなる。
【００４１】本発明のメモリセルの構造の場合にソフト
エラー耐性が向上するのは、先述したように十分な寄生
容量が情報蓄積ノード部に形成されることの他に、次の
ような効果にもよる。すなわち、本発明の構造では、Ｍ
ＯＳトランジスタの形成されるシリコン活性領域は、高
濃度Ｐ型拡散層２３でその底部およびその側面部を完全
に囲まれるようになる。そして、この高濃度Ｐ型拡散層
は電子の熱拡散に対する障壁の役割を有する。このため
に、α線の入射で発生する電子のシリコン活性領域への
拡散による進入が抑止され、さらに、ソフトエラー耐性
が向上するようになる。
エラー耐性が向上するのは、先述したように十分な寄生
容量が情報蓄積ノード部に形成されることの他に、次の
ような効果にもよる。すなわち、本発明の構造では、Ｍ
ＯＳトランジスタの形成されるシリコン活性領域は、高
濃度Ｐ型拡散層２３でその底部およびその側面部を完全
に囲まれるようになる。そして、この高濃度Ｐ型拡散層
は電子の熱拡散に対する障壁の役割を有する。このため
に、α線の入射で発生する電子のシリコン活性領域への
拡散による進入が抑止され、さらに、ソフトエラー耐性
が向上するようになる。
【００４２】次に、図５と図６に基づいて本発明の製造
方法を説明する。図５および図６は図２に示したメモリ
セル構造の製造方法を工程順に示す断面図である。図５
（ａ）に示すように、Ｎ導電型のシリコン基板４１の表
面に膜厚２０ｎｍ程度のシリコン酸化膜による保護絶縁
膜４２が形成される。次に、このシリコン基板４１の表
面に、イオン注入法によりボロン不純物が導入され１１
５０℃程度の熱処理が施されてＰウェル４３が形成され
る。ここで、イオン注入の注入エネルギーは５０ｋｅＶ
でありドーズ量は５×１０12イオン／ｃｍ2 程度であ
る。このようにして、Ｐウェル４３の深さは２μｍ程度
になり、この領域の不純物の濃度は５×１０16原子／ｃ
ｍ3 程度になる。
方法を説明する。図５および図６は図２に示したメモリ
セル構造の製造方法を工程順に示す断面図である。図５
（ａ）に示すように、Ｎ導電型のシリコン基板４１の表
面に膜厚２０ｎｍ程度のシリコン酸化膜による保護絶縁
膜４２が形成される。次に、このシリコン基板４１の表
面に、イオン注入法によりボロン不純物が導入され１１
５０℃程度の熱処理が施されてＰウェル４３が形成され
る。ここで、イオン注入の注入エネルギーは５０ｋｅＶ
でありドーズ量は５×１０12イオン／ｃｍ2 程度であ
る。このようにして、Ｐウェル４３の深さは２μｍ程度
になり、この領域の不純物の濃度は５×１０16原子／ｃ
ｍ3 程度になる。
【００４３】このようにした後、素子分離絶縁膜４４が
選択的に形成される。この素子分離絶縁膜４４は膜厚４
００〜５００ｎｍのシリコン酸化膜である。次に、図５
（ｂ）に示すように、ボロン不純物が高エネルギーイオ
ン注入法により、素子分離絶縁膜４４の少し下に不純物
プロファイルのピーク位置が来るように注入され、高濃
度Ｐ型拡散層４５，４５ａ，４５ｂが形成される。たと
えば、素子分離絶縁膜４４の膜厚が４００ｎｍのときに
は、１５０ＫｅＶ前後の注入エネルギーが適当である。
このようにして、先述した半導体素子の形成される領域
には、基板表面から４００ｎｍ程度の深さにそのピーク
位置を持つ高濃度Ｐ型拡散層４５が形成される。そし
て、素子分離絶縁膜４４領域の下部には、高濃度Ｐ型拡
散層４５ａが形成され、これはチャネルストッパーとし
ての役割を有するようになる。また、高濃度Ｐ型拡散層
４５ｂは、深く形成される高濃度Ｐ型拡散層４５と浅く
形成される高濃度Ｐ型拡散層４５ａとの間の遷移領域と
なり、縦の方向に形成されるようになる。
選択的に形成される。この素子分離絶縁膜４４は膜厚４
００〜５００ｎｍのシリコン酸化膜である。次に、図５
（ｂ）に示すように、ボロン不純物が高エネルギーイオ
ン注入法により、素子分離絶縁膜４４の少し下に不純物
プロファイルのピーク位置が来るように注入され、高濃
度Ｐ型拡散層４５，４５ａ，４５ｂが形成される。たと
えば、素子分離絶縁膜４４の膜厚が４００ｎｍのときに
は、１５０ＫｅＶ前後の注入エネルギーが適当である。
このようにして、先述した半導体素子の形成される領域
には、基板表面から４００ｎｍ程度の深さにそのピーク
位置を持つ高濃度Ｐ型拡散層４５が形成される。そし
て、素子分離絶縁膜４４領域の下部には、高濃度Ｐ型拡
散層４５ａが形成され、これはチャネルストッパーとし
ての役割を有するようになる。また、高濃度Ｐ型拡散層
４５ｂは、深く形成される高濃度Ｐ型拡散層４５と浅く
形成される高濃度Ｐ型拡散層４５ａとの間の遷移領域と
なり、縦の方向に形成されるようになる。
【００４４】以上のようにして、図５（ｂ）に示すよう
に高濃度Ｐ型拡散層で囲まれるＰウェル４３ａが形成さ
れるようになる。
に高濃度Ｐ型拡散層で囲まれるＰウェル４３ａが形成さ
れるようになる。
【００４５】次に、図５（ｃ）に示すように、ゲート絶
縁膜４６が設けられ、転送用ゲート電極４７と駆動用ゲ
ート電極４８が設けられる。ここで、ゲート絶縁膜４６
は膜厚１０ｎｍ程度のシリコン酸化膜で、各種ゲート電
極は膜厚２００ｎｍ程度のタングステン・ポリサイド
で、それぞれ形成される。そして、これらのゲート電極
および素子分離絶縁膜をマスクにしてヒ素不純物がイオ
ン注入され、ＭＯＳトランジスタのソース・ドレイン領
域となるｎ+ 拡散層４９，４９ａがＰウェル４３ａ内に
形成される。
縁膜４６が設けられ、転送用ゲート電極４７と駆動用ゲ
ート電極４８が設けられる。ここで、ゲート絶縁膜４６
は膜厚１０ｎｍ程度のシリコン酸化膜で、各種ゲート電
極は膜厚２００ｎｍ程度のタングステン・ポリサイド
で、それぞれ形成される。そして、これらのゲート電極
および素子分離絶縁膜をマスクにしてヒ素不純物がイオ
ン注入され、ＭＯＳトランジスタのソース・ドレイン領
域となるｎ+ 拡散層４９，４９ａがＰウェル４３ａ内に
形成される。
【００４６】次に、全体を被覆するように第１層間絶縁
膜５０が堆積される。この第１層間絶縁膜５０はＣＶＤ
（化学気相成長）法により成膜される膜厚２００ｎｍ程
度のシリコン酸化膜である。
膜５０が堆積される。この第１層間絶縁膜５０はＣＶＤ
（化学気相成長）法により成膜される膜厚２００ｎｍ程
度のシリコン酸化膜である。
【００４７】次に、図６（ａ）に示すように第１層間絶
縁膜５０上に接地用配線５１が設けられる。ここで、こ
の接地用配線５１は膜厚１５０ｎｍ程度のタングステン
薄膜で形成される。このようにした後、第２層間絶縁膜
５２がＣＶＤ法により堆積される。ここで、この第２層
間絶縁膜５２は、膜厚４００ｎｍ程度のシリコン酸化膜
がＣＭＰ（化学的機械研磨）法で平坦化された絶縁膜で
ある。
縁膜５０上に接地用配線５１が設けられる。ここで、こ
の接地用配線５１は膜厚１５０ｎｍ程度のタングステン
薄膜で形成される。このようにした後、第２層間絶縁膜
５２がＣＶＤ法により堆積される。ここで、この第２層
間絶縁膜５２は、膜厚４００ｎｍ程度のシリコン酸化膜
がＣＭＰ（化学的機械研磨）法で平坦化された絶縁膜で
ある。
【００４８】続いて、公知のフォトリソグラフィー技術
によりレジストマスク５３が形成される。そして、これ
をマスクにしたドライエッチングにより第１層間絶縁膜
５０、第２層間絶縁膜５２がそれぞれエッチングされ、
共通コンタクト孔５４が設けられる。この共通コンタク
ト孔５４は駆動用ゲート電極４８とｎ+ 拡散層４９とに
跨るように開口されている。さらに、このレジストマス
ク５３をマスクとし、高エネルギーのイオン注入法によ
りリン不純物イオン５５がシリコン基板深く注入され、
容量用拡散層５６が形成される。この場合の注入エネル
ギーは、３００ｋｅＶに設定され、このリン不純物のプ
ロファイルのピーク位置は基板表面から３８０ｎｍ程度
となる。そして、先に形成した高濃度Ｐ型拡散層４５の
領域と接触するようになる。逆にいえば、接触するよう
にリンイオンの注入エネルギーを選択することが必要に
なる。ここで、このリンイオンのドーズ量は５×１０15
イオン／ｃｍ2 程度に設定される。このようにして、容
量用拡散層５６が共通コンタクト孔５４に対してセルフ
アラインに形成されるようになる。
によりレジストマスク５３が形成される。そして、これ
をマスクにしたドライエッチングにより第１層間絶縁膜
５０、第２層間絶縁膜５２がそれぞれエッチングされ、
共通コンタクト孔５４が設けられる。この共通コンタク
ト孔５４は駆動用ゲート電極４８とｎ+ 拡散層４９とに
跨るように開口されている。さらに、このレジストマス
ク５３をマスクとし、高エネルギーのイオン注入法によ
りリン不純物イオン５５がシリコン基板深く注入され、
容量用拡散層５６が形成される。この場合の注入エネル
ギーは、３００ｋｅＶに設定され、このリン不純物のプ
ロファイルのピーク位置は基板表面から３８０ｎｍ程度
となる。そして、先に形成した高濃度Ｐ型拡散層４５の
領域と接触するようになる。逆にいえば、接触するよう
にリンイオンの注入エネルギーを選択することが必要に
なる。ここで、このリンイオンのドーズ量は５×１０15
イオン／ｃｍ2 程度に設定される。このようにして、容
量用拡散層５６が共通コンタクト孔５４に対してセルフ
アラインに形成されるようになる。
【００４９】次に、図６（ｂ）に示すようにレジストマ
スク５３は除去され、高抵抗体５７および高抵抗体用配
線５７ａが設けられる。ここで、この高抵抗体５７は、
膜厚が１００ｎｍ程度で酸素を３０ａｔ％程度含有する
ポリシリコン膜で構成される。また、高抵抗体用配線５
７ａは前述の高抵抗体にリン不純物を含有させたものと
なっている。
スク５３は除去され、高抵抗体５７および高抵抗体用配
線５７ａが設けられる。ここで、この高抵抗体５７は、
膜厚が１００ｎｍ程度で酸素を３０ａｔ％程度含有する
ポリシリコン膜で構成される。また、高抵抗体用配線５
７ａは前述の高抵抗体にリン不純物を含有させたものと
なっている。
【００５０】次に、８００℃程度の温度で３０分間の熱
処理が加えられ、容量用拡散層５６の結晶性の回復とリ
ン不純物の活性化および熱拡散が行われる。このように
して、容量用拡散層５６と高濃度Ｐ型拡散層４５および
４５ｂとの間に良質のＰＮ接合が形成されるようにな
る。
処理が加えられ、容量用拡散層５６の結晶性の回復とリ
ン不純物の活性化および熱拡散が行われる。このように
して、容量用拡散層５６と高濃度Ｐ型拡散層４５および
４５ｂとの間に良質のＰＮ接合が形成されるようにな
る。
【００５１】次に、全体を被覆するように第３層間絶縁
膜５８が堆積される。そして、先述したようにビット線
がアルミ金属等で形成され、図２に示す本発明のスタテ
ィック型メモリセルの基本構造ができ上がる。
膜５８が堆積される。そして、先述したようにビット線
がアルミ金属等で形成され、図２に示す本発明のスタテ
ィック型メモリセルの基本構造ができ上がる。
【００５２】次に、図７と図８に基づいて本発明の第２
の実施例について説明する。ここで、図７は図１と同様
のスタティック型メモリセルの平面図の一部を示し、図
８は前述した容量用拡散層の形成される領域の斜視断面
図である。この第２の実施例では、共通コンタクト孔の
形成方法が第１の実施例の場合と異り、容量用拡散層の
構造が異っている他は第１の実施例とほぼ同一となって
いる。そこで、図７および図８では、図１と図２と同一
物になるものは同じ符号で表わされる。
の実施例について説明する。ここで、図７は図１と同様
のスタティック型メモリセルの平面図の一部を示し、図
８は前述した容量用拡散層の形成される領域の斜視断面
図である。この第２の実施例では、共通コンタクト孔の
形成方法が第１の実施例の場合と異り、容量用拡散層の
構造が異っている他は第１の実施例とほぼ同一となって
いる。そこで、図７および図８では、図１と図２と同一
物になるものは同じ符号で表わされる。
【００５３】図７に示すように、素子分離絶縁膜１に囲
まれたシリコン活性領域２が形成され、駆動用ゲート電
極３とワード線５が形成される。ここで、このワード線
５は転送用ゲート電極ともなっている。そして、シリコ
ン活性領域２上と駆動用ゲート電極３上とに跨がり、さ
らに、素子分離絶縁膜１上にも跨がる共通コンタクト孔
が形成される。ここで、第１の実施例との相違点は、共
通コンタクト孔８が第１の実施例の場合より大きな寸法
に設定され、素子分離絶縁膜１上にも形成されるところ
にある。
まれたシリコン活性領域２が形成され、駆動用ゲート電
極３とワード線５が形成される。ここで、このワード線
５は転送用ゲート電極ともなっている。そして、シリコ
ン活性領域２上と駆動用ゲート電極３上とに跨がり、さ
らに、素子分離絶縁膜１上にも跨がる共通コンタクト孔
が形成される。ここで、第１の実施例との相違点は、共
通コンタクト孔８が第１の実施例の場合より大きな寸法
に設定され、素子分離絶縁膜１上にも形成されるところ
にある。
【００５４】第２の実施例のスタティック型メモリセル
は、このような共通コンタクト孔以外は第１の実施例と
同じであり、図５と図６で説明した製造方法でもって形
成される。
は、このような共通コンタクト孔以外は第１の実施例と
同じであり、図５と図６で説明した製造方法でもって形
成される。
【００５５】図８に示すように、Ｐウェル２２，２２ａ
が設けられ、高濃度Ｐ型拡散層２３，２３ａ，２３ｂが
形成される。ここで、先述したように素子分離絶縁膜２
４領域の下部の高濃度Ｐ型拡散層２３ａはチャネルスト
ッパーとしての役割を有する。そして、転送ＭＯＳトラ
ンジスタのソース・ドレインとなるｎ+ 拡散層２５が形
成され、容量用拡散層２８がこのｎ+ 拡散層と接続して
形成される。
が設けられ、高濃度Ｐ型拡散層２３，２３ａ，２３ｂが
形成される。ここで、先述したように素子分離絶縁膜２
４領域の下部の高濃度Ｐ型拡散層２３ａはチャネルスト
ッパーとしての役割を有する。そして、転送ＭＯＳトラ
ンジスタのソース・ドレインとなるｎ+ 拡散層２５が形
成され、容量用拡散層２８がこのｎ+ 拡散層と接続して
形成される。
【００５６】図７で説明したように、共通コンタクト孔
８は素子分離絶縁膜２４に跨がって形成されている。そ
して、このような共通コンタクト孔に自己整合的にリン
不純物がイオン注入される。このために、容量用拡散層
２８と高濃度Ｐ型拡散層２３あるいは２３ｂとで形成さ
れるＰＮ接合の接合面は、図８に示すように、Ａ面とＢ
面さらにＣ面とで形成されるようになる。ここで、Ａ面
は容量用拡散層２８と高濃度Ｐ型拡散層２３との接触面
で、Ｂ面とＣ面とは容量用拡散層２８と高濃度Ｐ型拡散
層２３ｂとの接触面でそれぞれ構成される。
８は素子分離絶縁膜２４に跨がって形成されている。そ
して、このような共通コンタクト孔に自己整合的にリン
不純物がイオン注入される。このために、容量用拡散層
２８と高濃度Ｐ型拡散層２３あるいは２３ｂとで形成さ
れるＰＮ接合の接合面は、図８に示すように、Ａ面とＢ
面さらにＣ面とで形成されるようになる。ここで、Ａ面
は容量用拡散層２８と高濃度Ｐ型拡散層２３との接触面
で、Ｂ面とＣ面とは容量用拡散層２８と高濃度Ｐ型拡散
層２３ｂとの接触面でそれぞれ構成される。
【００５７】これに対し、第１の実施例の場合には、Ｃ
面は形成されない。さらに、共通コンタクト孔の寸法に
も依存するが、図８に示すような接合面より小さなＡ面
およびＢ面しか形成されない。
面は形成されない。さらに、共通コンタクト孔の寸法に
も依存するが、図８に示すような接合面より小さなＡ面
およびＢ面しか形成されない。
【００５８】このために、第２の実施例の場合には、設
計の基準が同一の下での容量用拡散層による寄生容量
は、第１の実施例の場合の１．５倍程度に増加する。従
って、第２の実施例はスタティック型メモリセルの微細
化により適するものとなる。
計の基準が同一の下での容量用拡散層による寄生容量
は、第１の実施例の場合の１．５倍程度に増加する。従
って、第２の実施例はスタティック型メモリセルの微細
化により適するものとなる。
【００５９】以上の実施例のスタティック型メモリセル
において、ＴＦＴ型メモリセルでも同様になることに言
及しておく。また、これらの実施例では半導体装置のス
タティク型メモリセルについて主に説明がなされた。し
かし、本発明の構成の基本は、半導体素子が高濃度拡散
層に囲まれる領域に形成され、かつ容量用拡散層と前述
の高濃度拡散層とで構成されるＰＮ接合のダイオード素
子が設けられるところにある。このために、半導体装置
は、スタティック型メモリセルに限定されることはな
く、ダイナミック型メモリセル、不揮発性メモリセルあ
るいはその他の機能を有する半導体素子を含んでいて
も、本発明の効果は同様であることに言及しておく。ま
た、導電型をＰ型をＮ型にし、Ｎ型をＰ型にしても本発
明は同様にして構成されることにも触れておく。
において、ＴＦＴ型メモリセルでも同様になることに言
及しておく。また、これらの実施例では半導体装置のス
タティク型メモリセルについて主に説明がなされた。し
かし、本発明の構成の基本は、半導体素子が高濃度拡散
層に囲まれる領域に形成され、かつ容量用拡散層と前述
の高濃度拡散層とで構成されるＰＮ接合のダイオード素
子が設けられるところにある。このために、半導体装置
は、スタティック型メモリセルに限定されることはな
く、ダイナミック型メモリセル、不揮発性メモリセルあ
るいはその他の機能を有する半導体素子を含んでいて
も、本発明の効果は同様であることに言及しておく。ま
た、導電型をＰ型をＮ型にし、Ｎ型をＰ型にしても本発
明は同様にして構成されることにも触れておく。
【００６０】
【発明の効果】以上に説明したように本発明では、高濃
度拡散層が半導体基板の内部全面にわたって形成され、
容量用拡散層がこの高濃度拡散層に接するように形成さ
れて、ＰＮ接合が所定の領域に選択的に形成される。そ
して、この接合面は横構造とともに縦構造にも形成され
るこのために、ソフトエラーに対して高い耐性を有する
半導体装置を半導体基板に搭載することが容易になる。
さらに、本発明では、この効果を実現するためには、半
導体装置の製造工程において高エネルギーのイオン注入
工程が追加されるだけで十分であり、余分なフォトリソ
グラフィーあるいはドライエッチングの工程や成膜工程
が追加される必要はない。このために、ソフトエラー耐
性の高い半導体装置の低コスト化が容易に実現される。
度拡散層が半導体基板の内部全面にわたって形成され、
容量用拡散層がこの高濃度拡散層に接するように形成さ
れて、ＰＮ接合が所定の領域に選択的に形成される。そ
して、この接合面は横構造とともに縦構造にも形成され
るこのために、ソフトエラーに対して高い耐性を有する
半導体装置を半導体基板に搭載することが容易になる。
さらに、本発明では、この効果を実現するためには、半
導体装置の製造工程において高エネルギーのイオン注入
工程が追加されるだけで十分であり、余分なフォトリソ
グラフィーあるいはドライエッチングの工程や成膜工程
が追加される必要はない。このために、ソフトエラー耐
性の高い半導体装置の低コスト化が容易に実現される。
【００６１】さらに、本発明によれば、共通コンタクト
孔の下の部分に自己整合的に深いＮ型の拡散層が形成さ
れるので、素子分離絶縁膜の端部での欠陥によるリーク
電流の発生がなくなり、蓄積情報の保持特性が大幅に向
上するようになる。
孔の下の部分に自己整合的に深いＮ型の拡散層が形成さ
れるので、素子分離絶縁膜の端部での欠陥によるリーク
電流の発生がなくなり、蓄積情報の保持特性が大幅に向
上するようになる。
【図１】本発明の第１の実施例を説明するためのメモリ
セルの平面図である。
セルの平面図である。
【図２】本発明の第１の実施例を説明するためのメモリ
セルの断面図である。
セルの断面図である。
【図３】本発明の第１の実施例を説明するＰＮ接合耐圧
のグラフである。
のグラフである。
【図４】本発明の第１の実施例を説明するソフトエラー
率を示すグラフである。
率を示すグラフである。
【図５】本発明のメモリセルの製造工程順の断面図であ
る。
る。
【図６】本発明のメモリセルの製造工程順の断面図であ
る。
る。
【図７】本発明の第２の実施例を説明するためのメモリ
セルの平面図である。
セルの平面図である。
【図８】本発明の第２の実施例を説明するためのＰＮ接
合部の斜視断面図である。
合部の斜視断面図である。
【図９】従来の技術のメモリセルの等価回路図である。
【図１０】従来の技術のメモリセルの平面図である。
【図１１】従来の技術のメモリセルの断面図である。
１，２４，４４，１０１，２０４ 素子分離絶縁膜 ２１，４１ シリコン基板 ２，２ａ，１０２，１０２ａ シリコン活性領域 ３，３ａ，２９，４８，１０３，１０３ａ，２０８
駆動用ゲート電極 ５，５ａ，１０５，１０５ａ ワード線 ６，６ａ，１０６，１０６ａ 接地用コンタクト孔 ７，３１，５１，１０７，２１１ 接地用配線 ８，８ａ，３３，５４ 共通コンタクト孔 ９，９ａ，３４，５７，１０９，１０９ａ，２１４
高抵抗体 １０，１０ａ，３４ａ，５７ａ 高抵抗体用配線 １１，１１ａ，３６ ビット線用コンタクト孔 １２，１２ａ，３７，１１２，１１２ａ，２１７ ビ
ット線 ２２，２２ａ，４３，４３ａ Ｐウェル ２３，４５，４５ａ，４５ｂ 高濃度Ｐ型拡散層 ２５，２５ａ，４９，４９ａ，２０５，２０５ａ ｎ
+ 拡散層 ２６，４６，２０６ ゲート絶縁膜 ２７，４７，２０７ 転送用ゲート電極 ２８，５６ 容量用拡散層 ３０，５０，２１０ 第１層間絶縁膜 ３２，５２，２１２ 第２層間絶縁膜 ３５ 第３層間絶縁膜 ４２ 保護絶縁膜 ５３ レジストマスク ５５ リン不純物イオン Ｒ１，Ｒ２ 抵抗素子 Ｑ１，Ｑ２ 駆動ＭＯＳトランジスタ Ｑ３，Ｑ４ 転送ＭＯＳトランジスタ Ｎ１，Ｎ２ 情報蓄積ノード部 Ｃ１，Ｃ２ 寄生容量 ＷＬ ワード線 ＢＬ、ＢＬ’ ビット線 １０４，１０４ａ ダイレクトコンタクト孔 １０８，１０８ａ，２１３ ノード部コンタクト孔 １１０，１１０ａ，２１４ａ 高抵抗体用配線 １１１，１１１ａ，２１６ ビット線用コンタクト孔 ２０１ Ｐ型半導体基体 ２０２ Ｐ+ 型埋込層 ２０３ Ｐ型エピタキシャル層 ２０９ Ｎ+ 型拡散領域
駆動用ゲート電極 ５，５ａ，１０５，１０５ａ ワード線 ６，６ａ，１０６，１０６ａ 接地用コンタクト孔 ７，３１，５１，１０７，２１１ 接地用配線 ８，８ａ，３３，５４ 共通コンタクト孔 ９，９ａ，３４，５７，１０９，１０９ａ，２１４
高抵抗体 １０，１０ａ，３４ａ，５７ａ 高抵抗体用配線 １１，１１ａ，３６ ビット線用コンタクト孔 １２，１２ａ，３７，１１２，１１２ａ，２１７ ビ
ット線 ２２，２２ａ，４３，４３ａ Ｐウェル ２３，４５，４５ａ，４５ｂ 高濃度Ｐ型拡散層 ２５，２５ａ，４９，４９ａ，２０５，２０５ａ ｎ
+ 拡散層 ２６，４６，２０６ ゲート絶縁膜 ２７，４７，２０７ 転送用ゲート電極 ２８，５６ 容量用拡散層 ３０，５０，２１０ 第１層間絶縁膜 ３２，５２，２１２ 第２層間絶縁膜 ３５ 第３層間絶縁膜 ４２ 保護絶縁膜 ５３ レジストマスク ５５ リン不純物イオン Ｒ１，Ｒ２ 抵抗素子 Ｑ１，Ｑ２ 駆動ＭＯＳトランジスタ Ｑ３，Ｑ４ 転送ＭＯＳトランジスタ Ｎ１，Ｎ２ 情報蓄積ノード部 Ｃ１，Ｃ２ 寄生容量 ＷＬ ワード線 ＢＬ、ＢＬ’ ビット線 １０４，１０４ａ ダイレクトコンタクト孔 １０８，１０８ａ，２１３ ノード部コンタクト孔 １１０，１１０ａ，２１４ａ 高抵抗体用配線 １１１，１１１ａ，２１６ ビット線用コンタクト孔 ２０１ Ｐ型半導体基体 ２０２ Ｐ+ 型埋込層 ２０３ Ｐ型エピタキシャル層 ２０９ Ｎ+ 型拡散領域
Claims (4)
- 【請求項１】 一導電型の半導体基板の表面に選択的に
設けられた素子分離絶縁膜と、同導電型で前記半導体基
板に含まれる不純物より高濃度の不純物であって前記半
導体基板の内部に位置する領域に埋め込まれた第１の拡
散層とを有し、１対の情報転送用ＭＯＳＦＥＴと、フリ
ップフロップ回路を構成する１対の駆動用ＭＯＳＦＥＴ
と、前記情報転送用ＭＯＳＦＥＴおよび前記駆動用ＭＯ
ＳＦＥＴより上層に層間絶縁膜を介して形成された１対
の負荷素子とで構成されるスタティック型メモリセルが
前記半導体基板上に形成され、 前記１対の駆動用ＭＯＳＦＥＴのうち一方の駆動用ＭＯ
ＳＦＥＴのドレイン領域と他方の駆動用ＭＯＳＦＥＴの
ゲート電極とに跨る共通コンタクト孔が前記層間絶縁膜
に形成され、 前記共通コンタクト孔を通して導入された逆導電型の不
純物により、 前記半導体基板の表面から前記半導体基板
の内部の前記第１の拡散層までの範囲に逆導電型の第２
の拡散層が形成され、前記第１の拡散層と前記第２の拡
散層との接合部にＰＮ接合のダイオード素子が形成され
ていることを特徴とする半導体装置。 - 【請求項２】 前記共通コンタクト孔が前記素子分離絶
縁膜の端部に跨って形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記第１の拡散層の不純物濃度が１×１
０ 18 原子／ｃｍ 3 以上であることを特徴とする請求項１
または請求項２記載の半導体装置。 - 【請求項４】 半導体基板の表面に選択的に素子分離絶
縁膜を形成した後、前記半導体基板の全面に高エネルギ
ーの不純物イオンをイオン注入して前記第１の拡散層を
形成する工程と、前記スタティック型メモリセルの形成
工程においてレジストマスクをエッチングのマスクにし
て前記層間絶縁膜をドライエッチングし所定の領域に前
記共通コンタクト孔を形成する工程と、前記共通コンタ
クト孔を通して高エネルギーの不純物イオンをイオン注
入して前記第２の拡散層を形成する工程とを含むことを
特徴とする請求項１、請求項２または請求項３記載の半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075104A JP2694815B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
| US08/623,531 US5917247A (en) | 1995-03-31 | 1996-03-29 | Static type memory cell structure with parasitic capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075104A JP2694815B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274189A JPH08274189A (ja) | 1996-10-18 |
| JP2694815B2 true JP2694815B2 (ja) | 1997-12-24 |
Family
ID=13566538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075104A Expired - Fee Related JP2694815B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5917247A (ja) |
| JP (1) | JP2694815B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001144192A (ja) * | 1999-11-12 | 2001-05-25 | Nec Corp | 半導体装置及びその製造方法 |
| KR100352766B1 (ko) * | 2000-03-07 | 2002-09-16 | 삼성전자 주식회사 | 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 |
| JP2002176112A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP4336758B2 (ja) * | 2001-11-12 | 2009-09-30 | 日本電気株式会社 | メモリ装置 |
| JP2008066598A (ja) * | 2006-09-08 | 2008-03-21 | Nec Electronics Corp | ソフトエラー率の計算方法、プログラム、半導体集積回路の設計方法及び設計装置、並びに半導体集積回路 |
| KR101056429B1 (ko) * | 2010-03-16 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 표시 장치 및 이의 제조 방법 |
| US10062701B2 (en) | 2016-11-24 | 2018-08-28 | United Microelectronics Corp. | Static random access memory unit cell |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS6235666A (ja) * | 1985-08-09 | 1987-02-16 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63237462A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | スタテイツク型半導体記憶装置およびその製造方法 |
| JPH02116162A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JP3462886B2 (ja) * | 1993-03-11 | 2003-11-05 | 株式会社東芝 | 半導体装置 |
| US5364800A (en) * | 1993-06-24 | 1994-11-15 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
-
1995
- 1995-03-31 JP JP7075104A patent/JP2694815B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-29 US US08/623,531 patent/US5917247A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5917247A (en) | 1999-06-29 |
| JPH08274189A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970812 |
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