KR100352766B1 - 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 - Google Patents

반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 Download PDF

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Abstract

본 발명은 반도체 메모리 디바이스의 레이아웃에 관한 것으로, 특히 반도체 메모리 디바이스에서 메모리 셀에 연결되는 컬럼 패스 트랜지스터의 레이아웃 면적을 최소화하는 것이다. 그래서, 반도체 메모리 디바이스가 고집적화되고 메모리 셀의 크기가 소형화되더라도 컬럼 경로의 레이아웃을 효율적으로 구성할 수 있도록 한다. 본 발명에 따른 반도체 메모리 디바이스에서의 컬럼 경로 레이아웃 구조는 컬럼 패스 트랜지스터들의 활성영역들의 길이 방향을 각 메모리 셀에 비트라인 페어의 길이 방향에 대하여 대체로 직교로 배치하는 새로운 레이아웃 구조를 제시한다. 아울러, 본 발명에서 제공하는 컬럼 패스 트랜지스터의 새로운 레이아웃 구조로써 자체 면적을 줄일 수 있는 새로운 레이아웃 구조를 제시한다.

Description

반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및 방법{LAYOUT STRUCTURE AND METHOD OF COLUMN PATH IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 디바이스의 레이아웃에 관한 것으로, 특히 반도체 메모리 디바이스에서 메모리 셀에 연결되는 컬럼 패스 트랜지스터의 레이아웃 면적을 최소화함으로써 반도체 메모리 디바이스가 고집적화되고 메모리 셀의 크기가 소형화되더라도 컬럼 패스 트랜지스터의 레이아웃을 효율적으로 구성할 수 있는 컬럼 경로 레이아웃 구조 및 방법에 관한 것이다.
바이폴라 트랜지스터(Bipolar Transistor)를 대체하는 모스(MOS: Metal Oxide Semiconductor) 트랜지스터가 발명된 이후 반도체 메모리 디바이스 기술은 이제까지 전세계적으로 눈부신 발전을 거듭하고 있다. 이러한 반도체 메모리 디바이스의 눈부신 발전에 힘입어 상상할 수 없을 정도의 많은 소자들이 1개의 웨이퍼(Wafer) 상에 집적되는 고집적화 기술이 발전되고 있으며, 이러한 고집적화에 대한 기술발전은 VLSI(Very Large Scale Integration) 기술의 혁신에 기인하고 있다. 상기 VLSI 기술 혁신은 반도체 메모리 디바이스, 예컨대 DRAM(Dynamic Random Access Memory: 이하, '디램'이라 칭함.)이나 SRAM(Static Random Access Memory: 이하, '에스램'이라 칭함.)의 미세 공정 기술, 초소형 소자 기술 및 회로 설계 기술로 대표되는 마이크로-일렉트로닉스(Micro-electronics) 기술을 선도하고 있다. 이 중 미세 공정 기술 및 초소형 소자 기술의 진전은 곧 반도체 메모리 디바이스의 고집적 및 대용량화로 나타나고 있고, 그로 인해 메모리 셀(Memory Cell)의 크기는 점차 소형화되고 있다. 그러나, 상기 메모리 셀의 인터페이스(Interface)나 주변 회로들이 차지하는 면적은 메모리 셀의 소형화에 비해 상대적으로 커지게 되면서 이들이 차지하는 면적도 칩 사이즈 결정에 무시할 수 없는 중요한 요소가 되고 있다. 이는 고집적(High Density) 하에서 소형 칩을 개발하는 반도체 제조회사들로서는 해결해야 할 과제이다. 결국 소형화된 칩의 개발은 반도체 메모리 디바이스를 사용하는 각종 전자제품의 소형화에 기여할 뿐만 아니라 제품 경쟁력에 있어서도 중요한 요소가 된다. 그 중에서도 메모리 셀의 리드/라이트 데이터 경로(Read/Write Data Path)를 제공하는 컬럼 경로(Column Path)의 면적은 칩 사이즈 결정에 큰 요소가 되고 있어 디자인 룰(Design Rule)이 허용하는 한도 내에서 가능하면 작은 면적이 되도록 레이아웃(Layout)을 해야 한다. 일반적으로 메모리 셀의 모양에 따라 셀 인터페이스의 레이아웃이 결정되게 되는데 지금까지는 통상적으로 Y축으로 긴 모양의 셀을 형성하였다. 현재까지는 디자인 룰의 한계로 인해 부득이하게 비트라인 페어(Bit Line Pair)인 BL 및 BLB용 컬럼 패스 트랜지스터(Column Pass Transistor, NMOS 및 PMOS 트랜지스터)를 비트라인 페어와 평행하도록 배치하는 레이아웃 구조를 적용하고 있다. 하지만, 메모리 셀의 X축으로의 크기가 지금보다 더 작아질 경우 메모리 셀의 X축 크기가 작음으로 인해 비트라인 페어에 배치해야하는 컬럼 패스 트랜지스터의 배치 공간이 그만큼 줄어들게 된다. 미세한 배치 공간으로 인해 지금까지 통상적으로 사용하여 오던 레이아웃 구조로는 컬럼 패스 트랜지스터를 배치할 수 없게 되는 한계를 야기할 수 있음을 충분히 생각할 수 있게 된다. 즉, 메모리 셀의 소형화가 이루어지면서 전체 메모리 셀이 차지하는 면적이 훨씬 줄어들면 지금까지 통상적으로 사용하였던 컬럼 패스 트랜지스터 레이아웃 배치 구조로 배치할 수 없게 될 것이다. 현재까지의 반도체 기술 추세로 볼 때 칩 사이즈의 최소화 구현 개발성향은 충분히 예상할 수 있으며, 이러한 칩 사이즈의 최소화 구현을 위해서는 메모리 셀 사이즈의 소형화에 더불어 셀 인터페이스, 예컨대 컬럼 패스 트랜지스터의 레이아웃을 이룰 수 있어야만 한다. 따라서, 지금까지 통상적으로 사용하여 오던 컬럼 패스 트랜지스터의 레이아웃 구조는 향후 메모리 셀의 크기가 소형화되었을 때에는 적합하지 않으며, 이에 따라 지금까지 통상적으로 사용하는 레이아웃 구조와는 새로운 레이아웃 구조가 요구되었다. 향후 메모리 셀이 지금보다 충분히 작아질 것을 예상하건대, 메모리 셀이 작아지더라도 컬럼 패스 트랜지스터를 레이아웃 할 수 없다면 소형화된 칩의 개발에 주력해온 노력들을 물거품으로 만들 수도 있을 것이다. 따라서 메모리 셀이 지금보다 현저히 줄어들더라도 컬럼 패스 트랜지스터를 효율적으로 레이아웃 할 수 있는 레이아웃 구조를 제시함으로써 칩 사이즈의 소형화에 기여하고, 나아가서 컬럼 패스 트랜지스터의 새로운 레이아웃 구조로써 자체 면적을 줄일 수 있다면 반도체 칩의 소형화에 도움을 주고 소형화된 칩의 개발에 주력해온 노력들에 힘을 실어줄 수 있을 것이다.
이밖에, 지금까지의 컬럼 경로 레이아웃 구조의 다른 문제점인 비트라인과 입출력이 공통으로 묶이는 섹션 데이터 라인이 다른 물질로 되어 있어 로딩이 커지는 문제, 예컨대 비트라인은 제1층 메탈로 되어 있고, 섹션 데이터 라인은 텅스텐으로 되어 있어 커지는 로딩 문제까지 해결할 수 있는 새로운 레이아웃 구조를 본 발명에서는 제시하고자 한다.
상술한 바와 같이 본 발명의 목적은 메모리 셀이 지금보다 현저히 줄어들더라도 컬럼 패스 트랜지스터를 메모리 셀들이 차지하는 공간 내에서 효율적으로 레이아웃 할 수 있는 새로운 레이아웃 구조를 제시하다. 아울러 본 발명에서 제공하는 컬럼 경로의 새로운 레이아웃 구조로써 자체 면적을 줄일 수 있는 새로운 레이아웃 구조를 제시함으로써 궁극적으로 반도체 메모리 디바이스의 칩 사이즈를 최소화하는데 기여하는 레이아웃 구조 및 방법을 제공함에 있다.
본 발명의 다른 목적은 지금까지 반도체 메모리 디바이스 컬럼 경로의 레이아웃 구조 문제점으로 지적되어 온 다른 물질로 구성되는 비트라인과 섹션 데이터 라인의 로딩 문제를 해결할 수 있는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및 방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 메모리 디바이스에서 컬럼 경로 레이아웃은 복수의 메모리 셀 각각에 연결되는 비트라인 페어에 각기 연결되는 동일도전형의 제1,2트랜지스터들의 게이트 길이 방향에 나란한 활성영역들의 길이 방향이 상기 비트라인 페어의 길이 방향에 대하여 대체로 수직으로 배치되는 구조를 형성함을 특징으로 한다.
도 1은 반도체 메모리 디바이스의 통상적인 컬럼 패스 트랜지스터의 등가회로도
도 2는 단일 비트라인에 대한 반도체 메모리 디바이스의 라이트 경로 등가회로구성도
도 3은 도 4 내지 도 7에 한정 적용되는 레이아웃도의 범례도
도 4는 본 발명의 제1실시예에 따른 반도체 메모리 디바이스의 컬럼 패스 트랜지스터의 일부 레이아웃 평면도
도 5는 본 발명의 제1실시예에 따른 컬럼 패스 트랜지스터의 레이아웃시 단일 트랜지스터[100-1-a] 배치 구조를 도시한 평면도
도 6은 본 발명의 제1실시예에 따른 트랜지스터의 비공유 활성영역의 구조를 일 예로 든 평면도
도 7은 본 발명에 적용되는 레이아웃 계층구성을 간략히 도시한 평면도
도 8은 본 발명의 제2실시예에 따른 반도체 메모리 디바이스의 16 컬럼 메모리 셀에 적용되는 컬럼 패스 트랜지스터의 레이아웃 평면도
도 9(9a~9d)는 본 발명의 제3실시예에 따른 SRAM의 32 컬럼 메모리 셀에 적용되는 컬럼 패스 트랜지스터의 레이아웃 평면도
* 도면의 주요 부분에 대한 부호의 설명 *
[100-i-a/b]: 라이트 경로상의 NMOS 컬럼 패스 트랜지스터
[300-i-a/b]: 리드 경로상의 PMOS 컬럼 패스 트랜지스터
2-i: 메모리 셀(i는 임의 번째) 10: G-Poly(게이트 폴리)
20: 제1활성영역 30: 제2활성영역
40-1: 제1콘택 40-2: 제2콘택
8: 제3콘택 61: 비트라인(BL/BLB), 제1메탈
71: 색션 데이터 라인(SDL_W/SDLB_W), 제1메탈
80-1: 제1콘택라인 80-2: 제2콘택라인
80: 금속도전층(텅스텐) Yi: i번째 게이트 신호
30a,30b: 비공유 활성영역의 톱니 타입
이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 레이아웃 배치공정과 같은 많은 특정 상세한 설명들은 본 발명의 보다 전반적인 이해를 제공하기위해 나타나 있다. 이들 특정 상세한 설명들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기술 및 구성에 대한 상세한 설명은 생략할 수 있음에 유의하여야 한다.
반도체 메모리 디바이스의 통상적인 컬럼 경로상의 컬럼 패스 트랜지스터의 회로는 이미 공지된 바와 같은데, 도 1 및 도 2에 이러한 반도체 메모리 디바이스의 통상적인 컬럼 경로상의 컬럼 패스 트랜지스터의 회로구성을 도시하였다. 상기 도 1은 반도체 메모리 디바이스, 특히 에스램(SRAM)에 있어서의 통상적인 컬럼 패스 트랜지스터의 등가회로를 나타내고, 상기 도 2는 단일 비트라인에 대한 반도체 메모리 디바이스의 라이트 경로 등가회로를 나타낸다. 하나의 메모리 셀에는 컬럼 경로상에 라이트 및 리드를 위한 데이터 경로를 제공하는 비트라인 페어인 BL 및 BLB가 연결되며, 각 비트라인에는 섹션 데이터 라인의 라이트 경로상에 컬럼 패스 트랜지스터로 구성되는 NMOS 트랜지스터와 섹션 데이터 라인의 리드 경로상에 컬럼 패스 트랜지스터로 구성되는 PMOS 트랜지스터가 존재한다. 상기 도 1에 따른 통상적인 컬럼 패스 트랜지스터의 등가회로는 복수(n개)의 메모리 셀들(2-1, 2-2, ‥‥, 2-n)의 각 메모리 셀에 각기 연결되는 비트라인 페어들(BL1/BLB1, BL2/BLB2, ‥‥, BLn/BLBn)과, 각 비트라인 페어와 라이트 섹션 데이터 라인(SDL_W/SDLB_W) 사이에 패스 역할로써 연결되는 동일도전형 컬럼 패스 트랜지스터(NMOS 트랜지스터)들[100-n-a/b]과, 각 비트라인 페어와 리드 섹션 데이터 라인(SDL_R/SDLB_R) 사이에 패스 역할로써 연결되는 동일도전형 컬럼 패스 트랜지스터(PMOS 트랜지스터)들[300-n-a/b]의 연결관계로 구성되며, 리드 경로의 상기 섹션 데이터 라인(SDL_R)은 모든 메모리 셀의 비트라인(BL)에 연결되는 컬럼 패스 트랜지스터(PMOS 트랜지스터)[300-i-a]에 공유되며, 상기 섹션 데이터 라인 바(Section Data Line Bar)(SDLB_R)는 모든 메모리 셀의 비트라인바(BLB)에 연결되는 컬럼 패스 트랜지스터(PMOS 트랜지스터)[300-i-b]에 공유된다. 또한, 라이트 경로의 섹션 데이터 라인(SDL_W)은 모든 메모리 셀의 비트라인(BL)에 연결되는 컬럼 패스 트랜지스터(NMOS 트랜지스터)[100-i-a]에 공유되며, 섹션 데이터 라인 바(SDLB_W)는 모든 메모리 셀의 비트라인바(BLB)에 연결되는 컬럼 패스 트랜지스터(NMOS 트랜지스터)[100-i-b]에 공유된다. 여기서, 'i'는 임의 번 째 메모리 셀 넘버를 의미하며, 'a'는 비트라인(BL)용 제1트랜지스터를 의미하고, 'b'는 비트라인바(BLB)용 제2트랜지스터를 의미한다. 또한, 참조부호 100은 라이트 경로상의 컬럼 패스 트랜지스터를, 참조부호 300은 리드 경로상의 컬럼 패스 트랜지스터를 의미한다. 그리고 비트라인상의 컬럼 경로를 통상적으로 "Y-Path"라고 명명하여 사용하기도 하는데, 여기서의 컬럼 경로와 Y-Path는 동일한 의미이다. 또한, 명세서 전반에서 '경로'는 'Path'를 의미하고, '패스'는 'Pass'를 의미한다.
한편, 본 발명에 따른 컬럼 경로 레이아웃에 적용시키는 컬럼 패스 트랜지스터는 상기 리드 경로와 라이트 경로상에 구성되는 컬럼 패스 트랜지스터 모두에 적용할 수 있는데, 본 발명의 상세한 설명에서는 라이트 경로상에 구성되는 컬럼 패스 트랜지스터(NMOS)인 경우에만 한정하여 설명하고 기타의 경우는 후술하는 표 1로써 설명하고 있음에 유의하여야 한다.
이와 같은 메모리 셀 인터페이스인 라이트 경로상의 컬럼 패스 트랜지스터의 구성이 상기 도 2에 도시되어 있는데, 상기 도 2는 개별 비트라인(BL 또는 BLB)의 라이트 경로 상에 구성되는 NMOS 트랜지스터(상기 도 1의 [100-i-a/b]의 임의 하나)의 회로구성을 도시한 도면이다. 상기 비트라인(BL/BLB)은 NMOS 트랜지스터의 활성영역(드레인(Drain) 활성영역)(20)과 제1콘택(40-1)으로써 연결되고, 상기 NMOS 트랜지스터의 다른 활성영역(소오스(Source) 활성영역)(30)은 제2콘택(40-2)으로써 섹션 데이터 라인(SDL_W/SDLB_W)에 연결된다. 그리고, 상기 NMOS 트랜지스터의 게이트(10)는 게이트 신호(Yi)에 연결된다. 실질적으로 공정에서는 비트라인, 활성영역, 게이트, 섹션 데이터 라인이 배치되는 계층 및 공정순서가 정해져 있으나, 배치되는 계층 및 공정순서는 반도체 메모리 디바이스의 통상적인 배치 계층 및 공정순서에 따르므로 여기서는 자세한 언급은 피하기로 하며, 본 발명에 적용되는 간략한 레이아웃 계층 구조에 대해서만 도 7을 통해 간략히 설명한다. 상기 도 7에 간략히 도시된 레이아웃 계층 구조는 하부에서부터 상부로 [기판-활성영역-게이트 폴리-텅스텐층-제1메탈층]의 순서를 이룬다. 이 밖에 각 계층의 공정시에 필수적으로 들어가는 산화막 및 절연막 등은 상기 도 7에서는 생략한 계층 구조를 보인 것이다. 그리고, 제1 및 제2콘택은 제1메탈층과 금속도전층인 텅스텐층간의 콘택(Contact)을 나타낸 것이고, 제3콘택은 상기 금속도전층인 텅스텐층과 활성영역간의 콘택을 나타낸 것이다. 한편, 상기 도 7은 계층 구조의 이해를 돕기 쉽도록 종단간 계층 위치에 역점을 둔 것에 불과하며, 도 7 자체가 본 발명에 적용되는 반도체 메모리 디바이스의 컬럼 패스 트랜지스터의 횡단간 위치를 의미하는 것은 아님을 알려둔다. 즉, 도 7에서는 상기 제3콘택이 게이트-폴리층을 통해서 활성영역과 콘택되는 구조로 도시되어 있듯이 나타나고 있으나, 실질적으로는 상기 제3콘택은 상기 게이트-폴리층과 이격되어 있는 활성영역의 상부에 위치한 중간 절연막(도시하지 않음), 예컨대 산화막을 통하여 콘택되는 것임을 반도체 메모리 디바이스 제조공정에 대해 약간의 지식만 있는 자라면 알 것이다.
도 3은 후술하는 본 발명의 제1실시예에 한정 적용되는 레이아웃의 범례도로서, 도 4 내지 도 7에 한정 적용되는 레이아웃도의 범례를 나타낸다. 본 발명의 제1실시예에서는 비트라인(61)과 섹션 데이터 라인(71)을 동일한 제1층 메탈라인(이하, '제1메탈 라인'이라 칭하며, '메탈 I 라인'이라고도 한다.)을 사용하며, 일 예로 알루미늄(AL)을 사용한다. 또한, 본 발명의 실시예에서는 제1 콘택 또는 제2콘택 라인은 동일한 텅스텐 라인('메탈 Φ 라인'이라고도 함.)(80)이나 상기 비트라인(61)과의 콘택 라인과 섹션 데이터라인(71)과의 콘택 라인을 구분 설명하기 위한 편의상 구분임을 밝히는 바이다. 마찬가지로 제1콘택과 제2콘택 역시 동일한 계층에 구성되는 동일 콘택으로 본 발명의 실시예에서 설명의 편의상 구분한 것임에 유의하여야 한다.
한편, 상기 도 3에서, 참조부호 20 및 30은 모두 N 타입의 액티브(Active) 활성영역을 의미하는데, 본 발명의 실시예들에서 비공유 활성영역과 공유 활성영역을 구별하기 위하여 범례에서 구분하였음을 유의하기 바란다. 즉, 참조부호 30이 드레인 활성영역이면 참조부호 20은 소오스 활성영역을 의미한다.
이하에 본 발명에 따른 컬럼 경로 레이아웃 구조에 대한 제1실시예를 상세히설명한다.
도 4는 본 발명의 제1실시예에 따른 반도체 메모리 디바이스의 컬럼 경로의 일부 레이아웃 평면 구조도로서, 도 4에서 일점쇄선 □ABCD는 레이아웃 구조의 일부를 나타내며, 도 5는 본 발명의 제1실시예에 따른 컬럼 패스 트랜지스터의 레이아웃시 단일 트랜지스터[100-1-a] 배치 구조를 도시한 평면도이며, 도 6은 본 발명의 제1실시예에 따른 트랜지스터의 비공유 활성영역의 구조를 일 예로 든 평면도이다.
본 발명에 따른 반도체 메모리 디바이스 내에서의 컬럼 경로 레이아웃 구조의 핵심은 비트라인 페어(BL/BLB)(61)들이 상기 도 1에 도시되어 있는 복수의 메모리 셀들(도 4 내지 도 6에는 도시하지 않음.)의 각 메모리 셀에 각기 연결되고, 상기 비트라인 페어(61)에 각기 연결되는 동일도전형의 제1,2트랜지스터들[100-i-a]의 활성영역들(20 또는 30)의 길이(L)가 상기 비트라인 페어(61)의 길이 방향(Y축)에 대하여 대체로 수직으로 배치되도록 하는 것이다. 즉, 이는 게이트 길이 방향과 상기 활성영역들의 길이방향이 서로 나란하며, 게이트 길이 방향 및 활성영역들의 길이방향은 모두 상기 비트라인 페어(61)의 길이 방향과 대체로 직교함을 나타낸다. 상기 도 4에서는 상기 비트라인 페어들(61)에 수직으로(X축으로) 배치되는 제1,2트랜지스터들의 구조를 잘 나타내기 위하여 제1,2트랜지스터들 상부로 배치되는 각 메모리 셀에 연결되는 비트라인 페어들을 도시하지 않았으나 이는 도면을 통한 설명의 편의상일 뿐이며, 상기 도 5에서 비트라인 페어들과 상기 비트라인 페어들에 수직으로 연결되는 제1,2트랜지스터들을 나타낸 구조를 도시하였다.
상기 비트라인(BL/BLB)들(61)은 제1메탈층으로써 Y축으로 서로 평행하게 배치된다. 상기 제1,2트랜지스터들의 활성영역들(20 또는 30)이 상기 비트라인(61)에수직으로(X축으로) 배치된다. 이때, 비트라인(BL)용 상기 제1트랜지스터들의 활성영역들 중 드레인 활성영역(30)은 상기 비트라인 BL(61)에 연결되고, 소오스 활성영역(20)은 상기 섹션 데이터 라인 SDL_W(71)에 연결된다. 또한, 비트라인바(BLB)용 상기 제2트랜지스터들의 활성영역들 중 드레인 활성영역(30)은 상기 비트라인바 BLB(61)에 연결되고, 소오스 활성영역(20)은 상기 섹션 데이터 라인바 SDLB_W(71)에 연결된다. 그리고, 동일 메모리 셀의 비트라인 페어에 연결되는 상기 제1,2트랜지스터와 바로 이웃하는 메모리 셀의 비트라인 페어에 연결되는 제1,2트랜지스터의 한 쪽 활성영역(소오스 활성영역)(20)은 공유되도록 배치된다. 이렇게 이웃하는 메모리 셀간 소오스 활성영역(20)을 공유하도록 배치함으로써 트랜지스터들이 차지하는 면적을 줄일 수 있다. 상기 섹션 데이터 라인 페어 SDL_W/SDLB_W(71)는 상기 비트라인 페어(61)와 동일한 제1메탈, 예를 들어 알루미늄(AL)으로써 상기 비트라인 페어(61)에 평행하게 배치하며, 레이아웃 배치 공간의 효율을 위하여 상기 섹션 데이터 라인 페어(71)를 전체 또는 일부 트랜지스터 그룹들의 소오스 활성영역들(20)에 공유하도록 연결한다. 즉, 하나의 섹션 데이터 라인 페어에 연결되는 트랜지스터들의 수가 [1:다수]의 구조가 되도록 일부 또는 전체 트랜지스터들의 각 소오스 활성영역을 하나의 섹션 데이터 라인 페어(71)에 연결하도록 한다. 이렇게 하면 섹션 데이터 라인과 트랜지스터의 수가 [1:1]로 구성하는 구조보다 배치 공간을 현저히 줄일 수 있을 것이다. 상기 트랜지스터들의 소오스 활성영역들이 섹션 데이터 라인 페어(71)를 공유하는 구조의 실시예들이 후술하는 본 발명의 제2실시예인 도 8 및 본 발명의 제3실시예인 도 9에 도시되는 섹션 데이터 라인 페어의 레이아웃배치구조로서 도시된다.
그리고, 상기 제1,2트랜지스터들의 각 드레인 활성영역(30)은 금속도전층, 예컨대 텅스텐층의 제1콘택라인들(80-1)과 각각 콘택되고, 상기 제1콘택라인들(80-1)과 상기 비트라인 페어들(61)의 각 교차(Cross)부분에 상기 제1콘택(40-1)이 형성되어 상기 드레인 활성영역들(30)을 상기 비트라인 페어들(61)에 연결하며, 상기 제1,2트랜지스터들의 소오스 활성영역(20)은 금속도전층, 예컨대 텅스텐층의 제2콘택라인들(80-2)과 각각 콘택되고, 상기 제2콘택라인들(80-2)과 상기 섹션 데이터 라인 페어(71)의 각 교차부분에 상기 제2콘택(40-2)이 형성되어 상기 소오스 활성영역들(20)을 상기 섹션 데이터 라인 페어(71)에 연결된다. 상기 제1,2트랜지스터들의 각 소오스 및 드레인 활성영역과 상기 제1 및 제2콘택라인(80-1, 80-2)에 형성되는 제3콘택(8)은 다수 개 형성하여 로딩(Loading) 혹은 콘택 저항을 줄이도록 하는 것이 바람직 할 것이다. 상기 제1,2트랜지스터들의 공유되는 소오스 활성영역들(20)은 상기 제2콘택라인들(40-2)로써 상기 섹션 데이터 라인 페어(71)에 각각 콘택되며, 상기 제1,2트랜지스터들의 비공유되는 드레인 활성영역들(30)은 상기 제1콘택라인들(40-1)로써 상기 비트라인 페어들(61)에 각각 콘택된다.
상기 도 5를 통해 8개의 메모리 셀들에 연결되는 비트라인 페어들(61) 하부에 배치되는 제1비트라인(BL1)에 연결되는 단일 컬럼 패스 트랜지스터[100-1-a] 배치 구조를 설명하면; 비트라인 페어들(61)의 배치시 서로 이웃하는 메모리 셀에 연결되는 비트라인(BLi) 끼리는 서로 이웃하게 배치하고, 역시 비트라인바(BLBi) 끼리도 서로 이웃하게 배치한다. 8개의 메모리 셀을 예를 들어 보면 상기 도 5에 배치되는 비트라인 페어의 순서와 같다. 즉, BL1, BLB1, BLB2, BL2, BL3, BLB3, ‥‥, BL7, BLB7, BLB8, BL8로서 Y축으로 상기 비트라인 페어들이 평행하게 배치된다. 그리고 상기 비트라인 BL8에 이웃하게 섹션 데이터 라인 페어가 동일한 제1메탈라인으로써 상기 비트라인에 각각 평행하게 배치된다. 상기 도 5에서는 첫 번째 비트라인 BL1에 연결되는 제1트랜지스터를 도시한 것인데, 상기 제1트랜지스터의 게이트(10)를 기준으로 위쪽에는 소오스 활성영역(20)이 아래쪽에는 드레인 활성영역(30)이 형성된다. 상기 제1트랜지스터의 게이트(10)는 도시하지는 않았지만 동일 메모리 셀의 제2트랜지스터의 게이트(10)와 연결되어 하나의 게이트 전극을 이룬다. 상기 제1트랜지스터의 비공유 활성영역인 드레인 활성영역(30)은 상기 드레인 활성영역(30)과 콘택된 제1콘택라인(80-1)으로 연결되어 상기 제1비트라인 BL1에 제1콘택(40-1)으로써 콘택된다. 그리고, 상기 제1트랜지스터의 공유 활성영역인 소오스 활성영역(20)은 상기 소오스 활성영역(20)과 콘택된 제2콘택라인(80-2)으로 연결되어 상기 섹션 데이터 라인 SDL_W에 제2콘택(40-2)으로써 콘택된다. 상기 소오스 활성영역(20)과 상기 제2콘택라인(80-2) 간에는 다수의 제3콘택(8)이 형성되어 로딩을 줄이게 되며, 마찬가지로 상기 드레인 활성영역(30)과 제1콘택라인(80-1) 간에도 다수의 제3콘택(8)이 형성되어 로딩을 줄이게 된다. 한편, 상기 제1트랜지스터들의 비공유 활성영역인 드레인 활성영역(30)의 에지(Edge) 부분은 비트라인 정션(junction) 면적을 작게 하기 위하여 적정 형상, 예컨대 톱니 타입(Saw Type)으로 형성할 수도 있는데, 이는 도 6에서 보는 바와 같이, 바로 이웃하는 트랜지스터의 비공유 활성영역인 드레인 활성영역간 접촉되는 에지 부분을 서로 맞물리는톱니 타입으로 형성하고, 상기 톱니 타입 활성영역들의 돌출부에는 상기 제1콘택라인(80-1)과의 제3콘택(8)이 다수 형성된다. 이렇게 구성함으로써 커패시턴스(Capacitance)도 줄이고 레이아웃 면적도 최소화하는데 기여할 것이다.
이제, 메모리 셀들이 고집적 되는 경우로 확장하면, 상기 제1,2트랜지스터들이 전체 메모리 셀의 크기 내에서 어떤 구조로 배치되는 것이 컬럼 패스 트랜지스터들의 레이아웃 면적을 줄일 수 있는 가를 고려해야 한다. 그 첫 번째 배치 방법은 상기 비트라인 페어들에 수직으로 배치하는 제1,2트랜지스터들을 전체 메모리 셀의 크기 내에서 일정 길이로써 다행(Multi-Row) 구조로 배치하는 것(Y축으로 상기 트랜지스터들이 나열되도록 배치하는 것)을 생각할 수 있고, 두 번째 배치 방법은 상기 비트라인 페어들에 수직으로 배치하는 제1,2트랜지스터들을 전체 메모리 셀의 크기 내에서 소정 트랜지스터 개수와 일정 길이로 다행 및 다열의 매트릭스(Matrix) 구조로 배치하는 것이다.(도 8 및 도 9에 도시된 레이아웃 구조 참조) 그리고 레이아웃 배치시 편의를 위해서 상기 제1,2트랜지스터들은 비트라인(BL)용 제1트랜지스터와 비트라인바(BLB)용 제2트랜지스터를 상/하 또는 하/상 행으로 순서를 이루어 배치할 수 있다.
한편, 상기 제1,2트랜지스터들의 배치시 게이트 신호들(Yi)을 위하여 상기 전체 메모리 셀 크기 내에서 전체 또는 소정 개수의 메모리 셀의 칼럼 양쪽으로 일정 공간을 형성한다.(상기 도 8 및 도 9에 도시된 레이아웃 구조 참조)
그리고, 본 발명의 제1실시예에서는 설명하지 않은 리드 상의 컬럼 패스 트랜지스터의 레이아웃 구조는 상술한 라이트 경로상의 컬럼 패스 트랜지스터의 레이아웃 구조의 상단 또는 하단에 동일한 구조로 배치할 수도 있고, 통상적으로 사용하여 왔던 바와 같이 BL 및 BLB용 트랜지스터들(PMOS 트랜지스터)을 상기 비트라인 페어와 평행한 구조로 배치할 수도 있을 것이다.
본 발명에 적용할 수 있는 리드 및 라이트 경로의 컬럼 패스 트랜지스터 NMOS, PMOS 트랜지스터의 레이아웃 구조는 하기의 표 1에 나타나는 경우와 같이 배치할 수 있다.
구 분 경우 1 경우 2 경우 3 경우 4
NMOS 상단,수직배치 하단,수직배치 상단,수직배치 하단,수직배치
PMOS 하단,수직배치 상단,수직배치 하단,수평배치 상단,수평배치
상기 표 1에 나타난 (경우 1)은 메모리 셀 인터페이스의 컬럼 패스 트랜지스터 레이아웃시 라이트 경로상의 NMOS 트랜지스터들은 상단에, 리드 경로상의 PMOS 트랜지스터들은 하단에 배치하고, NMOS 및 PMOS 트랜지스터들 모두를 비트라인 페어들에 수직으로 배치하는 것을 의미하며; 상기 (경우 2)는 메모리 셀 인터페이스의 컬럼 패스 트랜지스터 레이아웃시 라이트 경로상의 NMOS 트랜지스터들은 하단에, 리드 경로상의 PMOS 트랜지스터들은 상단에 배치하고, NMOS 및 PMOS 트랜지스터들 모두를 비트라인 페어들에 수직으로 배치하는 것을 의미하며; 상기 (경우 3)은 메모리 셀 인터페이스의 컬럼 패스 트랜지스터 레이아웃시 라이트 경로상의 NMOS 트랜지스터들은 상단에, 리드 경로상의 PMOS 트랜지스터들은 하단에 배치하고, NMOS 트랜지스터들은 비트라인 페어들에 수직으로 배치시키고, 상기 PMOS 트랜지스터들은 비트라인 페어들에 수평으로 배치하는 것을 의미하며; 상기 (경우 4)는메모리 셀 인터페이스의 컬럼 패스 트랜지스터 레이아웃시 라이트 경로상의 NMOS 트랜지스터들은 하단에, 리드 경로상의 PMOS 트랜지스터들은 상단에 배치하고, 상기 NMOS 트랜지스터들은 상기 비트라인 페어들에 수직으로 배치하고 상기 PMOS 트랜지스터들은 비트라인 페어들에 수평으로 배치하는 것을 의미한다.
상술한 제1실시예와 같이 메모리 셀에 연결되는 컬럼 패스 트랜지스터의 레이아웃 구조를 형성함으로써 상기한 목적을 달성할 수 있다. 다른 실시예들을 하기의 도 8 및 도 9를 통해 설명한다.
상기 도 8은 본 발명의 제2실시예에 따른 반도체 메모리 디바이스의 16 컬럼 메모리 셀에 적용되는 컬럼 패스 트랜지스터의 레이아웃 평면도이며, 상기 도 9(9a~9d)는 본 발명의 제3실시예에 따라 SRAM의 32 컬럼 메모리 셀에 적용시킨 컬럼 패스 트랜지스터의 실제 레이아웃을 구현한 평면 구조도이다. 상기 도 8 및 도 9에 도시된 레이아웃 구조 역시 메모리 셀에 연결되는 리드/라이트 경로 컬럼 패스 트랜지스터 중 라이트 경로의 NMOS 트랜지스터들의 레이아웃에 한정하여 레이아웃을 구현한 것이나, PMOS의 경우 상기 제1실시예의 표 1에 나타난 각 경우의 수로써 구현할 수 있다. 상기 도 8은 16 컬럼 메모리 셀에 연결되는 컬럼 패스 트랜지스터들의 레이아웃 배치구조의 일 예를 도시한 것으로, 각 메모리 셀에 연결되는 비트라인 페어에 16 컬럼 메모리 셀용 트랜지스터가 32개로 각각 16개의 트랜지스터씩 2줄로 레이아웃 한 것이다. 섹션 데이터 라인 페어는 비트라인 페어와 평행하게 8번째 메모리 셀(MC8)과 9번째 메모리 셀(MC9) 사이에 32개의 트랜지스터들의 공유 활성영역에 공유되도록 배치되며, 동일 행에 대해서는 제2콘택라인이 하나로 연결된다. 또한, 32개의 비공유 활성영역은 자신이 속한 비트라인 BL 또는 BLB에 각각 연결되며, 트랜지스터들의 게이트 신호들(Y1~Y16)을 위하여 상기 16 컬럼의 전체 메모리 셀의 양쪽으로 일정 공간을 둔다. 상기 도 8에 도시된 레이아웃 구조 역시 상술한 제1실시예의 구조와 유사하게 형성되므로 동일구조는 중복설명을 피한다. 활성영역과 각 비트라인 또는 섹션 데이터 라인과의 콘택은 최단길이가 되도록 콘택라인을 배치하는 것이 바람직 할 것이다. 한편, 트랜지스터들의 배치 공간과 메모리 셀 사이에 더미 셀 어레이(DUMMY CELL ARRAY)를 두도록 한다.
도 9는 32 컬럼 메모리 셀에 연결되는 NMOS 컬럼 패스 트랜지스터들의 레이아웃 배치구조의 일 예를 보인 것이다. 상기 도 9에서는 상기 섹션 데이터 라인 페어가 일정 공간마다 비트 라인에 평행하게 배치된 구조를 보인 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 한정하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 마땅할 것이다.
상술한 바와 같이 본 발명은 메모리 셀이 지금보다 현저히 줄어들더라도 컬럼 패스 트랜지스터를 메모리 셀들이 차지하는 공간 내에서 효율적으로 레이아웃 할 수 있는 새로운 레이아웃 구조를 제시한다.
또한, 본 발명은 컬럼 패스 트랜지스터의 새로운 레이아웃 구조로써 자체 면적을 줄일 수 있는 새로운 레이아웃 구조를 제시한다.
또한, 본 발명은 비트라인과 입출력이 공통으로 묶이는 섹션 데이터 라인을 동일 물질로 형성할 수 있도록 레이아웃 하여 상호간 로딩을 줄이는 효과가 있다
본 발명은 궁극적으로 반도체 메모리 디바이스의 칩 사이즈를 최소화하는데 기여한다.

Claims (27)

  1. 반도체 메모리 디바이스에서 컬럼 경로 트랜지스터들의 레이아웃 구조에 있어서,
    복수의 메모리 셀 각각에 연결되는 비트라인 페어에 각기 접속된 동일도전형 제1,2트랜지스터들의 게이트 길이 방향에 나란한 활성영역들의 길이 방향이, 상기 비트라인 페어의 길이 방향에 대하여 대체로 직교로 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  2. 제 1항에 있어서, 상기 제1,2트랜지스터들은;
    상기 제1,2트랜지스터들의 활성영역들 중 드레인 및 소스 활성영역들의 어느 한 쪽 활성영역이 상기 비트라인 페어 중 하나와 연결되고, 다른 한 쪽 활성영역이 섹션 데이터 라인 페어 중 하나와 연결되며,
    동일 메모리 셀의 비트라인 페어에 연결되는 상기 제1,2트랜지스터와 바로 이웃한 메모리 셀의 비트라인 페어에 연결되는 제1,2트랜지스터의 어느 한 쪽 활성영역이 공유되도록 배치되며,
    상기 제1,2트랜지스터들의 공유되는 활성영역들이 상기 제2콘택라인들로써 상기 섹션 데이터 라인 페어에 콘택되고, 상기 제1,2트랜지스터들의 비공유되는 활성영역들이 상기 제1콘택라인들로써 상기 비트라인 페어들에 콘택됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  3. 제 2항에 있어서,
    상기 비트라인 페어들에 연결되는 제1,2트랜지스터들의 각 활성영역은 금속도전층의 제1콘택라인들과 각각 콘택되고, 상기 제1콘택라인들과 상기 비트라인 페어들의 각 교차부분에 제1콘택이 형성됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  4. 제 2항에 있어서,
    상기 섹션 데이터 라인 페어에 연결되는 제1,2트랜지스터들의 각 활성영역은 금속도전층의 제2콘택라인들과 각각 콘택되고, 상기 제2콘택라인들과 상기 섹션 데이터 라인 페어의 각 교차부분에 제2콘택이 형성됨을 특징으로 하는 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  5. 제 1항에 있어서,
    상기 동일도전형의 제1,2트랜지스터들은 라이트 또는 리드 경로상의 NMOS 또는 PMOS 트랜지스터임을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  6. 제 2항에 있어서,
    상기 트랜지스터들의 비공유 활성영역들의 에지부분은 톱니 타입으로 형성되며, 바로 이웃하는 상기 비공유 활성영역 사이에 콘택되는 부분을 서로 맞물리도록 형성하고, 상기 톱니 타입 활성영역들의 돌출부에는 상기 제1콘택라인과의 콘택이 형성됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  7. 제 2항에 있어서,
    상기 섹션 데이터 라인 페어는 상기 비트라인 페어와 동일한 제1메탈로써 상기 비트라인 페어에 평행하게 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  8. 제 1항에 있어서,
    상기 제1,2트랜지스터들은 전체 메모리 셀의 크기 내에서 일정 길이로 다행 구조로 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  9. 제 1항에 있어서,
    상기 제1,2트랜지스터들은 전체 메모리 셀의 크기 내에서 소정 트랜지스터 개수와 일정 길이로 다행 및 다열의 매트릭스 구조로 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  10. 제 9항에 있어서,
    상기 제1,2트랜지스터들은 비트라인용 제1트랜지스터와 비트라인바용 제2트랜지스터를 상/하 행으로 순서를 이루어 배치함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  11. 제 8항에 있어서,
    상기 제1,2트랜지스터들의 배치시 게이트 신호들을 위하여 상기 전체 메모리 셀 크기 내에서 소정 개수의 메모리 셀의 칼럼 양쪽으로 일정 공간을 형성함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  12. 제 7항에 있어서,
    상기 제1메탈은 알루미늄임을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  13. 제 3항 또는 제 4항에 있어서,
    상기 금속도전층은 텅스텐임을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  14. 반도체 메모리 디바이스 내에서의 라이트 컬럼 경로의 레이아웃 방법에 있어서,
    복수의 메모리 셀들 각각에 각기 연결되는 비트라인 페어들과, 상기 비트라인 페어들에 평행하게 배치되는 섹션 데이터 라인 페어와, 상기 비트라인 페어 하부에 배치되어 제1콘택으로써 상기 비트라인 페어와 콘택되는 금속도전층인 제1콘택라인들과, 상기 비트라인 페어 하부에 배치되어 제2콘택으로써 상기 섹션 데이터 라인 페어와 콘택되는 금속도전층인 제2콘택라인들과, 게이트, 드레인 활성영역 및 소오스 활성영역을 가지며, 상기 활성영역들이 상기 비트라인 페어들의 길이 방향에 대하여 수직으로 배치되며, 상기 비트라인 페어들에 각기 연결되는 제1,2트랜지스터들을 준비하는 과정과;
    상기 제1,2트랜지스터들의 드레인 활성영역들을 상기 제1콘택라인들 각각과 콘택하고, 상기 제1콘택라인들과 상기 비트라인 페어들의 각 교차부분을 상기제1콘택들로써 콘택하여 상기 제1,2트랜지스터들의 드레인 활성영역들을 상기 비트라인 페어들과 연결하는 과정과;
    상기 제1,2트랜지스터들의 소오스 활성영역들을 바로 이웃하는 메모리 셀의 트랜지스터들끼리 공유하도록 배치하고, 상기 제2콘택라인들 각각과 콘택하며, 상기 제2콘택라인들과 상기 섹션 데이터 라인 페어의 각 교차부분을 상기 제2콘택들로써 콘택하여 상기 제1,2트랜지스터들의 소오스 활성영역들을 상기 섹션 데이터 라인 페어와 연결하는 과정과;
    전체 메모리 셀의 크기 내에서 상기 제1,2트랜지스터들의 비트라인용 제1트랜지스터와 비트라인바용 제2트랜지스터를 상/하 행으로 순서를 이루어 배치하는 과정;을 포함함을 특징으로 하는 반도체 메모리 디바이스에서 라이트 컬럼 경로레이아웃 방법.
  15. 제 14항에 있어서,
    상기 비트라인 페어들과 상기 섹션 데이터 라인 페어는 동일한 메탈 라인임을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 방법.
  16. 제 14항에 있어서,
    상기 제1,2트랜지스터의 드레인 활성영역들의 에지부분을 톱니 타입으로 형성하고, 상기 톱니 타입의 드레인 활성영역의 돌출부에는 상기 제1콘택라인과의 콘택을 형성하고, 바로 이웃하는 드레인 활성영역 간에 콘택되는 부분을 서로 맞물리는 구조로 형성하는 준비과정을 더 구비함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 방법.
  17. 제 14항에 있어서,
    상기 제1,2트랜지스터들을 전체 메모리 셀의 크기 내에서 일정 길이로 다행구조로 배치하는 과정을 더 구비함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 방법.
  18. 제 14항에 있어서,
    상기 제1,2트랜지스터들을 전체 메모리 셀의 크기 내에서 소정 트랜지스터 개수와 일정 길이로 다행 및 다열의 매트릭스 구조로 배치하는 과정을 더 구비함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 방법.
  19. 제 14항에 있어서,
    상기 제1,2트랜지스터들을 배치시 게이트 신호들을 위하여 상기 전체 메모리셀의 크기 내에서 소정 개수의 메모리 셀의 컬럼 양쪽으로 일정 공간을 형성함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 방법.
  20. 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조에 있어서,
    비트라인 페어들이 복수의 메모리 셀들의 각 메모리 셀에 각기 연결되어 서로 일정 간격을 가지면서 와이축으로 평행하게 배치되고,
    상기 비트라인 페어에 각기 연결되는 라이트 컬럼 경로상의 엔모스 제1,2트랜지스터들의 활성영역들과 리드 경로상의 피모스 제1,2트랜지스터들의 활성영역들 중 적어도 상기 라이트 경로상의 엔모스 제1,2트랜지스터들의 게이트 길이 방향에 나란한 활성영역들이 상기 비트라인 페어의 와이축 배치방향에 대하여 대체로 수직인 엑스축 방향으로 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  21. 제 20항에 있어서,
    상기 라이트 경로상의 엔모스 제1,2트랜지스터들의 활성영역들과 상기 리드 경로상의 피모스 제1,2트랜지스터들의 활성영역들 모두 상기 비트라인 페어의 길이방향에 대하여 수직으로 배치되며, 상기 비트라인 페어들의 상단에 상기 라이트 경로상의 엔모스 제1,2트랜지스터들이 배치되고, 상기 비트라인 페어들의 하단에 상기 리드 경로상의 피모스 제1,2트랜지스터들이 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  22. 제 20항에 있어서,
    상기 라이트 경로상의 엔모스 제1,2트랜지스터들의 활성영역들과 상기 리드 경로상의 피모스 제1,2트랜지스터들의 활성영역들 모두 상기 비트라인 페어의 길이방향에 대하여 수직으로 배치되며, 상기 비트라인 페어들의 상단에 상기 리드 경로상의 피모스 제1,2트랜지스터들이 배치되고, 상기 비트라인 페어들의 하단에 상기 라이트 경로상의 엔모스 제1,2트랜지스터들이 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  23. 제 20항에 있어서,
    상기 비트라인 페어에 각기 연결되는 라이트 컬럼 경로상의 엔모스 제1,2트랜지스터들의 활성영역들이 상기 비트라인 페어의 길이 방향에 대하여 수직으로 배치되고, 상기 비트라인 페어에 각기 연결되는 리드 컬럼 경로상의 피모스 제1,2트랜지스터들의 활성영역들이 상기 비트라인 페어의 길이 방향에 대하여 수평으로 배치되며, 상기 비트라인 페어들의 상단에 상기 라이트 컬럼 경로상의 엔모스 제1,2트랜지스터들이 배치되고, 상기 비트라인 페어들의 하단에 상기 리드 경로상의 피모스 제1,2트랜지스터들이 배치됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  24. 제 21항 또는 제 22항에 있어서, 상기 라이트 및 리드 컬럼 경로의 레이아웃 구조는,
    상기 비트라인 페어들에 평행하게 배치되는 섹션 데이터 라인 페어와;
    상기 비트라인 페어 하부에 배치되어 제1콘택으로써 상기 비트라인 페어와 콘택되는 금속도전층인 제1콘택라인들과;
    상기 비트라인 페어 하부에 배치되어 제2콘택으로써 상기 섹션 데이터 라인 페어와 콘택되는 금속도전층인 제2콘택라인들과;
    상기 콘택라인들 하부에 배치되며,
    게이트, 드레인 활성영역 및 소오스 활성영역을 가지며,
    상기 활성영역들이 상기 비트라인 페어들의 길이 방향에 대하여 수직으로 배치되며,
    상기 드레인/소오스 활성영역의 어느 한쪽 활성영역들은 상기 제1콘택라인들 각각과 콘택되고, 상기 제1콘택라인들과 상기 비트라인 페어들의 각 교차부분에 상기 제1콘택들로써 콘택되어 상기 비트라인 페어들과 연결되어 에지부분을 톱니 타입으로 형성하고, 바로 이웃하는 활성영역 간에 콘택되는 부분이 서로 맞물리는 구조로 형성되며,
    상기 드레인/소오스 활성영역들의 다른 한쪽 활성영역들은 바로 이웃하는 메모리 셀의 트랜지스터들끼리 공유하도록 배치되며, 상기 제2콘택라인들 각각과 콘택되고, 상기 제2콘택라인들과 상기 섹션 데이터 라인 페어의 각 교차부분에 상기 제2콘택들로써 콘택되어 상기 섹션 데이터 라인 페어와 연결되며,
    전체 메모리 셀의 크기 내에서 소정 개수의 메모리 셀의 컬럼 양쪽으로 일정 공간을 형성하면서 비트라인용 제1트랜지스터와 비트라인바용 제2트랜지스터가 상/하 행으로 순서를 이루도록 배치되어 상기 비트라인 페어들에 각기 연결되는 트랜지스터들;의 배치구조를 더 구비함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  25. 제 23항에 있어서, 상기 라이트 컬럼 경로의 레이아웃 구조는,
    상기 비트라인 페어들에 평행하게 배치되는 섹션 데이터 라인 페어와;
    상기 비트라인 페어 하부에 배치되어 제1콘택으로써 상기 비트라인 페어와 콘택되는 금속도전층인 제1콘택라인들과;
    상기 비트라인 페어 하부에 배치되어 제2콘택으로써 상기 섹션 데이터 라인 페어와 콘택되는 금속도전층인 제2콘택라인들과;
    상기 콘택라인들 하부에 배치되며,
    게이트, 드레인 활성영역 및 소오스 활성영역을 가지며,
    상기 활성영역들이 상기 비트라인 페어들의 길이 방향에 대하여 수직으로 배치되며,
    상기 드레인 활성영역은 상기 제1콘택라인들 각각과 콘택되고, 상기 제1콘택라인들과 상기 비트라인 페어들의 각 교차부분에 상기 제1콘택들로써 콘택되어 상기 비트라인 페어들과 연결되어 에지부분을 톱니 타입으로 형성하고, 바로 이웃하는 드레인 활성영역 간에 콘택되는 부분이 서로 맞물리는 구조로 형성되며,
    상기 소오스 활성영역은 바로 이웃하는 메모리 셀의 트랜지스터들끼리 공유하도록 배치되며, 상기 제2콘택라인들 각각과 콘택되고, 상기 제2콘택라인들과 상기 섹션 데이터 라인 페어의 각 교차부분에 상기 제2콘택들로써 콘택되어 상기 섹션 데이터 라인 페어와 연결되며,
    전체 메모리 셀의 크기 내에서 소정 개수의 메모리 셀의 컬럼 양쪽으로 일정 공간을 형성하면서 비트라인용 제1트랜지스터와 비트라인바용 제2트랜지스터가 상/하 행으로 순서를 이루도록 배치되어 상기 비트라인 페어들에 각기 연결되는 트랜지스터들;의 배치구조를 더 구비함을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  26. 제 25항에 있어서,
    상기 비트라인 페어들과 상기 섹션 데이터 라인 페어는 동일한 메탈 라인임을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
  27. 제 25항에 있어서,
    상기 톱니 타입 활성영역의 돌출부에는 상기 제1콘택라인과의 콘택이 형성됨을 특징으로 하는 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조.
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