KR960016177B1 - 마스터 슬라이스형 반도체 집적회로장치의 기본 셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로장치 - Google Patents

마스터 슬라이스형 반도체 집적회로장치의 기본 셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로장치 Download PDF

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Abstract

내용없음.

Description

마스터 슬라이스형 반도체 집적회로장치의 기본 셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로장치
제1도는 종래의 기본 셀의 평면도.
제2도는 다른 종래의 기본 셀의 평면도.
제3도는 본 발명의 MOS 트랜지스터 배치를 나타내는 평면도.
제4A도와 4B도는 제3도에 도시된 바와 같은 복수의 트랜지스터 배치를 사용한 경우 얻어지는 이점을 각각 나타내는 도면.
제5A도와 5B도는 각각 종래의 트랜지스터 배치를 상용한 경우 얻어지는 단점을 나타내는 개통도.
제6A도와 4A도 또는 5A도에 도시된 구조에 의해 실현된 다른 논리회로의 개통도.
제6B도는 제4B도 또는 5B도에 도시된 구조에 의해 실현된 다른 논리회로의 개통도.
제7도는 제3도에 도시된 바의 트랜지스터 배치를 각각 갖는 다수의 기본 셀을 갖는 반도체 집적회로장치의 평면도.
제8도는 본 발명의 제1실시예에 의한 마스터 슬라이스형 반도체 집적회로의 평면도.
제9도는 제7도에 도시된 기본 셀 영역의 일부를 나타낸 평면도.
제10도는 제9도에 도시된 CMOS 트랜지스터의 영역의 평면도.
제11도는 제10도에 도시된 CMOS 트랜지스터 영역에 형성된 회로의 등가회로도.
제12~15도는 각각 제9도의 A-A, B-B, C-C, D-D라인을 따라 취한 절개도.
제16도는 본 발명의 제1실시예의 기본 셀의 적용을 나타낸 도면.
제17도는 인버터의 회로도.
제18도는 제17도에 도시된 인버터의 평면도.
제19도는 NAND회로의 회로도.
제20도는 제19도의 NAND회로의 평면도.
제21도는 NOR회로의 회로도.
제22도는 제21도의 NOR회로의 평면도.
제23도는 단일 포트 RAM 셀의 회로도.
제24도는 제23도에 도시된 단일 포트 RAM 셀의 평면도.
제25도는 이중 포트 RAM셀의 회로도.
제26도는 제25도의 이중포트 RAM 셀의 평면도.
제27도는 ROM의 회로도.
제28도는 제27도의 ROM의 평면도.
제29~29D도는 본 발명의 제1실시예의 변형예의 평면도.
제30도는 본 발명의 제2실시예의 평면도.
제31도는 본 발명의 제3실시예의 평면도.
제32도는 본 발명의 제4실시예의 평면도.
제33도는 본 발명의 제5실시예의 평면도.
제34A~34D는 본 발명의 제6실시예와 그의 변형예의 평면도
제35도는 본 발명의 제7실시예의 평면도.
제36도는 본 발명의 기본 셀을 사용한 혼성 LSI의 평면도.
본 발명은 반도체 집적회로장치에 관한 것이며, 보다 구체적으로는, 마스터 슬라이스(master-slice)형 반도체 집적회로장치(게이트 어레이)와 같이, 기본 셀들이 규칙적으로 배열된 반도체 집적회로장치와 기본 셀들이 표준 셀, cpu코어 및 아날로그 회로와 하게 칩상에 형성된 혼성 LSI회로에 관한 것이다.
예를들면, 마스터 슬라이스형 반도체 집적회로장치는, 칩 주변영역으로 둘러싸인 칩 중앙영역상에 설치된 기본 셀들을 배열한 구성으로 되어 있다.
종래에는, 상기 기본 셀들이 배선채널식으로 배열되어, 칩상의 기본 셀 배치영역과 배선채널영역이 칩 중앙 영역상에서 서로 분리돼 있다. 최근 게이트수를 증가시키기 위하여, SOG(Sea-of-Gates)형 마스터 슬라이스형 반도체 집적회로장치의 개발이 활발히 전행돼 왔다. 이 SOG형에서는 칩 중앙 영역전면상에 복수의 게이트 셀이 배치돼 있다.
마스터 슬라이스형 반도체 집적회로장치에서는, RAM과 RAM등의 대규모 마크로 셀들을, 인버터와 NAND회로와 같은 논리 유니트 셀들과 함께 배치해야 한다. 이점을 고려하면, 상기 마스터 슬라이스형 반도체 집적회로장치의 기본 셀들이 상기 단위 셀과 마크로 셀을 효율적으로 배열할 수 있는 구조를 갖는 것이 바람직하다.
제1도는 상기 마스터 슬라이스형 반도체 집적회로장치에 대한 통상의 기본 셀을 나타낸다. 제1도의 기본 셀은, N+형 확산영역(1~3), P+확산영역 및 폴리실리콘제 게이트 전극을 구비하고 있다.
n형 MOS 트랜지스터(이하, 간단히 nMOS 트랜지스터라고 기재함)(11)는, N+형 확산영역(1,2)과 게이트 전극(7)으로 구성돼 있다.
nMOS 트랜지스터(12)는, N+의 확산영역(2,3)과 게이트 전극(8)으로 구성돼 있다. P형 MOS 트랜지스터(이하 간단히 pMOS 트랜지스터라고 기재함)(13)는, P+형 확산영역(4,5)과 게이트 전극(9)으로 구성돼 있고, pMOS 트랜지스터(14)는, P+형 확산영역(5,6)과 게이트 전극(10)으로 구성돼 있다.
제2도는 마스터 슬라이스형 반도체 집적회로장치에 대한 다른 종래의 기본 셀을 나타낸다. (USP No. 5,053,993) 제2도의 기본 셀은 N+형 확산영역(15~23), P+형 확산영역(24~26) 및, 폴리실리콘으로 된 게이트 전극(27~30)을 구비하고 있다.
nMOS 트랜지스터(31)는, N+형 확산영역(15,16)과 게이트 전극(27)으로 구성돼 있다.
nMOS 트랜지스터(32)는, N+형 확산영역(16,17)과 게이트 전극(28)으로 구성돼 있다.
pMOS 트랜지스터(33)는, P+형 확산영역(24,25)과 게이트 전극(27)으로 구성돼 있고, pMOS 트랜지스터(34)는, P+형 확산영역(25,26)과 게이트 전극으로 구성돼 있다.
nMOS 트랜지스터(35)는, N+형 확산영역(18,19)과, 게이트 전극(29)으로 구성돼 있다.
nMOS 트랜지스터(36)는, N+형 확산영역(19,20)과 게이트 전극(30)으로 구성돼 있다.
nMOS 트랜지스터(37)는, N+형 확산영역(21,22)과 게이트 전극(29)으로 구성돼 있고, nMOS 트랜지스터(38)는 N+형 확산영역(22,23)과 게이트 전극(30)으로 구성돼 있다.
제2도에 도시된 기본 셀은, 2포트 RAM용으로 적합하다. 이 경우, nMOS 트랜지스터(31,32)와 pMOS 트랜지스터(33,34)는, 메모리 셀로서 기능하는 2개의 인버터를 구성하며, 4개의 nMOS 트랜지스터(35~38)는, 상기 메모리 셀을 2쌍의 비트선에 선택적으로 접속시키기 위한 각각의 전송게이트를 구성한다. 통상, nMOS 트랜지스터(35~38)는, 독출/기입동작의 오류를 방지키 위해서, 상기 트랜지스터들(31~34)보다 더 작은 크기를 갖는다.
그러나, 제1도에 도시된 종래의 기본 셀은 후술하는 바의 단점을 갖고 있다.
제2도에 도시된 종래의 기본 셀은 하기의 단점들을 갖고 있다. 제2도의 기본 셀은 nMOS 트랜지스터(35~38)의 존재때문에 길이 방향 또는 횡방향으로 길다. 따라서, 배선층의 배치는, 이웃한 배선층들(채널들)간에 큰 배선 피치를 요구하며, 논리 단위 셀의 할당과 배선채널 영역 형성에 관한 자유도가 작다. 또한, 제2도의 기본 셀들을 사용하여 단일 포트 RAM을 구성하면, 일부 트랜지스터들은 상기 단일 포트 RAM을 구성하는데 사용되지 않기 때문에 기본 셀을 효율적으로 사용할 수 없다. 이러한 단점들은, 기본 셀, 표준 셀, CPU 코어 및 아날로그 회로를 갖는 혼성 LSI의 경우도 마찬가지다.
본 발명의 일반 목적은, 상기 단점들을 제거한 마스터 슬라이스형 반도체 집적회로장치를 제공하는데 있다.
본 발명의 보다 구체적인 목적은, 논리 셀 단위의 할당과 배선채널 영역의 선택에 관한 더 높은 자유도를 제공할 수 있고, 기본 셀들을 효율적으로 사용하여 논리단위 셀, RAM 셀들, 및/ 또는 ROM 셀들을 형성할 수 있는 트랜지스터 배열을 갖으며, 기본 셀 영역의 트랜지스터의 채널폭이 감소되어, 집적도가 증가된, 마스터 슬라이스형 반도체 집적회로장치를 제공하는데 있다.
상기 본 발명의 목적은, 제1트랜지스터와 제2트랜지스터를 구비하며, 상기 제1과 제2트랜지스터가 제1방향으로 나란히 배열돼 있고, 상기 제1과 제2트랜지스터가 각각, 상기 제1방향과 직각인 제2방향으로 뻗은 제1과 제2게이트 전극을 갖고 있고, 상기 제1게이트 전극이 상기 제1방향으로 배열된 제2게이트 콘택트가 형성될수 있는 제1부분을 갖고 있고, 상기 제2게이트 전극이 상기 제1방향으로 배열된 2개의 게이트 콘택트가 형성될 수 있는 제2부분을 갖고 있는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적회로장치에 의해 달성된다.
상기 본 발명의 목적들은 또한, 제1트랜지스터 배열과 제2트랜지스터의 배열을 구비하며, 상기 제1과 제2트랜지스터 배열이 각각 제1과 제2도전율을 갖는 마스터 슬라이스형 반도체 집적회로장치에 있어서, 상기 제1과 제2트랜지스터 배열 각각이 제1트랜지스터와 제2트랜지스터를 구비하며, 상기 제1과 제2트랜지스터는 제1방향으로 나란히 배열돼 있고 상기 제1방향과 직각인 제2방향으로 뻗은 제1과 제2게이트 전극을 각각 갖고 있고, 상기 제1과 제2트랜지스터 배열은 제2방향으로 나란히 배열되 있으며, 상기 제1게이트 전극이, 상기 제1방향으로 배열된 2개의 게이트 콘택트가 형성될 수 있는 제1부분을 갖고 있고, 상기 제2게이트 전극이 상기 제1방향으로 배열된 2개의 게이트 콘택트가 형성될 수 있는 제2부분을 갖고 있는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적회로장치에 의해 달성된다.
본 발명의 기타 목적, 특장점들은, 첨부도면을 참조한 하기 설명으로부터 명백히 알 수 있을 것이다.
제3도는 본 발명에 의한 반도체 집적회로장치의 기본 셀을 구성하는 MOS 트랜지스터 배열을 나타내는 평면도이다. 라인들(39~41)은, X방향으로 뻗어있고, 상기 X방향과 직각인 Y방향에서 정의되는 간격(배선 피치)을 갖고 잇는 배선채널들을 나타낸다.
라인(42)와 (43)은, X방향으로 뻗어있고 Y방향에서 정의되는 간격(배선 피치)을 갖는 배선채널들을 나타낸다. 제3도에 도시된 트랜지스터 배열은, 소오스 또는 드레인으로서 작용하는 불순물 확산영역(44~46)을 구비하고 있다. 상기 확산영역들(44~46)은 반도체 기판내에 형성돼 있고, Y방향으로 나란히 배열돼 있다. 상기 배선채널들(39,40,41)은,상기 확산영역들(44,45,46)위로 각각 뻗어있다.
게이트 전극(47)과 (48)은, 제3도에 도시된 바와 같이 형성돼 있다. 상기 게이트 전극(47)은, 좁은 부분(49), 제1넓은 부분(50) 및 제2넓은 부분(51)을 갖고 있다.
이와 유사하게, 상기 게이트 전극(48)은 좁은 부분(52), 제1넓은 부분(53) 및 제2넓은 부분(54)을 갖고 있다. 상기 게이트 전극(47)의 좁은 부분(49)은, 상기 확산영역(44)와 (45)간의 기판영역(채널영역)위를 X방향으로 뻗어서, 상기 제1과 제2넓은 부분(50)과 (51)을 서로 접속시키고 있다.
보다 구체적으로는, 상기 게이트 전극(47)의 제1넓은 부분(50)이, 상기 좁은 부분(49)의 좌단부에 접속돼 있고, 제3도의 불순물 확산영역들(44,45)의 각각의 좌단부의 외측에 배치돼 있다.
상기 제1넓은 부분(50)은, 배선채널(42)이 배선채널(39)와(40)과 각각 교차하는 교차점에서 게이트 콘택트 영역(55)와 (56)을 갖고 있다.
상기 게이트 전극(47)의 제2넓은 부분(51)은 상기 좁은 부분의 우단부에 접속돼 있고, 불순물 확산영역의 우단부외측에 배치돼 있다.
상기 제2넓은 부분(51)은, 상기 배선채널(43)과 배선채널(39)의 교차점에 위치된 게이트 영역(57)을 갖고 있다.
상기 게이트 전극(48)의 좁은 부분(52)은, 상기 확산영역(45)와, 확산영역(46)간의 기판 영역(채널영역) 위로 뻗어서, 상기 제1넓은 부분(53)과 제2넓은 부분(54)를 서로 접속하고 있다.
보다 구체적으로는, 게이트 전극(48)의 제1넓은 부분(53)은 상기 좁은 부분(52)의 좌단부에 접속돼 있고, 제3도의 불순물 확산영역(46)의 좌단부 외측에 배치돼 있다.
제1넓은 부분(53)은, 상기 배선채널(42)과 배선채널(41)의 교차점에 단일 게이트 콘택트 영역(58)을 갖고 있다. 상기 게이트 전극(48)에 제2넓은 부분(54)은, 좁은 부분(52)의 우단부에 접속돼 있고, 불순물 확산영역(45,46)의 각각의 우단부 외측에 배치돼 있다.
제2넓은 부분(51)은, 상기 배선채널(43)이, 배선채널(40)과 (41)과 각각 교차하는 교차점에 배치된 게이트 콘택트 영역(58,59)을 갖고 있다.
상기 확산영역(44,45)과, 게이트 전극(47)이 MOS 트랜지스터(61)를 구성하고 있다.
확산영역(45,46)과 게이트 전극(48)이 MOS 트랜지스터(62)를 구성하고 있다.
상기 확산영역(44,45,46)이 N+형 확산영역이면, 상기 MOS 트랜지스터(61,62)는 nMOS 트랜지스터이다. 상기 확산영역(44,45,46)이 P+형 불순물 확산영역이면, 상기 MOS 트랜지스터(61,62)는 pMOS 트랜지스터이다.
상기 게이트 전극(47)은, Y방향으로 배열된 제1넓은 부분(50)내에 형성된 2개의 게이트 콘택트 영역(55,56)을 갖고 있고, 게이트 전극(48)은, 제2넓은 부분(54)내에 형성된, Y방향으로 배열된 2개의 게이트 콘택트 영역(59,60)을 갖고 있음은 매우 중요하다.
제3도에 도시된 바와 같은 2의 트랜지스터 배열은, 상보형 MOS(CMOS) 트랜지스터를 구성하는데 사용된다. 제4A도는, 각각 제3도의 구조를 갖는 2개의 트랜지스터 배열(200)을 갖는 CMOS 트랜지스터 영역을 나타내고 있다. 상기 트랜지스터 배열들(200)은, Y방향으로 서로 반사대칭으로 배치돼 있다.
상기 트랜지스터 배열들(200)중 하나는 P형, 그 다른 하나는 N형이다. 제4A도에서, 기호 “+”는, 예를들면 CAD(computer Aided Design) 시스템에서 기준용으로 사용되는 그리드를 나타낸다.
제4A도에 도시된 각각의 트랜지스터 배열(200)은 상기 X방향으로 뻗은 각각의 배선채널에 대해 5그리드를 갖고 있고, Y방향으로 뻗은 각각의 배선채널에 대한 3개의 그리드를 갖고 있다. 제6A도에 도시된 논리회로를 구성하기 위해서 CMOS 트랜지스터 영역에 대해 배선이 설치돼 있다. 제6A도에 도시된 논리회로는, 병렬 접속된 2개의 CMOS 인버터를 구비하고 있다.
제4A도에서, 각각의 굵은 실선은, 제1배선층 레벨에 형성된 배선라인을 나타내며, 각각의 굵은 해칭선은, 상기 제1배선층 레벨보다 더 높은 제2배선층 레벨에 형성된 배선을 나타낸다.
기호 “▲”는, 제1레벨 배선과 벌크(bulk)(트랜지스터 배열(200)이 형성된 반도체 기판)간의 콘택트를 나타낸다. 기호 “■”는, 상기 제1레벨 배선라인과 제2레벨 배선 라인간의 콘택트를 나타낸다. 배선라인(210)은 그의 4개의 게이트 콘택트 각각을 통하여 4개의 게이트 전극과 접촉돼 있고, 제6A도에 도시된 논리회로의 입력단으로서 작용한다.
배선(212)은, 그의 3콘특트중 하나를 통하여 좌측 트랜지스터 배열(200)의 중앙 확산영역과 접촉돼 있고, 그의 3콘택트중 하나를 통하여 우측 트랜지스터 배열(200)의 중앙 확산영역과 접촉돼 있다. 배선(212)은, 제6A도에 도시된 논리회로의 출력단으로서 작용한다.
전압 VSS를 갖는 전원라인(214)은 상기 제2배선층 레벨에 형성돼 있고, X방향으로 뻗어 있다. 이와 유사하게, 전압 VDD를 갖는 전원라인(216)이, 제2배선층 레벨에 형성돼 있고, X방향으로 뻗어있다. 기판 콘택트층들(222)은, X방향으로 뻗어있다. 상기 전압 VDD는, 전압 VSS보다 더 높다.
상기 기판 콘택트 층들(222)각각은 3그리드에 상당하는 길이이다. 전원라인(214)은, 기판 콘택트층들(222)중 하나와 접촉돼 있고, 전원라인(216)은, 상기 기판 콘택트층들(222)중 다른 하나와 접촉돼 있다. 배선라인(218)은 Y방향으로 뻗어있고, 그의 중앙 확산영역이외의 상기 좌측 트랜지스터배열(100)의 2확산영역과 접촉돼 있다. 또한 배선 라인(218)은, 제1배선층 레벨에서 전원라인(214)과 접촉돼 있고, 상기 제2배선층레벨에서 전원라인(216)과 접촉돼 있다.
배선라인(220)이 Y방향으로 뻗어있고, 그의 중앙 확산영역이외의 다른, 우측 트랜지스터 배열(100)의 2확산영역과 접촉돼 있다.
또한, 상기 배선라인(220)은 상기 제2배선층레벨에서 상기 전원라인(214)과, 상기 제1배선층 레벨에서 전원라인(216)과 접촉돼 있다.
제5A도는 제1도에 도시된 바와 동일한 방법으로 각각 형성된, 2개의 종래 트랜지스터 영역(300)을 포함한 종래의 CMOS 영역을 갖고 있다. 제6A도에 도시된 논리회로를 구성하기 위하여 하기 배선들이 배치돼 있다.
배선(310)이 그의 4개의 콘택트 각각을 통하여 제4게이트 전극과 접촉돼 있고, 입력단으로서 기능한다. 배선(312)은, 상기 트랜지스터 배열(300)중앙 확산영역과 접촉돼 있다.
전원라인(314,316)은. 제4A도에 도시된 바와 동일방법으로 설치돼 있고, 배선들(318,320)이 제4A도에 도시된 바와 동일 방법으로 설치돼 있다. 상기 전원라인(314,316)이 기판 콘택트 층들(322)위로 뻗어있다.
제4A도에 도시된 배열은, 하기와 같은 제5A도에 도시된 배열보다 우월하다.
Y방향에서, 제4A도에 도시된 게이트 콘택트에 대한 배선(210)은, 2개의 그리드에 상당하는 길이이고, 한편, 제5A도에 도시된 게이트 콘택트에 대한 배선(310)이 3개의 그리드에 대응하는 길이를 갖고 있다.
따라서, 제4A도에 도시된 배열은, 다른 배선 라인에 배치에 관한 자유도가 증가돼 있다.
예를들면, 제4A에 도시된 바와 같이, 제6A도에 도시된 논리회로의 출력단을 구성하는 배선(212)은, 트랜지스터 배열(200)의 게이트 전극(넓은 부분)위로 뻗어있다. 다른한편, 제5A도로부터 알 수 있듯이, 상기 배선라인(310)의 존재로 인하여, 트랜지스터 배열(200)의 게이트 전극들(넓은 부분)위에 배선(312)을 배치할 수 없다. 상기 배열에서 상기 전원라인(314)아래에 배선(312)이 깔려 있다. 상기 X방향의 배선(312)위로 뻗어 있는 배선(도시안함)이 그리드 G1 또는 G2에서 배선(212)과 접촉될 필요가 있는 경우, 상기 접촉은(홀(hole)을 통하여) 콘택트의 중첩없이 형성할 수 있다.
그 이유는, 상기 게이트 전극들과의 접촉을 위하여, 그리드 G1또는 G2가 모두 사용되지 않기 때문이다. 동일한 그리드 위치에 각각 형성된 콘택트의 중첩은, 전류발생처리에 의해서 형성할 수 있음을 주목해야 한다.
그러나, 이러한 처리는, 반도체 집적회로장치의 제조비용을 높인다. 이점에서, 통상적으로는, 동일한 그리드 위치에서, 콘택트들이 서로 겹치게 형성하는 것은 바람직하지 못하다.
다른 한편, 상기 배선(310)위로 X방향으로 뻗은 배선(도시안함)이 상기 그리드 G1 또는 G2와 접촉한 필요가 있는 경우, 상기 중첩이 발생한다.
그 이유는, 상기 배선(310)이 상기 그리드 G1과 G2에서 게이트들과 접촉되기 때문이다.
제4B도는 본 발명에 의한 2개의 트랜지스터 배열을 갖는 CMOS 트랜지스터 영역을 갖고 있고, 상기 영역에서는, 제6B도에 도시된 논리회로를 구성하기 위해 배선들이 설치돼 있다. 제6B도에 도시된 논리회로는, 2개의 케스케이드(cascaded)인버터를 구비하고 있다. 제6B도에서, 제6A도에 도시된 것들과 동일한 부재들은, 동일 참조번호가 부기돼 있다. 배선(224)은, 제6B도의 논리회로의 제1스테이지에서 CMOS 인버터의 게이트들을 서로 접속시키고 잇다.
상기 배선(224)은, 상기 논리회로의 입력단으로서 작용한다. 배선(226)은, 제2스테이지의 CMOS 인버터의 상보형 트랜지스터의 게이트와 제1스테이지의 CMOS 인버터의 상보형 트랜지스터의 드레인을 접속시킨다.
배선(228)은, 제2스테이지의 CMOS 인버터의 드레인들을 접속하고 있다. 상기 배선(228)은, 논리회로의 출력단으로서 작용한다.
제5B도는, 제1도에 도시된 바와 동일한 방법으로 각각 형성된, 2개의 종래의 트랜지스터 영역(300)을 포함한 종래의 CMOS 영역을 나타내고 있다. 제6B도의 논리회로를 구성하기 위하여 하기 배선들이 설치돼 있다.
제5B도에서, 제4B도에 도시된 것들과 동일한 부재들은, 동일 참조번호가 부기돼 있다.
배선(324)은, 제6B도의 논리회로의 제1스테이지에서 CMOS 인버터의 상보형 트랜지스터의 게이트들을 서로 접속시키고 있다.
상기 배선(324)은, 제6B도에 도시된 상기 논리회로의 입력단으로서 작용한다.
배선(326)은, 제2스테이지의 CMOS 인버터의 상보형 트랜지스터의 게이트와 제1스테이지의 CMOS 인버터의 상보형 트랜지스터의 드레인을 접속시킨다.
배선(328)은 제2배선의 CMOS 인버터의 상보형 트랜지스터의 드레인들을 접속시키고 있다.
상기 배선(328)은, 제6B도에 도시된 논리 회로의 출력단으로서 기능한다.
제4B도에 도시된 배열은. 제4A도에 도시된 배열과 동일한 이점을 갖고 있고, 제5B도에 도시된 배열은, 제5A도에 도시된 배열과 단점을 갖고 있다. 즉, 상기 배선(226)은, 2개의 그리드에 상당하는 Y방향 길이를 갖고 있고, 배선(326)은 3개의 그리드에 상당하는 Y방향길이를 갖고 있다.
배선(228)이 상기 그리드 G1과 G2위로 뻗어 있고, 배선(328)이 전원라인(314)아래에 깔려 있다. 제4B도에서, 제2배선층 레벨에 배치된 배선(도시안됨)이 그리드 G1 또는 G2에서, 배선(228)과 콘택트의 중첩없이 접촉될 수 있다. 다른 한편, 제5B도에서, 제2배선층 레벨에 배치된 배선(도시안함)이, 그리드 G1 또는 G2에서 배선(228)과, 콘택트 중첩없이 접촉될 수 없다.
제4B도에 도시된 배열은 부가적인 이점을 갖는 한편, 제5B도에 도시된 배열은 부가적인 단점을 갖고 있다. 제2배선층 레벨에 배치된 배선(도시안함)이 콘택트 중첩 없이 배선(328)과 접촉돼야하는 경우, 상기 배선이, 예를들어, 그리드 G3에서 배선(328)의 확장부(도시안함)와 접촉돼야 한다.
상기 배선(328)과의 콘택트가 그리드 G3에서 형성되는 경우, 상기 그리드 G3에 형성된 상기 콘택트 때문에 상기 제1배선층 레벨에 배치되고, 상기 그리드 G3위를 Y방향으로 뻗은 다른 배선을 설치하는 것이 불가능하다.
이점을 고려해서, 통상, 3개의 확산영역 각각이, 4개의 그리드를 구비하고 있다.
이 경우, 배선(328)과의 콘택트가 상기 그리드 G3에서 형성되더라도, 제1배선층에 설치되고 상기 “제4”그리드 위로 Y방향으로 뻗은 다른 배선을 설치하는 것이 가능하다.
따라서, 제5B도에 도시된 배열은, 배선 설계의 자유도가 매우 작다.
다른한편, 제2배선층 레벨에 설치된 배선(도시안함)과 배선(228)간의 콘택트를, 콘택트를 중첩없이, 상기 그리드 G1 또는 G2에 형성할 수 있다. 따라서, 상기 제1배선층 레벨에 배치되고 상기 그리드 G3위로 Y방향으로 뻗은 다른 배선을 설치할 수 있다.
즉, 상기 Y방향으로 뻗은 다른 배선을 설치하기 위하여 각 확산영역의 그리드 수를 증가시킬 필요가 있다.
상기 게이트 전극 각각이, 제4A도와 4B도에 도시된 굴곡부(250)를 갖고 있음을 주목해야 한다.
상기 굴곡부(250)를 형성함으로써, 이웃한 게이트 전극간의 거리를 일정히 유지하기가 가능하다.
후술하는 바와 같이, 각각, 제3도에 도시된 구조를 갖는 복수의 트랜지스터 배열을 결합함으로써 다양한 기본 셀들을 제조할 수 있다.
본 발명의 실시예들을 하기에 설명한다.
제7도는 다수의 기본 셀을 갖는 반도체 집적회로의 평면도이고, 각각의 셀들이 제3도에 도시된 바와 같이 복수의 트랜지스터 배열을 갖고 있다.
제7도에 도시된 장치는, 칩(63), 입출력 셀(64), 기본 셀 영역(65) 및, 상기 기본 셀 영역(65)내에 행과 열로 배열된 기본 셀들(66)을 구비하고 있다. 본 발명의 제1실시예는 제8도에 도시된 바와 같이, 마스터 슬라이스형 반도체 집적회로장치이다.
제8도에 도시된 마스터 슬라이스형 반도체 집적회로장치는, 1기본 셀의 폭과 동등한 X방향폭을 각각 갖고 있는 논리단위 셀들을 갖고 있다. 상기 장치는, 또한 1기본 셀의 2배폭의 X방향 폭을 갖고 있는 논리단위 셀들을 구비하고 있다. 배선채널영역(69)은, 1기본 셀과 동등한 X방향폭을 갖고 있다.
배선채널(70)은, 1기본 셀의 2배폭의 X방향폭을 갖고 있다. 논리단위 셀(71)은, 배선채널 영역없이 배열된 기본 셀들을 갖고 있다. RAM블록들(72A,72B,72C)가 RAM블록(73)이 설치돼 있다.
제9도는 제7도의 기본 셀 영역(65)의 일부를 나타내는 평면도이다. 제9도에 도시된 각각의 기본 셀은, Y방향으로 나란히 배열된 CMOS 트랜지스터 영역들(74,75)을 구비하고 있다. 상기 CMOS 트랜지스터 영역들(74,75)은, 그 평면도상에서 서로 상이한 배열을 갖고 있다. 더욱 구체적으로는, 상기 CMOS 트랜지스터영역(74)와(75)는,X방향으로 뻗은 경계선에 대하여 대칭적이다.
기판 콘택트 영역들에 형성된 기판 콘택트들(78)이, 각각의 기본 셀(66)의 각각의 종단부를 따라 일렬로 배열돼 있다.
제10도는, X방향으로 나란히 배열된, nMOS 트랜지스터 영역(79)과 pMOS 트랜지스터 영역(80)을 구비한, CMOS 트랜지스터 영역(74)의 평면도이다.
Y방향으로 일정간격으로 서로 이격된 배선채널들(81~83)은, X방향으로 뻗어있다.
배선채널들(84∼93)은, Y방향으로 뻗어 있고, X방향으로는 일정간격으로 서로 이격돼 있다.
상기 nMOS 트랜지스터(79)는, Y방향으로 나란히 배열된 N+형 확산영역(94~96)을 구비하고 있다.
상기 확산영역(94~96) 각각은 3개의 콘택트 영역(97)을 갖고 있고, 소정의 그리드에 배치되어, X방향으로 일렬로 배열돼 있다.
2개의 게이트 전극(98,99)은 폴리실리콘으로 구성돼 있다. 상기 게이트 전극(98)은, 좁은 부분(100), 제1넓은 부분(101) 및 제2넓은 부분(102)을 갖고 있다.
게이트 전극(99)은, 좁은 부분(103), 제1넓은 부분(104) 및 제2넓은 부분(105)을 갖고 있다. 상기 게이트 전극(98)의 좁은 부분(100)은 X방향으로 뻗어있고, 상기 N+형 확산영역들(94,95)위에 배치돼 있다.
상기 제1넓은 부분(101)은 상기 좁은 부분(100)의 좌단부에 접속돼 있고, 제10도의 평면도상의 N+형 확산영역들(94,95)의 좌단부 외측에 배치돼 있다.
상기 제1넓은 부분(101)은, 상기 배선채널(84)이 배선채널(81)과 (82)와 각각 교차하는 교차점에 각각 설치된 게이트 콘택트 영역들(106,107)을 갖고 있다. 즉, 상기 게이트 콘택트 영역(106)과 (107)이 Y방향으로 일렬로 배열돼 있다.
상기 게이트 전극(98)의 제2넓은 부분(102)은, 상기 좁은 부분(100)의 우단부에 접속돼 있고, 제10도의 평면도상의 N+형 확산영역(94)의 우단부외측에 배치돼 있다.
상기 제2넓은 부분(102)은, 배선채널(81)과 (88)이 서로 교차하는 교차점에 배치된 게이트 콘택트 영역(108)을 갖고 있다.
상기 게이트 전극(99)은 좁은 부분(103)은, N+형 확산영역(95)과 (96)간의 채널영역위로 X방향으로 뻗어 있다. 상기 게이트 전극(99)의 제1넓은 부분(104)은 상기 좁은 부분(103)의 좌단부에 접속돼 있고, 제10도의 평면도상의 불순물 확산영역(96)의 좌단부 외측에 설치돼 있다. 상기 제1넓은 부분(104)은, 상기 배선채널(84)와 배선채널(83)의 교차점에 단일 게이트 콘택트 영역(109)을 갖고 있다.
상기 게이트 전극(99)의 제2넓은 부분(105)은 상기 좁은 부분(103)의 우단부에 접속돼 있고, 상기 N+형 확산영역들(95,96)의 각각의 좌단부 외측에 배치돼 있다. 상기 제2넓은 부분(105)은, 배선채널(88)이 배선채널(82),(83)과 각각 교차하는 교차점에 설치된 게이트 콘택트 영역(110,111)을 갖고 있다.
상기 pMOS 트랜지스터영역(80)은, 배선채널들(81~83) 하부에 각각 배치되고, Y방향으로 설치된 P+형 확산영역(112~114)을 구비하고 있다. 상기 확산영역(112∼114)각각은, X방향으로 일렬로 배열된 3개의 콘택트영역(115)을 갖고 있다. 상기 pMOS 트랜지스터영역(80)은, 2개의 게이트 전극(116,117)을 구비하고 있다. 상기 게이트 전극(116)은, 좁은 부분(118), 제1넓은 부분(119), 제2넓은 부분(120)을 구비하고 있다.
상기 전극(117)은, 좁은 부분(121), 제1넓은 부분(122) 및 제2넓은 부분(123)을 구비하고 있다.
상기 게이트 전극(116)의 좁은 부분(118)은, P+형 확산영역(112)과 (113)위로 X방향으로 뻗어 있다. 제1넓은 부분(119)은 상기 좁은 부분(118)의 좌단부에 접속돼 있고, 제10도의 평면도상의 N+형 확산영역(112)의 좌단부외측에 설치돼 있다. 상기 제1넓은 부분(119)은 상기 배선채널(81)과 배선채널(82)의 교차점에 게이트 콘택트 영역(124)을 갖고 있다.
상기 게이트(116)의 제2넓은 부분(120)은, 상기 좁은 부분(118)의 우단부에 접속돼 있고 제10도의 평면도상의 상기 P+형 확산영역들(112,113)의 각각의 우단부 외측에 배치돼 있다. 상기 제2넓은 부분(120)은, 배선채널(93)이 배선채널(81),(82)와 각각 교차하는 교차점에 설치된 게이트 콘택트 영역(125,136)을 갖고 있다.
상기 게이트 전극(117)의 좁은 부분(121)은, P+형 확산영역(113)과 (114)간의 채널영역 위로 X방향으로 뻗어 있다. 상기 게이트 전극(117)의 제1넓은 부분(122)은 상기 좁은 부분(121)의 좌단부에 접속돼 있고, 제10도의 평면도상의 불순물 확산영역(113)과 (114)의 각각의 좌단부외측에 설치돼 있다. 상기 제1넓은 부분(122)은, 상기 배선채널(89)과, 상기 배선채널(82)과 배선채널(83)의 교차점들에 2개의 게이트 콘택트 영역(127,128)을 갖고 있다. 상기 게이트(117)의 제2넓은 부분(123)은, 상기 좁은 부분(121)의 우단부에 접속돼 있고, 상기 P+형 확산영역(114)의 좌단부 외측에 배치돼 있다. 상기 제2넓은 부분(123)은, 배선채널(93)이 배선채널(83)과 교차하는 교차점에 설치된 단일 게이트 콘택트 영역(129)을 갖고 있다.
상기 CMOS 트랜지스터 영역(74)은, N+형 확산영역(94,95)과 게이트 전극(98)으로 구성된 nMOS 트랜지스터(130)와, N+형 확산영역(95,96)과 게이트 전극(99)으로 구성된 nMOS 트랜지스터(31)를 구비하고 있다. 또한, 상기 P+형 확산영역들(112,113)과 게이트 전극(116)이 pMOS 트랜지스터(132)를 구성하고 있고, P+형 확산영역들(113,114)과 게이트 전극(117)이 pMOS 트랜지스터(133)를 구성하고 있다.
제11도는 상기 CMOS 트랜지스터 영역(74)내에 형성된 회로의 등가회로도이다.
상기 CMOS트랜지스터 영역(74)을 X축에 대하여, 180°회전시킴으로써, CMOS트랜지스터 영역(75)의 배열과 동일하게 된다.
제12~15도는 제9도의 A-A,B-B,C-C,D-D선을 따라 각각 취한 도면이다.
상기 게이트 전극들 밑에 깔린 게이트 절연막들은 편의상 생략돼 있다.
상기와 같이 구성된 기본 셀들(66)은, 예를 들면, 제16도에 도시된 바와 같이 사용된다.
제11-A도는, X방향의 기본 셀들(66)의 배열을 나타내고 있다. 제11-B도와 제11-C도는 각각, 논리단위셀(67)과 배선채널(69)을 함유한 배열을 나타낸다. 제11-D도는 X방향의 RAM 셀들(72A)의 배열을 나타낸다.
제11-E도는 X방향의 ROM 셀들(73)의 배열을 나타낸다. 본 발명의 제1실시예에 의하면 논리단위셀들과 배선채널들이 각각 1기본 셀의 폭과 동등한 폭을 갖도록 된 배열을 설계할 수 있다. 따라서, 상기 제1실시예는 논리단위셀들의 할당과 배선채널의 선택에 대하여 높은 자유도를 갖는다. 또한, 상기 ROM 셀들과 RAM 셀들이, 1기본 셀의 폭과 각각 동일한 폭을 갖는 배열로 설계할 수 있다.
제17도에 도시된 인버터는 제18도에 도시된 바와 같이 구성할 수 있다. 이 도면에 도시된 인버터는, pMOS 트랜지스터(136,137), nMOS 트랜지스터(138,139)를 구비하고 있다. 제18도에서, 점묘된 스트립은 상기 제1배선층 레벨에 설치된 알미늄 배선을 나타낸다. 제18도에 도시된 기호들은, 제4A,4B,5A,5B도는 도시된 것들과 동일 의미를 갖고 있다.
기호 “·”는 그리드를 나타내며, 상기 기호 “+”와 대응한다. 전압 VSS와 VDD를 갖는 전원라인이 Y방향으로 뻗어있음을 주목해야 한다. 이러한 전원라인 배열은, 제4A도와 4B도에 도시된 것과 다른다.
제19도에 도시된 2입력 NAND 회로는 제20도에 도시된 바와 같이 구성할 수 있다.
제19도의 2입력 NAND회로는, pMOS 트랜지스터(140,141)와 nMOS 트랜지스터(142,143)를 구비하고 있다. 제20도에 도시된 바와 같이, 전원라인들이 Y방향으로 뻗어있다.
제21도에 도시된 NOR 회로는, 제22도에 도시된 바와 같이 구성할 수 있다.
이들 도면에 도시된 NOR 회로는 pMOS 트랜지스터(144,145)와, nMOS 트랜지스터(146,147)를 구비하고 있다.
제23도에 도시된 바와 같은 단일 포트 RAM 셀은, 제24도에 도시된 바와 같이 구성할 수 있다. 이들 도면에서, WL은 워드선을 나타내며, BL과 /BL(BL바아(bar)에 상당함)은 비트선을 나타낸다. 제23도와 24도에 도시된 RAM 셀은, 각각 전송 게이트로서 작용하는 nMOS 트랜지스터(148,149)와 기억소자로서 작용하는 플립-플롭(150)을 구비하고 있다.
상기 플립-플롭(150)은, pMOS 트랜지스터(151,152)와 nMOS 트랜지스터(153,154)를 구비하고 있다.
제25도에 도시된 2중 포트 RAM 셀은 제26도에 도시된 바와 같이 구성할 수 있다.
이 도면들에서, WL1은 제1포트 워드선, BL1과 /BL1은 각각 제1포트비트선 WL2는 제2포트 워드선, BL2과 / BL2은 각각 제2포트 비트선을 나타낸다. 상기 2중 포트 RAM은, 워드선 WL1에 의해서 제어되는 전송 게이트로서 각각 작용하는 nMOS 트랜지스터(155)와 (156), 기억소자로서 기능하는 플립 플롭(157)을 구비하고 있다.
상기 플립플롭(157)은, pMOS 트랜지스터(158,159)와 nMOS 트랜지스터(160,161)로 구성돼 있다. 또한, 상기 2중 포트 RAM은, 워드선 WL2에 의해 제어되는 전송 게이트로서 작용하는 nMOS 트랜지스터(162)와 (163)과, 버퍼로서 작용하는 인버터(165)를 구비하고 있다.
또한, 상기 2중 포트 RAM은, 인버터(164)를 구성하는 pMOS 트랜지스터(166)와 nMOS 트랜지스터(167)과, 인버터(165)를 구성하는 pMOS 트랜지스터(168)와 nMOS 트랜지스터(169)를 구비하고 있다.
제27도에 도시된 ROM은 제28도에 도시된 바와 같이 구성할 수 있다. 이 도면들에서 WLn과 WLp는 각각 워드선을 나타내며, BL1~BL4는 각각 비트선을 타낸다.
상기 ROM은, 기억소자로서 각각 기능하는 nMOS 트랜지스터(170~173)와, 기억소자로서 각각 기능하는 pMOS(174~177)를 구비하고 있다.
좌에서 우로 비스듬히 해칭된 라인은 제2배선층 레벨보다 높은 제3배선층 레벨에 설치된 배선을 나타낸다. 기호“◆”는, 제2와 제3배선층 레벨간의 콘택트를 나타낸다. 상기 nMOS 트랜지스터(170~173)는, 상기 nMOS 트랜지스터들(170~173)의 드레인들이 비트선 BL1~BL4에 각각 접속돼야 하는가 여부를 결정함으로써 프로그램할 수 있다.
상기 pMOS 트랜지스터들(174~177)은, 상기 pMOS 트랜지스터(174~177)의 드레인이 상기 비트선들 BL1~BL4에 각각 접속돼야 하는가 여부를 결정함으로써 프로그램할 수 있다.
제24도와 제26도로부터, 상기 트랜지스터들 대부분이 각각 단일 포트 RAM 과 2중 포트 RAM을 구성하는데 사용됨을 알 수 있다.
3포트 RAM은 상기와 유사한 방법으로 구성할 수 있다. 또한, 제28도로부터, 상기 ROM 셀이 기본 셀(66)의 모든 트랜지스터에 의해 구성됨을 알 수 있다. 이러한 방법으로, 본 발명의 제1실시예의 기본 셀들을 효율적으로 사용함으로써, 논리 단위셀들, RAM 셀들 및 RAM 셀들을 구성할 수 있다.
물론, 본 발명의 제1실시예는, 제4A도와 4B도에 도시된 배열의 모든 장점들을 갖고 있다.
제29A도는 각각의 CMOS 트랜지스터 영역의 도전형과 전원라인 배열간의 제1관계를 나타낸다. 제29A도에 도시된 좌측 열의 기본 셀(66)은, X방향의 좌측열의 좌에서 우로 N+형 확산영역과 P+형 확산영역을 갖고 있다.
제29A도에 도시된 우측열의 기본 셀(66)은, X방향의 우측열의 좌에서 우로, P+형 확산영역과 N+형 확산영역을 갖고 있다. 즉, 좌측열의 기본 셀(66)의 P+형 확산영역은, 우측열의 기본 셀(66)의 P+형 확산영역과 대향하고 있다. 전원라인이 Y방향으로 뻗어있다.
참조번호(370)는 기판 콘택트 영역을 나타낸다.
제29B도는 각각의 CMOS 트랜지스터 영역의 도전형과 전원라인 배열간의 제2관계를 나타낸다. 제29B도에 도시된 좌측 열의 기본 셀(66)은, X방향의 좌측열의 좌에서 우로 N+형 확산영역과 P+형 확산영역을 갖고 있다.
제29B도에 도시된 우측열의 기본 셀(66)은, X방향의 우측열의 좌에서 우로, P+형 확산영역과 N+확산영역을 갖고 있다. 즉, 좌측열의 기본 셀(66)의 P+형 확산영역은, 우측열의 기본 셀(66)의 N+형 확산영역과 대향하고 있다. 전원라인 Y방향으로 뻗어있다.
제29C도는 각각의 CMOS 트랜지스터 영역의 도전형과 전원라인 배열간의 제3관계를 나타낸다. 제29도C에 도시된 좌측열의 기본 셀(66)은, X방향의 좌측열의 좌에서 우로 N+형 확산영역과 P+형 확산영역을 갖고 있다.
제29C도에 도시된 우측열의 기본 셀(66)은, X방향의 우측열의 좌에서 우로, P+형 확산영역과 N+확산영역을 갖고 있다. 즉, 좌측열의 기본 셀(66)의 P+형 확산영역은, 우측열의 기본 셀(66)의 P+형 확산영역과 대향하고 있다. 전원라인이 Y방향으로 뻗어 있다.
제29A도 또는 제29B도에 도시된 각 전원라인의 폭은, 제29C도에 도시된 각각의 전원 라인의 폭보다 더 크다. 따라서, 제29A도와 29B도에 도시된 전원라인은, 제29C도에 도시된 것들에 비해서, 큰 기계강도와 큰 파괴전압을 갖고 있다.
제29D도는 각각의 CMOS 트랜지스터 영역의 도전형과 전원라인 배열간의 제4관게를 나타낸다. 제29D도에 도시된 좌측열의 기본 셀(66)은, X방향의 좌측열의 좌에서 우로 N+형 확산영역과 P+형 확산영역을 갖고 있다.
제29D도에 도시된 우측열의 기본 셀(66)은, X방향의 우측열의 좌에서 우로, P+형 확산영역과 N+확산영역을 갖고 있다. 즉, 좌측열의 기본 셀(66)의 P+형 확산영역은, 우측열의 기본 셀(66)의 N+형 확산영역과 대향하고 있다. 전원라인이 Y방향으로 뻗어있다.
상기 기본 셀들의 실제 용도에 따라서 상기 제1~4관계를 선택적으로 채용할 수 있다.
제30도는 본 발명의 제2실시예에 의한 기본 셀 영역의 일부를 나타낸다. 제30도의 기본 셀(178)은, Y방향으로 나란히 배열된 CMOS 트랜지스터 영역(74,75)을 구비하고 있다.
좌측열의 P+형 확산영역은, 우측열의 P+형 확산영역과 대향하고 있다. 또한, 제29B도에 도시된 바와 동일한 방법으로 각 확산영역의 도전형을 설계할 수 있다.
전원라인 VSS와 VDD가 Y방향으로 뻗어 있다.
제31도는 본 발명의 제3실시예에 의한 기본 셀 영역의 일부를 나타낸다.
제31도는 도시된 배열의 변형예는 본 발명의 제3실시예에 상당한다.
제31도에 도시된 CMOS 트랜지스터 영역들은 X방향의 이웃한 CMOS 트랜지스터 영역들간에 더 긴 간격으로 배열돼 있다. 제31도에서 이웃한 CMOS 트랜지스터 영역은, 2배선과 동등한 피치로 X방향으로 서로 분리돼 있다.
전원라인들(179,180)은, X방향으로 뻗어 있고, 제29A도에 도시된 전원라인들보다 더 큰 폭을 갖고 있다. 따라서, 제31도에 도시된 전원라인들(179,180)은, 제29A도에 도시된 것들에 비해서 큰 기계강도와 큰 파괴 전압을 갖고 있다.
제32도는 본 발명의 제4실시예에 의한 기본 셀 영역의 일부를 나타낸다.
제32도를 참조해보면, X방향으로 나란히 배열된 2개의 CMOS 트랜지스터 영역(182)을 각각 갖는, 2개의 기본 셀(181)을 갖고 있다.
상기 각 기본 셀들(181)내의 2개의 CMOS 트랜지스터 영역 각각이, X방향으로 나란히 배열된 nMOS트랜지스터 영역(184)과 pMOS 트랜지스터 영역(185)을 구비하고 있다. 상기 pMOS 트랜지스터 영역(185)은, 제10도의 pMOS 트랜지스터 영역(80)을 Y축에 대하여 180°회전시킴으로써 얻어진다. 상기 우측의 기본 셀(181)은, 좌측의 기본 셀(181)과 동일한 패턴을 갖고 있다. 좌측 기본 셀(181)의 pMOS 트랜지스터 영역(185)은, 우측 기본 셀(181)의 pMOS 트랜지스터 영역(185)과 대향하고 있다.
또한, 상이한 도전성을 갖는 트랜지스터 영역이 서로 대향하도록 상기 트랜지스터 영역들을 배열하는 것이 가능하다.
제33도는 본 발명의 제5실시예에 의한 기본 셀 영역의 일부의 평면도이다.
제33도를 참조해보면, 2개의 기본 셀들(186)이 도시돼 있다.
각각의 기본 셀들(186)이, CMOS 트랜지스터 영역(182)과 CMOS 트랜지스터 영역(187)을 구비하고 있다.
상기 CMOS 트랜지스터 영역(182)은, 상기 CMOS 트랜지스터 영역(182)을 X축에 대하여 180°회전시킴으로써 얻어진다.
상기 기본 셀들(186)은, X방향으로 나란히 배열돼 있어서, 좌측 기본 셀(186)의 pMOS 트랜지스터 영역이 우측 기본 셀(186)의 nMOS 트랜지스터 영역과 대향하고 있다. 또한, 제33도에 도시된 배열을 변형하여, 동일한 도전율을 갖는 트랜지스터 영역이 서로 대향되게 할 수 있다.
제34A도는 본 발명의 제6실시예에 의한 기본 셀 영역의 일부를 나타낸다.
2개의 기본 셀(188,189)이 제34A도에 도시돼 있다. 상기 기본 셀(188)은, Y방향으로 나란히 배열된 2개의 nMOS 트랜지스터 영역(74)을 포함하고 있다. 상기 기본 셀(189)은, Y방향으로 나란히 배열된 2개의 CMOS 트랜지스터 영역(75)을 포함하고 있다.
상기 기본 셀(188)의 pMOS 트랜지스터 영역들은 상기 기본 셀(189)의 pMOS트랜지스터 영역들과 대향하고 있다.
전원라인들이 Y방향으로 뻗어 있다.
제34B도는 제34A도에 도시된 기본 셀 영역의 제1변형예이다. 이 변형예는, 제34A도에 도시된 제6실시예의 기본 셀들(188,189)의 게이트 전극과 동일한 패턴 배열을 갖고 있다. 그러나, 상기 제1변형예는, 상기 기본 셀(188)의 pMOS 트랜지스터 영역이 상기 기본 셀(189)의 nMOS트랜지스터 영역과 대향하고 있는 점에서, 제1실시예와 다르다.
제34C도는 제34A도에 도시된 기본 셀 영역의 제2변형예를 나타낸다. 제34C도에 도시된 기본 셀들(188,189)의 게이트 전극들은 제34A도의 제1실시예의 것들과 동일한 방법으로 배열돼 있다. 제34C도의 전원라인 VSS와 VDD는 X방향으로 뻗어 있다.
제34D도는 제34A도에 도시된 기본 셀 영역의 제3변형예를 나타낸다.
제34D도의 기본 셀들(188,189)의 게이트 전극들은, 제34B도에 도시된 기본 셀들(188,189)의 것들과 동일한 방법으로 배열돼 있다.
전원라인 VSS와 VDD는 X방향으로 뻗어있다.
제35도는 본 발명의 제7실시예에 의한 기본 셀 영역의 일부를 나타낸다.
제35도에는 2개의 기본 셀(190,191)이 있다.
기본 셀(190)은, CMOS 트랜지스터 영역(182)과 CMOS 트랜지스터 영역(187)을 구비하고 있고, 이들은 X축에 관하여 거울 대칭 관계에 있다. 기본 셀(191)은, 2개의 동일한 CMOS 트랜지스터 영역(182)을 포함하고 있다.
전원라인들이 X방향으로 뻗어 있다.
제3도에 도시된 트랜지스터 패턴을 사용해서, 상기 특정된 배열이외의 다수의 변형예를 얻을 수 있음을 주목해야 한다.
본 발명은, 기본 셀들 없이 구성된 CPU 코어(192)와 기본 셀들 없이 구성된 아날로그 회로를 갖는, 제36도에 도시된 혼성 LSI에 적용할 수 있다.
본 발명은, 상기 특정 실시예들에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (32)

  1. 제1트랜지스터와; 제2트랜지스터를 구비하며, 상기 제1과 제2트랜지스터가 제1방향으로 나란히 배열돼 있고, 상기 제1과 제2트랜지스터가 각각 상기 제1방향과 직각인 제2방향으로 뻗은 제1과 제2게이트 전극을 갖고 있고, 상기 제1게이트 전극이, 상기 제1방향으로 배열된 2게이트 콘택트가 형성될 수 있는 제1부분을 갖고 있고, 상기 제2게이트 전극이, 상기 제1방향으로 배열된 2개의 게이트 콘택트가 형성될 수 있는 제2부분을 갖고 있으며, 상기 제1부분과 제2부분은 상기 제1 및 제2트랜지스터가 형성되는 영역의 양측에 위치되는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 제1게이트 전극의 제1부분의 2개의 게이트 콘택트가 상기 제1방향으로 뻗은 제1배선채널 하부에 설치돼 있고, 상기 제2게이트 전극의 제2부분의 2개의 게이트 콘택트가, 제2배선 채널 하부에 설치돼 있고, 제2방향에서 상기 제1배선 채널과 이격돼 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 제1게이트 전극이 하나의 게이트 콘택트가 형성될 수 있는 제3부분을 구비하고 ; 상기 제2게이트 전극이, 하나의 게이트 콘택트가 형성될 수 있는 제4부분을 구비하고 ; 상기 제1게이트 전극이, 상기 제1과 제3부분을 서로 접속하는 제5부분을 구비하고 ; 상기 제2게이트 전극이, 제2와 제4부분을 서로 접속시키는 제6부분을 구비하고 있는 것이 특징으로 하는 마스터 슬라이스형 반도체 집적회로장치.
  4. 제3항에 있어서, 상기 제1게이트 전극의 제1부분의 2게이트 콘택트와, 상기제2게이트 전극의 제4부분의 제1게이트 콘택트가 제1방향으로 일렬로 배열돼 있고 ; 제2게이트 전극의 제2부분의 제2게이트 콘택트와, 상기 제1게이트 전극의 제3부분의 1게이트 콘택트가 제1방향으로 일렬로 배열된 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  5. 제3항에 있어서, 상기 제1게이트 전극의 제1부분의 2게이트 콘택트중 하나와, 상기 제2게이트전극의 제2부분의 2게이트 콘택트중 하나가, 제2방향으로 뻗어있는 배선채널 하부에 설치된 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  6. 제3항에 있어서, 상기 제1게이트 전극의 제5부분이, 상기 제3부분에 접속된 제1곡면부를 갖으며 ; 상기 제2게이트 전극의 제6부분이, 상기 제4부분에 접속된 제1곡면부를 갖고 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  7. 제1항에 있어서, 상기 제1트랜지스터가 상기 제1방향으로 나란히 배열된, 제1과 제2불순물 확산영역을 구비하고 ; 상기 제2트랜지스터가, 제1방향으로 나란히 배열된, 제2불순물 확산영역과 제3불순물 확산영역을 구비하고 ; 상기 제1, 제2 및 제3불순물 확산영역이 동일한 도전율을 갖는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  8. 제7항에 있어서, 상기 제1, 제2 및 제3 불순물 확산영역 각각이, 제2방향의 폭이 동일하고, 상기 동일한 폭들이 각각, 제1방향으로 뻗은 배선 채널들을 수용하고 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  9. 제1트랜지스터 배열과, 제2트랜지스터 배열을 구비하며, 상기 제1과 제2트랜지스터 배열이 각각 제1과 제2도전율을 갖는 마스터 슬라이스형 반도체 집적회로장치에 있어서, 상기 제1과 제2트랜지스터 배열 각각이 ; 제1트랜지스터와 제2트랜지스터를 구비하며, 상기 제1과 제2트랜지스터는 제1방향으로 나란히 배열돼 있고, 상기 제1방향과 직각인 제2방향으로 뻗은 제1과 제2게이트 전극을 각각 갖고 있고, 상기 제1과 제2트랜지스터 배열은 제2방향으로 나란히 배열돼 있으며, 상기 제1게이트 전극이, 상기 제1방향으로 배열된 2게이트 콘택트가 형성될 수 있는 제1부분을 갖고 있고,상기 제2게이트 전극이, 상기 제1방향으로 배열된 2개의 게이트 콘택트가 형성될 수 있는 제2부분을 갖고 있으며, 상기 제1부분과 제2부분은 상기 제1 및 제2트랜지스터가 형성되는 영역의 양측에 위치되는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적회로장치.
  10. 제9항에 있어서, 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제1과 제2게이트 전극이, 상기 제1과 제2트랜지스터 배열간에 위치되고 제1방향으로 뻗은 가상 경계선에 대하여 상기 제2트랜지스터 배열의 제1과 제2게이트 전극과 대칭적인 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  11. 제9항에 있어서, 상기 제1트랜지스터 배열의 제1과 제2게이트 전극, 상기 제2트랜지스터가 배열의 제1과 제2게이트 전극과 동일한 방법으로 설치된 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  12. 제9항에 있어서, 상기 제1게이트 전극의 제1부분위로 제1방향으로 뻗은 제1전원 채널과 ; 상기 제2게이트 전극의 제2부분위로 제2방향으로 뻗은 제2전원채널을 더구비한 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  13. 제9항에 있어섬, 상기 제1과 제2트랜지스터 배열의 제1측상에 제2방향으로 뻗은 제1전원 채널과 ; 상기 제1과 제2트랜지스터 배열의 제2측상에 제2방향으로 뻗은 제2전원 채널을 더 구비한 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  14. 제13항에 있어서, 상기 제1과 제2트랜지스터 배열의 제1측을 따라서 제2방향으로 일렬로 배열된 제1그룹의 기판 콘택트 영역과 ; 상기 제1과 제2트랜지스터의 배열의 제2측을 따라서 제2방향으로 일렬로 배열된 제2그룹의 기판 콘택트 영역을 더 구비한 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  15. 제1트랜지스터 배열과 ; 제2트랜지스터 배열과 ; 제3트랜지스터 배열 및 제4 트랜지스터 배열을 구비한 반도체 집적회로 장치에 있어서, 상기 제1과 제2트랜지스터 배열이, 제1과 제2도전율을 각각 갖으며, 상기 제3과 제4트랜지스터 배열이, 제1과 제2도전율을 각각 갖고 있고, 상기 제1, 제2, 제3 및 제4트랜지스터 배열 각각이 ; 제1트랜지스터와 제2트랜지스터를 구비하고, 상기 제1과 제2트랜지스터가, 상기 제1과 제3트랜지스터 배열이 나란히 배열돼 있고, 제2와 제4트랜지스터가 나란히 배열된 제1방향으로 나란히 배열돼 있고, 상기 제15과 제2트랜지스터가 각각, 상기 제 1방향과 직각인 제2방향으로 뻗어 있는 제1과 제2게이트 전극을 갖고 있고, 상기 제1과 제2트랜지스터 배열이 제2방향으로 나란히 배열돼 있고, 상기 제3과 제4트랜지스터 배열이 제2방향으로 나란히 배열돼 있고, 상기 제1게이트 전극이, 상기 제1방향으로 배열된 2게이트 콘택트가 형성될 수 있는 제1부분을 갖고 있고, 상기 제2게이트 전극이, 상기 제1방향으로 배열된 2게이트 콘택트가 형성될 수 있는 제2부분을 갖고 있으며, 상기 제1부분과 제2부분은 상기 제1 및 제2트랜지스터가 형성되는 영역의 양측에 위치되는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  16. 제15항에 있어서 ; 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제1과 제2트랜지스터 배열간에 위치되고 제1방향으로 뻗은 제1가상 경계선에 대하여 제2트랜지스터 배열의 제1과 제2전극과 대칭적이고 ; 상기 제3트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제1가상 경계선에 대하여 상기 제4트랜지스터 배열의 제1과 제2전극과 대칭적인 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  17. 제16항에 있어서 ; 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제1과 제2트랜지스터 배열간에 위치되고 제2방향으로 뻗은 제2가상 경계선에 대하여 제3트랜지스터 배열의 제1과 제2전극과 대칭적이고 ; 상기 제2트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제2와 제4트랜지스터 배열간에 위치되고 제2방향으로 뻗은 상기 제3가상 경계선에 대하여 상기 제4트랜지스터 배열의 제1과 제2전극과 대칭적인 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  18. 제17항에 있어서 ; 제1방향으로 뻗은 제1전원채널과 ; 제1방향으로 뻗은 제2전원채널을 더 구비하며, 상기 제1과 제2전원채널이 서로 이격돼 있고, 상기 제1,제2,제3,제4트랜지스터 배열내에 형성된 불순물 확산영역 외측에 설치된 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  19. 제17항에 있어서 ; 제2방향으로 뻗은 제1전원채널과 ; 제2방향으로 뻗은 제2전원채널을 더 구비하며, 상기 제1과 제2전원채널이 서로 이격돼 있고, 상기 제1,제2,제3,제4트랜지스터 배열내에 형성된 불순물 확산영역 외측에 설치된 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  20. 제15항에 있어서 ; 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제2트랜지스터 배열의 제1과 제2게이트 전극과 동일한 방법으로 배치돼 있고 ; 상기 제3트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제4트랜지스터 배열내의 제1과 제2게이트 전극과 동일한 방법으로 배치돼 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  21. 제15항에 있어서 ; 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제3트랜지스터 배열의 제1과 제2게이트 전극과 동일한 방법으로 배치돼 있고 ; 상기 제2트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제4트랜지스터 배열내의 제1과 제2게이트 전극과 동일한 방법으로 배치돼 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  22. 제1기본 셀과, 제2기본 셀을 구비하며, 상기 제1과 제2기본 셀 각각이 ; 제1트랜지스터 배열과, 제2트랜지스터 배열과 ; 제3트랜지스터 배열 및 제4트랜지스터 배열을 구비한 반도체 집적회로장치에 있어서, 상기 제1과 제2기본 셀 각각의 제1과 제2트랜지스터 배열이, 제1과 제2도전율을 각각 갖으며, 상기 제1과 제2기본 셀 각각의 제3과 제4트랜지스터 배열이, 제1과 제2도전율을 각각 갖고 있고, 상기 제1과 제2기본 셀 각각의 제1,제2제3 및 제4트랜지스터 배열 각각이 ; 제1트랜지스터와, 제2트랜지스터를 구비하고, 상기 제1과 제2트랜지스터가, 상기 제1과 제3트랜지스터 배열이 나란히 배열돼 있고, 제2와 제4트랜지스터가 나란히 배열돼 있고, 상기 제1과 제2기본 셀이 나란히 배열된 제1방향으로 나란히 배열돼 있고, 상기 제1과 제2트랜지스터가 각각, 상기 제1방향과 직각인 제2방향으로 뻗어 있는 제1과 제2게이트 전극을 갖고 있고, 상기 제1과 제2트랜지스터 배열이, 제2방향으로 나란히 배열돼 있고, 상기 제3과 제4트랜지스터 배열이 제2방향으로 나란히 배열돼 있고, 상기 제1게이트 전극이, 상기 제1방향으로 배열된 2게이트 콘택트가 형성될 수 있는 제1부분을 갖고 있고, 상기 제2게이트 전극이, 상기 제1방향으로 배열된 2게이트 콘택트가 형성될 수 있는 제2부분을 갖고 있으며, 상기 제1부분과 제2부분은 상기 제1 및 제2트랜지스터가 형성되는 영역의 양측에 위치되는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  23. 제22항에 있어서 ; 상기 제1과 제2기본 셀 각각에서, 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제1과 제2트랜지스터 배열간에 위치되고 제1방향으로 뻗은 제1가상 경계선에 관하여 제2트랜지스터 배열의 제1과 제2전극과 대칭적이고 ; 상기 제3트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제1가상 경계선에 대하여 상기 제4트랜지스터 배열의 제1과 제2전극과 대칭적이고, 상기에서, 상기 제1과 제1기본 셀이, 상기 제1과 제2기본 셀간에 배치되고, 제1방향으로 뻗은 제2가상선에 대하여 서로 대칭적인 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  24. 제23항에 있어서 ; 상기 제1기본 셀의 제1단부를 따라서 제1방향으로 뻗은 제1전원채널과 ; 상기 제1기본 셀의 제2단부와 제2기본 셀의 제1단부를 따라서 제1방향으로 뻗은 제2전원 채널과 ; 상기 제2기본 셀의 제2단부를 따라 제1방향으로 뻗은 제3전원채널을 더 구비한 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  25. 제24항에 있어서 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열이, 상기 제2방향에서 상기 제2기본 셀의 제1과 제3트랜지스터 배열과 대향하며 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열과, 상기 제2기본 셀의 제1과 제3트랜지스터 배열이 동일한 도전율을 갖고 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  26. 제23항에 있어서 ; 상기 제1기본 셀의 제1단부를 따라서 제1방향으로 뻗은 제1전원채널과 ; 상기 제1기본 셀의 제2단부를 따라서 제1방향으로 뻗은 제2전원 채널과 ; 상기 제2기본 셀의 제1단부를 따라 제1방향으로 뻗은 제3전원채널 및, 상기 제2기본 셀의 제2단부를 따라서 제1방향으로 뻗은 제4전원 채널을 구비한 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  27. 제26항에 있어서 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열이, 상기 제2방향에서 상기 제2기본 셀의 제1과 제3트랜지스터 배열과 대향하며 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열이 제1도전율을 갖으며 ; 상기 제2기본 셀의 제1과 제3트랜지스터 배열이 상기 제1도전율과 상이한 제2도전율을 갖고 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  28. 제23항에 있어서, 제2방향으로 뻗은 제1전원채널과 ; 제2방향으로 뻗은 제2전원채널을 더 구비하며, 상기 제1과 제2기본 셀이, 상기 제1과 제2전원채널간에 설치돼 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  29. 제28항에 있어서 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열이, 상기 제2방향에서 상기 제2기본 셀의 제1과 제3트랜지스터 배열과 대향하며 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열과, 상기 제2기본 셀의 제1과 제3트랜지스터 배열이 동일한 도전율을 갖고 있는 특징인 마스터 슬라이스형 반도체 집적회로장치.
  30. 제28항에 있어서 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열이, 상기 제2방향에서 상기 제2기본 셀의 제1과 제3트랜지스터 배열과 대향하며 ; 상기 제1기본 셀의 제2와 제4트랜지스터 배열이 제1도전율을 갖고 있으며 ; 상기 제2기본 셀의 제1과 제3트랜지스터 배열이 상기 제1도전율과 상이한 제2도전율을 갖고 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  31. 제22항에 있어서, 상기 제1과 제2기본 셀 각각에서 ; 상기 제1트랜지스터 배열의 제1과 제2기본 셀 전극이, 상기 제1과 제3트랜지스터 배열간에 위치되고, 제1방향으로 뻗은 제3가상 경계선에 대하여 제3트랜지스터 배열이 제1과 제2전극과 대칭적이고 ; 상기 제2트랜지스터 배열의 제1과 제2게이트 전극이, 상기 제2와 제4트랜지스터 배열간에 위치되고 제1방향으로 뻗은 상기 제4가상 경계선에 대하여 상기 제4트랜지스터 배열의 제1과 제2전극과 대칭적인 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
  32. 제22항에 있어서, 상기 제1과 제2기본 셀 각각에서 ; 상기 제1트랜지스터 배열의 제1과 제2게이트 전극이 상기 제3트랜지스터 배열의 제1과 제2게이트 전극과 동일한 방법으로 배치돼 있고, 상기 제2트랜지스터 배열의 제1과 제2게이트 전극이 상기 제4트랜지스터 배열내의 제1과 제2게이터 전극과 동일한 방법으로 배치돼 있는 것이 특징인 마스터 슬라이스형 반도체 집적회로장치.
KR1019920012813A 1991-07-18 1992-07-18 마스터 슬라이스형 반도체 집적회로장치의 기본 셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로장치 KR960016177B1 (ko)

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