JPS59163837A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マスタースライス方式又は標準セル方式の半
導体集積回路に係り、特にセルの配置と配線の改良に関
する。

〔発明の技術的背景とその問題点〕

近年の半導体集積回路（ＬＳＩ）技術の進歩は目覚しく
、メモリやマイコンに代表される論理用ＬＳＩは急激な
大規模化をとげている。この結果、各種電子機器システ
ムのＬＳＩ化が進められ、電子機器システムの高性能化
、低価格化。

軽量小型化、高信頼性化をもたらしている。各種機器シ
ステムのＬＳＩ化の要求は高まる一方であり、この要求
に応えるためにはメモリやマイコン等の汎用品の大規模
化だけでなく、各種機器システムに特有の機能をもつ電
子回路部のＬＳＩ化も同時に重要になってきている。こ
のような機器システムに特有の電子回路部は当然のこと
ながら汎用のＬＳＩでは実現が困難なもので、実現でき
たとしてもＬＳＩの利点を発揮しＫくい。このため、機
器システム産業を発展させるためにシステムに専用な部
分のＬＳＩ化の要求は強く、これに応えるのも半導体企
業の重要な役割であった。

しかし周知のように、半導体素子特にＬＳＩは量産化に
よって低価格化を実現できるものである。各種機器シス
テムに特有の部分のＬＳＩ化は当然のことながら少量多
品種製品を作ることになり、ＬＳＩ開発に必要な膨大な
開発費を少量のＬＳＩで負担する結果、専用Ｌ　Ｓ　Ｉ
の高価格化を招いていた。

このような状況で主１れたものの一つがいわゆるマスタ
ースライス方式によるタートアレイでおる。ｒ−）アレ
イの製造工程はマスタ一工程とＡ’−ソナライズ工程の
２つに分かれる。

第１図はマスタ一工程を終えた半導体チップ（マスタ一
工程ｆ）の表面を示す概略図である。

チップ中央部には複数のセル列’（’Ｉ　　＋７２＋・
・・、１ｎ　）が配列形成されていて、これが論理回路
を構成する主要素である。各セル列１はそれぞれ複数の
基本セルの配列からなる。各セル列１の間には、後の・
や−ソナライズ工程で回路を特化するための配線を施す
配線領域２が設けられている。壕だチップ周辺には外部
からの入力信号を受は入れるだめの入力回路と外部へ出
力信号を出すだめの出力回路を構成するＩ１０セル３が
セル列１を取り囲むように配列形成され。

更にその外側にボンディング・ノｆツド４が配列形成さ
れている。

セル列１を構成する基本セルは複数の素子をもって構成
される全て同一構造を有するものであり、その構成法に
はいくつかの方法がある。

り ＣＭＯ８構造を用いた基本セルのパ辣−ン例を第２図に
示し、その等価回路を第３図に示す。この基本セルは、
ｎ型Ｓｔ基板に形成したｐウェル１１内にｎ＋層１２．
〜１２．ｌ　とＩすＳｌゲート電極１３．．１３．から
なる２個のｎチャネルＭＯ８ＦＥＴ−Ｑｎ＋　＋　　Ｑ
ｎｔを形成し、ｐウェル１１に隣接して９層１４．〜１
４．とｌ９８１’−）電極１５□　、１５．からなる２
個のｐチャネルＭＯ８ＦＥＴ−Ｑｐｔ　ｔ　Ｑｐｔを形
成して構成されている。図から明らかなように、基本セ
ルはとのままでは具体的な論理機能を果すものではなく
。

論理機能を実現する母体となるものである。

以上のマスタ一工程を終えた半導体ウェハを用いて、こ
の上に金属配線を施してＬＳＩ回路を特化する工程がパ
ーソナライズ工程である。

ダートアレイでは、顧客の注文を受けてからの製作期間
がこの・千−ソナライズ工程だけであることが、ＬＳＩ
開発期間の短縮につながるわけでおる。この場合、もう
一つ重要なことは、設計期間が短かいことである。この
ためには次のよう々方法が採られている。前述した基本
セルを用いて論理回路を構成するだめに必要な各種のダ
ート（例えばＮｏ　Ｒ、ＮＡＮＤ　、　Ｆ４など基本的
な回路５０〜１５０種）が設計され、そのデータはコン
ピュータにライブラリとして登録されている。ダートア
レイの場合、この用意された？−）をマクロセルと称す
る。顧客の要求が決まると、マクロセルを用いて全体回
路を設計し、それらをＣＡＤシステ、ムを用いて自動的
に配置し、マクロセル間の配線を施す。この配線のため
に第１図に示す配線領域２が設けられている。現在の一
般的なゲートアレイでは二層の金属配線が用いられてい
る。このような方法で顧客の要求する機能を設計するだ
め、設計期間の短縮が図られることになる。

基本セルを用いてマクロセルを構成するためには通常、
複数個の基本セルが用いられる。この場合、第１図のセ
ル列Ｉの縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第２図および第３図に示し
た０ＭＯ８構造の基本セル１個を用いて２人力ＮＯＲダ
ートを設計した例を第４図および第５図に示す。

１６１〜１６４は第１層金属配線であって、１６、．１
６．がそれぞれ電源線であるＶＤｎ（ｍ常圧電源）線１
　ｖｓｓ　（通常接地）線であり、１６、．１６４はセ
ル内配線である。１７１および１７．はそれぞれ信号入
力端子となる第２層金属配線である。二層の金属配線を
用いるのは、セル列１の外側の配線領域２には多数の第
１層金属配線を設けておき、セル間接続のために各セル
の端子と配線領域２にある第１層金属配線との間の接続
を第２層金属配線で行うためである。々お第４図で黒丸
はコンタクト位置を示している。

以上のようにダートアレイは、マスタ一工程では半製品
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、・ぐ−ソナライズ工程ではＣＡＤシ
ステムを利用して顧客の要求に合致した論理回路を短か
い設計期間で実現することができる。このため、各種電
子機器システムの専用ＬＳＩを短かい納期でしかも安価
に供給できるものとして注目されている。

ところでマスタースライス方式では、配線の設計のみで
論理回路を実現するため設計期間が短縮できるという利
点を有する反面、回路によってはマスターチップ上の複
数の基本セルが有効に使用されず、無駄になるという難
点を有する。このような難点がない方式として、標準セ
ル方式と呼ばれるものがある。標準セル方式とは、複数
種の構造の標準セルデータをライブラリとしてコンピュ
ータに登録しておき、この用意された複数種の標準セル
から所望の論理回路に必要かつ最適のものを選択して組
合せ、半導体チップ上に配列形成し、配線パターンを施
すことにより論理回路を実現するものである。この方式
でも第６図に示すように、チップ上には複数のセル列２
１（２１，，２１，、−，２１ｎ）が規則的に配列形成
され、各セル列間を配線領域２２としてこの配線領域２
２を利用してセル間接続が行われる。この標準セル方式
では、マスタースライス方式におけるようなマスターチ
ップはないから、設計期間はマスタースライス方式より
も一般に長くなるが、チップ上に使用されないセルが残
るということがない点で優れている。

以上に述べたマスタースライス方式や標準セル方式は、
専用ＬＳＩの設計法として優れたものではあるが、機器
システムのＬＳＩ化の傾向が一層強まるにつれて、論理
回路の更なる大規模化、高性能化、低価格化が要求され
てきている６、この場合の大きな問題は、マスタースラ
イス方式、標準セル方式共に、従来のものはそれぞれ第
１図、第６図に示したように、セル列が占める面積と同
程度の面積で配線領域を設けていることである。このこ
とが専用ＬＳＩの更なる高集積化を図る上で大きな障害
とガっている。

〔発明の目的〕

本発明は上記の点に鑑み、従来のような格別な配線領域
を設けずセル列を密に配列して一層の大規模集積化を図
った半導体集積回路を提供することを目的とする。

〔発明の概要〕

本発明においては、複数のセル列をすき間なく密に配列
し、第１層金属配線により隣接するセル列で共有する電
源線（接地線を含む）をセル列の境界上に配設する。出
力端接続配線などのセル内配線も電源線と同時に第１層
金属配線により形成する。そして配線領域をなくしたこ
とに伴い、セル領域上で第２層および第３層金属配線に
よりセル間接続を行う。

マスタースライス方式の場合には、隣接するセル列の基
本セルを対称・母ターンとし１例えば０ＭＯ８構造の基
本セルを用いる場合には隣接するセル列間でｐウェル又
はｎウェルを共有させることが望ましい。

また、標準セル方式の場合には、その標準セル構造とし
て、第２層金属配線と第１層金属配線およびポリシリコ
ンｒ−）等との接続を行うコンタクト領域をセル中央部
に配置した構造とする。

また第２層、第３層金属配線については、例えば第２層
金属配線をセル列に直交する方向に配設し、第３層金属
配線をセル列と平行な方向に配設することが望ましい。

〔発明の効果〕

本発明によれば、互いに隣接するセル列に供給する電源
線をまとめて、全ての配線をセル領域上で行うことによ
り、論理集積回路の大幅な大規模集積化が図られる。こ
の場合、電源線をまとめるに当ってその幅を従来より大
きくすれば、電源線のエレクトロマイグレーションへの
対策にもなり、集積回路の信頼性向上も期待できる。ま
だ第２層、第３層金属配線をそれぞれセル列に直交する
方向と平行表方向の配線として分担させれば、セル間接
続配線の自由度は高いものとなる。

〔発明の実施例〕

以下本発明の詳細な説明する。１第７図および第８図は
ＣＭＯ８構造の基本セルを用いだ一実施例のｆ−）アレ
イを説明するだめのものであろっ１ず第７図はセル列の
配置と電源線の関係を示している。基本セルの構造は例
えば第２図に示すようなものである。図示のようにセル
列３１（３１，、，９１，ｌ・・・）は隣接するセル列
間で基本セルパターンを対称的としてすき間なく密に配
列している。図中、ｎ−ｃｈが複数のｎチャネルＭＯ８
ＦＥＴを含む素子領域を示し、ｐ−ｃｈが複数のｐチャ
ネルＭＯ８ＦＥＴを含む素子領域を示している。電源線
であるＶ１１１１線３２（３２，。

３２、、−）およびＶＤＤ線３線区３３．．３３．。

・・・）は図示のように、各セル列３１の境界線上に隣
接するセル列間で共有するように配設している。これら
のＶＳＳ線３２およびＶＤＤ線３線区３第１層金属配線
を用いる０、そして、第７図では省略したが、第２層金
属配線をセル列３１と直交する方向に、第３層金属配線
をセル列３１と平行な方向にそれぞれセル列３１上で配
設して、各セル間の接続を行って所望の論理回路を構成
する。

なお、隣接するセル列で電源線を共用するため前述のよ
うに基本セルを対称的パターンとして背中合せにするが
、この場合、隣接する基本セルのｐウェルを共用する。

その模式的断面構造を第８図に示す。これは第７図の２
つのセル列３１８，３１．部分に対応する断面と考えて
よい。即ちｎ型Ｓｌ基板３４に形成したｐウェル３５内
にセル列３１．および３１２の基本セルのｎチャネルＭ
Ｏ８ＦＥＴ列を並べて形成し、その中間でｐウェル３５
にコンタクトするＶＤＤ線３線区３配設する。ｎ＋層３
６．．３６．はそれぞれの基本セルでのｎチャネルＭＯ
８ＦＥＴ列のソース又はドレインを代表的に示している
。そして、ｐウェル３５の外側にｐチャネルＭＯ８ＦＥ
Ｔ列を形成し、その外側でＶ８８線３２．、．９２゜を
ｎ型８１基板３４にコンタクトさせる。ｐ＋層３７、．
３７．はｐチャネルＭＯ８ＦＥＴ列のソース又はドレイ
ンを代表的に示している。

以上のようにこの実施例によれば、従来のような配線領
域をなくして配線の多層化を進めることにより、ゲート
アレイの高集積化が達成される。またＣＭＯ８構造のｐ
ウェルを背中合せの基本セルで共用することも高集積化
に寄与している。更に、電源線を共用してその本数を減
らした分だけ電源線の幅の拡大に利用すれば、電源線の
エレクトロマイグレーション効果を抑制してｆ−）アレ
イの信頼性向上が図られる。

次に、標準セル方式による本発明の詳細な説明する。こ
の実施例においても三層金属配線のＣＭＯＳプロセスを
用いる。

第９図は１つの標準セル・やターンと第１層金属配線の
関係を示している。この標準セルは３人力ＮＯＲゲート
を構成した例である。即ち４ノがｎ　ｍ　ｓｉ基板に形
成されたｐウェルであり、とのｐウェル４１内にポリシ
リコンダート４２゜〜４２３をもつ３個のｎチャネルＭ
Ｏ８ＦＥＴヲ形成し、これに隣接してポリシリコンゲー
ト４３゜〜４３３をもつ３個のｐチャネルＭＯ８ＦＥＴ
を形成している。このセルに対する第１層金属配線は斜
線で示したように、セルの両端部を走るｖ８１１線４４
　、　ＶＤＤ線４５の他に、セル内配線である出力線４
６を含む。ポリシリコンダート４２１〜４２３と４３．
〜４３３は相対応するもの同志が一体に形成されており
、これらのポリシリコンダートおよび第１層金属配線に
対する第２層金属配線のコンタクト領域４７１〜４７４
をセル中央部に配置している。

このようにセルの両端部に第１層金属配線による電源線
を配置し、中央部にコンタクト領域を配置した構造をも
つ複数種の標準セルを予めライブラリに登録しておく。

そしてその中から適当な標準セルを選択してセル列を構
成し、第２層および第３層金属配線を施して論理回路を
実現した状態が第１０図である。図示のように。

セル列５０（５０，，５０，、−）はすき間なく密に配
列され、ＶＤＤ線４５（４５，，４５，。

・・・）およびＶ８８線４４　（４４，、４４！、・・
・）がセル列５０の境界上に配線される。第２層金属配
線４Ｂ（４８１＋４８ｔ　　＋・・・）は各標準セルの
入出力端子を導出するだめのもので、セル列５０と直交
する方向に配設し、第３層金属配線４９（４９，、、、
・・・）は第１層金属配線　９ 線４８により導出された端子間を接続すべくセル列と平
行表方向に配設している。このように配線は全てセル領
域上で行って所望の論理回路が実現される。

この実施例によっても、先の実施例と同様。

従来に比べて大幅な集積度向上が図られる。壕だこの実
施例の場合、標準セルの中央部に第２層金属配線とのコ
ンタクト領域を設け、第２層金属配線と第３層金属配線
に互いに直交する方向の配線を分担させることにより、
セル間接続の自由度が高く、複雑な論理回路を容易に実
現することが可能となっている。

なお本発明は上記実施例に限られるものではない。例え
ば実施例では、電源線を第１層金属配線のみで形成した
が、一部第２層または第３層金属配線で強化することも
有用である。まだ実施例ではｎウェル方式のＣＭＯ８構
造を説明したが、ｎウェル方式やツィンタゾ方式にも同
様に本発明を適用できる。更に、一般にセル列に含まれ
るセル数が増すと、配線に必要なトラック数が増すため
実施例のセル配置で配線することのできる回路規模には
上限があるが、この上限を越えた場合には回路をブロッ
ク化して、各ブロックに上記実施例の配置配線を適用し
、ブロック間配線のためには従来のような配線領域を設
けることも有用である。

【図面の簡単な説明】

第１図は従来のダートアレイにおけるマスターチップの
概略・母ターンを示す図、第２図は０ＭＯ８を用いた基
本セルの構成例を示す図、第３図はその等価回路図、第
４図は同じくその基本セルを用いて２人力Ｎ０ＲＩ’−
）を構成したマクロセルの配線を示す図、第５図はその
マクロセルの等価回路図、第６図は従来の標準セル方式
によるチップ上のセル配列の様子を示す図。 第７図は本発明のマスタースライス方式による一実施例
におけるセル列の配置と電源線・母ターンを示す図、第
８図は同実施例の隣接する基本セルの断面構造を模式的
に示す図、第９図は本発明の標準セル方式による一実施
例のセル構造を示す図、第１０図は同実施例の第２層お
よび第３層金属配線を施した状態のパターンを示す図で
ある。 ３１（３１＠　　、３１＠　　＋・・・）・・・セル列
、３２（３２１＋　３２１　　＋”’）”’Ｖｌｌａ線
（第１層金属配線）　％３３（３３，，３３，＋”’）
”’Ｖｌ）Ｄ線（第１層金属配線）、３５．４１・・・
ｐウェル、４２（４２，，４，２雪　、・・・）、　４
ｓ（４ｓ、。 ４３、ｌ・・・）・・・ポリシリコン）ｙ”　−ト、４
４（４４、，４４，、・・・）・・・ＶａＳ線（第１層
金属配線）　、　　４５　（４５ｔ　　＋　　４５　！
　　ｌ　−）　−ＶＤＤ線（第１層金属配線）、４６・
・・出力線（第１層金属配線）、４７（４７，，４７，
、・・・）・・・第２層金属配線コンタクト領域、４８
（４８□　、４８．。 ・・・）・・・第２層金属配線、４９Ｃ４９１１４９２
１・・・）・・・第３層金属配線、５０　（５０，、５
０，。 ・・・）・・・セル列。 出願人代理人　弁理士　鈴　江　武　彦第　１　図

Claims (5)

【特許請求の範囲】
1. （１）半導体基板に、それぞれ複数の素子をもって構成
   されるセルからなるセル列を複数個配列形成し、必要な
   配線を施して所望の論理回路を構成する半導体集積回路
   において、前記複数個のセル列をすき間なく密に配列し
   て。 第１層金属配線により隣接するセル列で共有する電源線
   をセル列の境界上に配設し、第２層および第３層金属配
   線によりセル間接続を行ったことを特徴とする半導体集
   積回路。
2. （２）前記セル列を構成する複数のセルは全て同一構造
   をもつ基本セルであって、セル列を複数個配列形成した
   半導体基板をマスターチップとして、配線の設計により
   所望の論理回路を実現するようにした特許請求の範囲第
   １項記載の半導体集積回路。
3. （３）前記基本セルはＣＭＯ８構造であって、隣接する
   セル列間でｐウェル又はｎウェルを共有する特許請求の
   範囲第２項記載の半導体集積回路。
4. （４）　　前記セル列を構成する複数のセルはセルライ
   ブラリから選ばれた複数種の標準セルを含み、各標準セ
   ルは前記第２層金属配線とのコンタクト領域をセル中央
   部に配置した構造を有する特許請求の範囲第１項記載の
   半導体集積回路。
5. （５）前記第２層金属配線をセル列方向に直交する方向
   に配設し、前記第３層金属配線をセル列と平行な方向に
   配設した特許請求の範囲第１項記載の半導体集積回路。