JPH0584674B2 - - Google Patents
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- JPH0584674B2 JPH0584674B2 JP60074806A JP7480685A JPH0584674B2 JP H0584674 B2 JPH0584674 B2 JP H0584674B2 JP 60074806 A JP60074806 A JP 60074806A JP 7480685 A JP7480685 A JP 7480685A JP H0584674 B2 JPH0584674 B2 JP H0584674B2
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- JP
- Japan
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- channel mos
- mos transistor
- transistors
- capacitors
- array
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- 239000003990 capacitor Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタ−スライス方式の半導体集積回
路装置に関し、特にトランジスタやキヤパシタ等
の素子使用率の向上を図つた半導体集積回路装置
に関する。
路装置に関し、特にトランジスタやキヤパシタ等
の素子使用率の向上を図つた半導体集積回路装置
に関する。
マスタ−スライス方式の半導体集積回路装置
は、MOSトランジスタやキヤパシタ等の素子を
多数個配列形成しておき、これらを適宜に配線接
続して所要の回路装置を得ている。通常、MOS
トランジスタは主に演算増幅器、アナログスイツ
チを構成するために必要とされ、キヤパシタはス
イツチ・キヤパシタ・フイルタ、MOSアナロ
グ／デイジタル変換器を構成するために必要とさ
れる。
は、MOSトランジスタやキヤパシタ等の素子を
多数個配列形成しておき、これらを適宜に配線接
続して所要の回路装置を得ている。通常、MOS
トランジスタは主に演算増幅器、アナログスイツ
チを構成するために必要とされ、キヤパシタはス
イツチ・キヤパシタ・フイルタ、MOSアナロ
グ／デイジタル変換器を構成するために必要とさ
れる。
そして、従来のこの種の装置では、演算増幅器
の入力段トランジスタには雑音の点から長ゲート
長トランジスタが望ましく、出力段トランジスタ
には駆動能力の点から短チヤネル長トランジスタ
が好ましい等の理由から、ゲート長やゲート幅の
異なる数種類のMOSトランジスタと、容量の異
なるキヤパシタとを配設した構成としているのが
常である。
の入力段トランジスタには雑音の点から長ゲート
長トランジスタが望ましく、出力段トランジスタ
には駆動能力の点から短チヤネル長トランジスタ
が好ましい等の理由から、ゲート長やゲート幅の
異なる数種類のMOSトランジスタと、容量の異
なるキヤパシタとを配設した構成としているのが
常である。
前述した従来の半導体集積回路装置は、数種類
のゲート長、ゲート幅のMOSトランジスタを備
えてはいるものの、実現しようとする回路に要求
される各ゲート長・幅トランジスタの構成比が、
装置に備えられている各ゲート長・幅トランジス
タの構成比と適合しない場合には、装置に備えら
れた総トランジスタ数に対する利用できるトラン
ジスタ数の比、つまりトランジスタ使用率が低下
され、結果的に装置チツプサイズの増大、歩留り
低下、コスト増大を生じることになる。このこと
は、キヤパシタについても同様である。
のゲート長、ゲート幅のMOSトランジスタを備
えてはいるものの、実現しようとする回路に要求
される各ゲート長・幅トランジスタの構成比が、
装置に備えられている各ゲート長・幅トランジス
タの構成比と適合しない場合には、装置に備えら
れた総トランジスタ数に対する利用できるトラン
ジスタ数の比、つまりトランジスタ使用率が低下
され、結果的に装置チツプサイズの増大、歩留り
低下、コスト増大を生じることになる。このこと
は、キヤパシタについても同様である。
更に、従来のものは数種類のトランジスタを配
設することから同一種類のトランジスタを対称に
配設することが難かしく、このため電源雑音除去
比を向上できる全差動回路技術に適合できず、こ
の技術の効果を十分に得ることができないという
問題もある。
設することから同一種類のトランジスタを対称に
配設することが難かしく、このため電源雑音除去
比を向上できる全差動回路技術に適合できず、こ
の技術の効果を十分に得ることができないという
問題もある。
本発明の半導体集積回路装置は、MOSトラン
ジスタの規格、キヤパシタの規格を夫々等しく形
成して配列し、好ましくはMOSトランジスタで
構成された配列がキヤパシタで構成された配列の
両側に、しかもキヤパシタの配列に対して線対称
の配列となるように構成したものである。
ジスタの規格、キヤパシタの規格を夫々等しく形
成して配列し、好ましくはMOSトランジスタで
構成された配列がキヤパシタで構成された配列の
両側に、しかもキヤパシタの配列に対して線対称
の配列となるように構成したものである。
CMOS構成の半導体集積回路装置では、Ｐチ
ヤネルMOSトランジスタとＮチヤネルMOSトラ
ンジスタは夫々が等しくかつキヤパシタ配列に対
して対称にしている。
ヤネルMOSトランジスタとＮチヤネルMOSトラ
ンジスタは夫々が等しくかつキヤパシタ配列に対
して対称にしている。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の半導体集積回路装置の一実施
例を示す一部平面図であり、各素子の配列の１ユ
ニツト分を図示している。図において、１はキヤ
パシタ配列、２，３はこのキヤパシタ配列１の両
側に配設したMOSトランジスタ配列である。
例を示す一部平面図であり、各素子の配列の１ユ
ニツト分を図示している。図において、１はキヤ
パシタ配列、２，３はこのキヤパシタ配列１の両
側に配設したMOSトランジスタ配列である。
前記キヤパシタ配列１は、共通な第１電極４
と、個々に設けた第２電極５とで４個のキヤパシ
タ３を全て等しい規格に構成し、これを縦方向に
一体化したものを横方向に複数個列設している。
と、個々に設けた第２電極５とで４個のキヤパシ
タ３を全て等しい規格に構成し、これを縦方向に
一体化したものを横方向に複数個列設している。
前記MOSトランジスタ配列２はキヤパシタ配
列側に設けたＮチヤネルMOSトランジスタ列６
と、その外側に設けたＰチヤネルMOSトランジ
スタ列７とで構成している。ＮチヤネルMOSト
ランジスタ列６は、夫々ゲート８と、これに対応
して形成したＮ型ソース・ドレイン領域９とで構
成した複数個の等しいＮチヤネルMOSトランジ
スタ１０を有し、これを横方向に列設している。
同様に、ＰチヤネルMOSトランジスタ列７は、
夫々ゲート１１と、これに対応して形成したＰ型
ソース・ドレイン領域１２とで構成した複数個の
等しいＰチヤネルMOSトランジスタ１３を有し、
これを横方向に列設している。
列側に設けたＮチヤネルMOSトランジスタ列６
と、その外側に設けたＰチヤネルMOSトランジ
スタ列７とで構成している。ＮチヤネルMOSト
ランジスタ列６は、夫々ゲート８と、これに対応
して形成したＮ型ソース・ドレイン領域９とで構
成した複数個の等しいＮチヤネルMOSトランジ
スタ１０を有し、これを横方向に列設している。
同様に、ＰチヤネルMOSトランジスタ列７は、
夫々ゲート１１と、これに対応して形成したＰ型
ソース・ドレイン領域１２とで構成した複数個の
等しいＰチヤネルMOSトランジスタ１３を有し、
これを横方向に列設している。
そして、本列では前記キヤパシタ配列１の列設
方向に沿う中心線Ｓに対して、ＮチヤネルMOS
トランジスタ列６およびＰチヤネルMOSトラン
ジスタ列７が夫々線対称となるように配列してい
る。また、本例ではＮチヤネルMOSトランジス
タ１０のゲート幅（チヤネル幅）はＰチヤネル
MOSトランジスタ１３よりも若干小さくしてい
る。
方向に沿う中心線Ｓに対して、ＮチヤネルMOS
トランジスタ列６およびＰチヤネルMOSトラン
ジスタ列７が夫々線対称となるように配列してい
る。また、本例ではＮチヤネルMOSトランジス
タ１０のゲート幅（チヤネル幅）はＰチヤネル
MOSトランジスタ１３よりも若干小さくしてい
る。
したがつて、このような構成によれば、例えば
前記ＮチヤネルMOSトランジスタ１０で代表し
て示すように、これよりもゲート長が２倍の
MOSトランジスタを構成したい場合には、第２
図のようにコンタクト２０と配線２１とで２個の
MOSトランジスタ１０Ａ，１０Ｂを直列接続す
れば容易に得ることができる。また、第３図のよ
うにコンタクト２２と配線２３とで２個のMOS
トランジスタ１０Ｃ，１０Ｄを並列接続すれば、
ゲート幅が２倍のMOSトランジスタを構成する
ことができる。勿論、３個以上のMOSトランジ
スタを直列、並列接続すれば夫々３倍以上のゲー
ト長、ゲート幅のMOSトランジスタを構成でき
る。
前記ＮチヤネルMOSトランジスタ１０で代表し
て示すように、これよりもゲート長が２倍の
MOSトランジスタを構成したい場合には、第２
図のようにコンタクト２０と配線２１とで２個の
MOSトランジスタ１０Ａ，１０Ｂを直列接続す
れば容易に得ることができる。また、第３図のよ
うにコンタクト２２と配線２３とで２個のMOS
トランジスタ１０Ｃ，１０Ｄを並列接続すれば、
ゲート幅が２倍のMOSトランジスタを構成する
ことができる。勿論、３個以上のMOSトランジ
スタを直列、並列接続すれば夫々３倍以上のゲー
ト長、ゲート幅のMOSトランジスタを構成でき
る。
第４図は前記半導体集積回路装置を用いて第５
図に示す全差動増幅器を構成した例であり、キヤ
パシタ配列１の中心線Ｓに対して互に線対称位置
にあるＰチヤネルMOSトランジスタ列７から２
個のＰチヤネルMOSトランジスタQP1，QP2を選
び、同様にＮチヤネルMOSトランジスタ列６か
ら各２個のＮチヤネルMOSトランジスタQN1，
QN2とQN3，QN4を選び、これらをコンタクト２４
と配線２５とで接続している。
図に示す全差動増幅器を構成した例であり、キヤ
パシタ配列１の中心線Ｓに対して互に線対称位置
にあるＰチヤネルMOSトランジスタ列７から２
個のＰチヤネルMOSトランジスタQP1，QP2を選
び、同様にＮチヤネルMOSトランジスタ列６か
ら各２個のＮチヤネルMOSトランジスタQN1，
QN2とQN3，QN4を選び、これらをコンタクト２４
と配線２５とで接続している。
このように構成すれば、同一規格でかつ対称に
形成されたMOSトランジスタを夫々対称に配線
して全差動増幅器を構成することになり、電源雑
音除去比を向上した特性を得ることができる。
形成されたMOSトランジスタを夫々対称に配線
して全差動増幅器を構成することになり、電源雑
音除去比を向上した特性を得ることができる。
ここで、キヤパシタ配列については適用例を省
略しているが、任意の数のキヤパシタを並列接続
することにより任意の容量を得ることができる。
略しているが、任意の数のキヤパシタを並列接続
することにより任意の容量を得ることができる。
なお、本発明はＮチヤネル又はＰチヤネル
MOS型半導体集積回路装置にも同様に適用でき
る。
MOS型半導体集積回路装置にも同様に適用でき
る。
以上説明したように本発明はキヤパシタおよび
MOSトランジスタを夫々同一規格に構成してい
るので、これらの組合せによつて任意の規格のキ
ヤパシタやMOSトランジスタを容易に得ること
ができ、素子の使用率の向上を達成できる。ま
た、キヤパシタおよびMOSトランジスタを線対
称に配列することにより、回路を構成した場合の
特性の対称性を良好なものにでき、全差動回路技
術の効果を十分に得ることができる。
MOSトランジスタを夫々同一規格に構成してい
るので、これらの組合せによつて任意の規格のキ
ヤパシタやMOSトランジスタを容易に得ること
ができ、素子の使用率の向上を達成できる。ま
た、キヤパシタおよびMOSトランジスタを線対
称に配列することにより、回路を構成した場合の
特性の対称性を良好なものにでき、全差動回路技
術の効果を十分に得ることができる。
第１図は本発明の一実施例の素子配列を示す一
部平面図、第２図および第３図は夫々ゲート長、
ゲート幅を２倍にする際のトランジスタ構成を示
す平面図、第４図は全差動増幅器の構成例を示す
平面図、第５図はその回路図である。 １……キヤパシタ配列、２……MOSトランジ
スタ配列、３……キヤパシタ、６……Ｎチヤネル
MOSトランジスタ列、７……ＰチヤネルMOSト
ランジスタ列、１０……ＮチヤネルMOSトラン
ジスタ、１３……ＰチヤネルMOSトランジスタ、
２０，２２，２４……コンタクト、２１，２３，
２５……配線、QN1〜QN4……ＮチヤネルMOSト
ランジスタ、QP1，QP2……ＰチヤネルMOSトラ
ンジスタ、Ｓ……中心線。
部平面図、第２図および第３図は夫々ゲート長、
ゲート幅を２倍にする際のトランジスタ構成を示
す平面図、第４図は全差動増幅器の構成例を示す
平面図、第５図はその回路図である。 １……キヤパシタ配列、２……MOSトランジ
スタ配列、３……キヤパシタ、６……Ｎチヤネル
MOSトランジスタ列、７……ＰチヤネルMOSト
ランジスタ列、１０……ＮチヤネルMOSトラン
ジスタ、１３……ＰチヤネルMOSトランジスタ、
２０，２２，２４……コンタクト、２１，２３，
２５……配線、QN1〜QN4……ＮチヤネルMOSト
ランジスタ、QP1，QP2……ＰチヤネルMOSトラ
ンジスタ、Ｓ……中心線。
Claims (1)
- １ 一定の規格で形成されて配列されたキヤパシ
タ列の両側に、ＰチヤネルMOSトランジスタ列、
およびＮチヤネルMOSトランジスタ列がそれぞ
れ一定の規格で形成されて配列され、かつ一方側
の前記ＰおよびＮチヤネルMOSトランジスタの
配列と他方側の前記ＰおよびＮチヤネルMOSト
ランジスタの配列とは、前記キヤパシタの配列に
対して線対称に配置されていることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074806A JPS61232633A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074806A JPS61232633A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232633A JPS61232633A (ja) | 1986-10-16 |
| JPH0584674B2 true JPH0584674B2 (ja) | 1993-12-02 |
Family
ID=13557919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074806A Granted JPS61232633A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232633A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-04-09 JP JP60074806A patent/JPS61232633A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232633A (ja) | 1986-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |