JPH0113223B2 - - Google Patents
Info
- Publication number
- JPH0113223B2 JPH0113223B2 JP55121526A JP12152680A JPH0113223B2 JP H0113223 B2 JPH0113223 B2 JP H0113223B2 JP 55121526 A JP55121526 A JP 55121526A JP 12152680 A JP12152680 A JP 12152680A JP H0113223 B2 JPH0113223 B2 JP H0113223B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- wiring
- type regions
- basic cell
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 22
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特にマス
タースライス方式による半導体集積回路装置の製
造に適する基本セルに関する。
タースライス方式による半導体集積回路装置の製
造に適する基本セルに関する。
半導体集積回路装置は多品種化の一途をたどつ
ているが、中には少量生産品も多い。少量生産品
を多量生産品と同じように最初から生産していた
のでは生産コストが高くなり、製造期間も長くな
るので、これらの欠点を解決する方法としてマス
タースライス（master slice）方式による生産が
行われるようになつた。
ているが、中には少量生産品も多い。少量生産品
を多量生産品と同じように最初から生産していた
のでは生産コストが高くなり、製造期間も長くな
るので、これらの欠点を解決する方法としてマス
タースライス（master slice）方式による生産が
行われるようになつた。
マスタースライス方式とは、一枚の半導体ウエ
ハー中にトランジスタや抵抗から成り基本回路を
構成できる基本セルを予め多量に形成しておき、
生産する品種に応じて配線マスクを作成し、トラ
ンジスタや抵抗を接続して所望の半導体集積回路
を完成させるものである。このようなマスターラ
イス方式に対してはいくつかの提案がなされてい
る。
ハー中にトランジスタや抵抗から成り基本回路を
構成できる基本セルを予め多量に形成しておき、
生産する品種に応じて配線マスクを作成し、トラ
ンジスタや抵抗を接続して所望の半導体集積回路
を完成させるものである。このようなマスターラ
イス方式に対してはいくつかの提案がなされてい
る。
第１図は従来のマスタースライス用基本セルの
一例の等価回路図である。
一例の等価回路図である。
これは、金属配線マスクだけをユーザーが書い
て所望の集積回路を得ることを目的として、米国
インタデザイン社（Interdesign社）から提案さ
れているCMOSチツプの基本セルの等価回路図
である。図において、１，２，…５はＰチヤンネ
ル型のMISトランジスタを示し、６，７，…１０
はＮチヤンネル型のMISトランジスタを示す。そ
して同一チヤンネル同志のトランジスタは１と
２，２と３，４と５，６と７，７と８，９と１０
とそれぞれのソースまたはドレインの一方を共有
している。また第１の電源線VDおよび第２の電
源線VSが拡散層で接続されている。〇印は拡散
層とAlのコンタクトあるいはAlゲートのコンタ
クトを示す。
て所望の集積回路を得ることを目的として、米国
インタデザイン社（Interdesign社）から提案さ
れているCMOSチツプの基本セルの等価回路図
である。図において、１，２，…５はＰチヤンネ
ル型のMISトランジスタを示し、６，７，…１０
はＮチヤンネル型のMISトランジスタを示す。そ
して同一チヤンネル同志のトランジスタは１と
２，２と３，４と５，６と７，７と８，９と１０
とそれぞれのソースまたはドレインの一方を共有
している。また第１の電源線VDおよび第２の電
源線VSが拡散層で接続されている。〇印は拡散
層とAlのコンタクトあるいはAlゲートのコンタ
クトを示す。
第２図は第１図に示した基本セルを半導体基板
に実現するときの不純物導入領域パターンとゲー
ト電極パターンのレイアウト図である。
に実現するときの不純物導入領域パターンとゲー
ト電極パターンのレイアウト図である。
第２図において、１Ａ，２Ａ，…５Ａおよび１
Ｂ，２Ｂ，３Ｂ，３Ｃ，４Ｂ，５Ｂ，５Ｃはそれ
ぞれ第１図のＰチヤンネルMISトランジスタ１，
２，…，５のゲート電極およびソース（またはド
レイン）を示す。６Ａ，７Ａ…１０Ａおよび６
Ｂ，７Ｂ，８Ｂ，８Ｃ，９Ｂ，１０Ｂ，１０Ｃも
同様にＮチヤンネルMISトランジスタ６，７，…
１０のゲート電極およびソース（またはドレイ
ン）を示す。VDは第１の電源線、VSは第２の電
源線を表わし、共に拡散層で作られる。また、□
印は拡散層とAl配線とのコンタクトを表わす。
Ｂ，２Ｂ，３Ｂ，３Ｃ，４Ｂ，５Ｂ，５Ｃはそれ
ぞれ第１図のＰチヤンネルMISトランジスタ１，
２，…，５のゲート電極およびソース（またはド
レイン）を示す。６Ａ，７Ａ…１０Ａおよび６
Ｂ，７Ｂ，８Ｂ，８Ｃ，９Ｂ，１０Ｂ，１０Ｃも
同様にＮチヤンネルMISトランジスタ６，７，…
１０のゲート電極およびソース（またはドレイ
ン）を示す。VDは第１の電源線、VSは第２の電
源線を表わし、共に拡散層で作られる。また、□
印は拡散層とAl配線とのコンタクトを表わす。
次に、第２図に示す基本セルを用いて論理否定
和回路（NOR回路）を構成する例を説明する。
和回路（NOR回路）を構成する例を説明する。
第３図ａは３入力NOR回路の回路図、第３図
ｂは２入力NOR回路の回路図である。
ｂは２入力NOR回路の回路図である。
第３図ａ，ｂにおいてA1，A2，A3およびB1，
B2が入力端子、Y1およびY2が出力端子である。
B2が入力端子、Y1およびY2が出力端子である。
第４図は第２図に示す基本セルを用いて構成し
たNOR回路のレイアウト図である。
たNOR回路のレイアウト図である。
第３図ａ，ｂと第４図とは対応する所を同じ番
号にとつてある。太い実線はユーザーが配線マス
クを用いて配線する箇所を示す。
号にとつてある。太い実線はユーザーが配線マス
クを用いて配線する箇所を示す。
このように、第２図に示す基本セルを配置した
マスタースライスを用いてNOR回路を作ること
が可能である。もし、基本セルがすべて３ペアで
できていると一様であるので一つのフアンクシヨ
ンブロツクを作るのに一つの配線パターンを用意
しておけば良く、また、コンピユータによる自動
配線がやり易い。しかし、第１図および第２図に
示す基本セルはＰチヤンネル形のMOSトランジ
スタとＮチヤンネル形のMOSトランジスタが３
ペアと２ペア計10個のトランジスタからなり、一
様でないのでコンピユータによる自動配線がやり
にくい欠点がある。更に、この基本セルを用い
て、ダイナミツクシフトレジスタを作ろうとする
と、配線が交差してしまつて実際にはできないと
いう欠点がある。
マスタースライスを用いてNOR回路を作ること
が可能である。もし、基本セルがすべて３ペアで
できていると一様であるので一つのフアンクシヨ
ンブロツクを作るのに一つの配線パターンを用意
しておけば良く、また、コンピユータによる自動
配線がやり易い。しかし、第１図および第２図に
示す基本セルはＰチヤンネル形のMOSトランジ
スタとＮチヤンネル形のMOSトランジスタが３
ペアと２ペア計10個のトランジスタからなり、一
様でないのでコンピユータによる自動配線がやり
にくい欠点がある。更に、この基本セルを用い
て、ダイナミツクシフトレジスタを作ろうとする
と、配線が交差してしまつて実際にはできないと
いう欠点がある。
マスタースライスの別の方式として特開昭54−
93375「半導体集積回路装置」が知られている。こ
の方式では配線の自由度が大きい利点を有するも
のの、ユーザーはマスクを３枚作らなければいけ
ないという欠点があり、更にまた、専用化するた
めの製造工程が長くなる欠点がある。
93375「半導体集積回路装置」が知られている。こ
の方式では配線の自由度が大きい利点を有するも
のの、ユーザーはマスクを３枚作らなければいけ
ないという欠点があり、更にまた、専用化するた
めの製造工程が長くなる欠点がある。
本発明は上記欠点を除き、相補型MISトランジ
スタのゲート電極のうちの一部を独立させること
により、従来のマスタースライス方式では実現で
きなかつたダイナミツク・シフトレジスタのよう
な回路でも容易に実現できる基本セルを有する半
導体集積回路装置を提供するものである。
スタのゲート電極のうちの一部を独立させること
により、従来のマスタースライス方式では実現で
きなかつたダイナミツク・シフトレジスタのよう
な回路でも容易に実現できる基本セルを有する半
導体集積回路装置を提供するものである。
本発明によれば、間隔を置いて並列に設けられ
た第１乃至第４の一導電型領域と、該第１乃至第
４の一導電型領域の列に隣接してこれらと平行な
方向に間隔を置いて互いに並列に設けられた第１
乃至第４の反対導電型領域と、前記第１および第
２の一導電型領域間上から前記第１および第２の
反対導電型領域間上にかけて連続して形成された
第１のゲート電極と、前記第２および第３の一導
電型領域間上、前記第３および第４の一導電型領
域間上、前記第２および第３の反対導電型領域間
上および前記第３および第４の反対導電型領域間
上にそれぞれ分離して形成された第２、第３、第
４および第５のゲート電極とを含んで構成される
素子集合体を単位セルとし、前記単位セルを半導
体基板内に複数有する半導体集積回路装置を得
る。
た第１乃至第４の一導電型領域と、該第１乃至第
４の一導電型領域の列に隣接してこれらと平行な
方向に間隔を置いて互いに並列に設けられた第１
乃至第４の反対導電型領域と、前記第１および第
２の一導電型領域間上から前記第１および第２の
反対導電型領域間上にかけて連続して形成された
第１のゲート電極と、前記第２および第３の一導
電型領域間上、前記第３および第４の一導電型領
域間上、前記第２および第３の反対導電型領域間
上および前記第３および第４の反対導電型領域間
上にそれぞれ分離して形成された第２、第３、第
４および第５のゲート電極とを含んで構成される
素子集合体を単位セルとし、前記単位セルを半導
体基板内に複数有する半導体集積回路装置を得
る。
本発明を実施例により説明する。
第５図は本発明の半導体集積回路を構成する基
本セルの等価回路図である。
本セルの等価回路図である。
基本セルはソースまたはドレインを共有して連
結する３個のＰチヤンネルMISトランジスタTR
１，TR２，TR３と、ソースまたはドレインを
共有して連結する３個のＮチヤンネルMISトラン
ジスタTR４，TR５，TR６と、Ｐチヤンネル
MISトランジスタの一つのゲートとＮチヤンネル
MISトランジスタの一つのゲートとを共通接続す
るゲート配線２０７と、配線２０８と、第１の電
源線VDと第２の電源VSとを有す。残りの２対の
トランジスタ（第５図ではTR１とTR４および
TR２とTR５）のゲートは独立しており必要が
あれば接続する。配線２０８は第１の電源線VD
および第２の電源線VSと交差する信号線を配線
するときに使用する。交差する信号線を配線しな
ければならないとき、この配線２０８を用いると
交差する信号線を絶縁分離する必要がなく、製造
が極めて容易となる利点がある。
結する３個のＰチヤンネルMISトランジスタTR
１，TR２，TR３と、ソースまたはドレインを
共有して連結する３個のＮチヤンネルMISトラン
ジスタTR４，TR５，TR６と、Ｐチヤンネル
MISトランジスタの一つのゲートとＮチヤンネル
MISトランジスタの一つのゲートとを共通接続す
るゲート配線２０７と、配線２０８と、第１の電
源線VDと第２の電源VSとを有す。残りの２対の
トランジスタ（第５図ではTR１とTR４および
TR２とTR５）のゲートは独立しており必要が
あれば接続する。配線２０８は第１の電源線VD
および第２の電源線VSと交差する信号線を配線
するときに使用する。交差する信号線を配線しな
ければならないとき、この配線２０８を用いると
交差する信号線を絶縁分離する必要がなく、製造
が極めて容易となる利点がある。
第６図は本発明の一実施例の不純物導入領域パ
ターンとゲート電極パターンのレイアウト図であ
る。
ターンとゲート電極パターンのレイアウト図であ
る。
第６図は第５図に示した基本セルを半導体基板
に実現する一実施例であつて、それぞれ同一番号
を付して対応させている。
に実現する一実施例であつて、それぞれ同一番号
を付して対応させている。
Ｎ型半導体基板に間隔を置いて４個のＰ型領域
２１〜２４を設け、このＰ型領域をソースあるい
はドレイン領域として共有して連結する３個のＰ
チヤンネルMISトランジスタTR１，TR２，TR
３を設ける。４個のＰ型領域２１〜２４の上を該
Ｐ型領域に接触せずに通るアルミニウムの第１の
電源線VDを通す。
２１〜２４を設け、このＰ型領域をソースあるい
はドレイン領域として共有して連結する３個のＰ
チヤンネルMISトランジスタTR１，TR２，TR
３を設ける。４個のＰ型領域２１〜２４の上を該
Ｐ型領域に接触せずに通るアルミニウムの第１の
電源線VDを通す。
３個直列のＰチヤンネルMISトランジスタの隣
りにＰ型島状領域（Ｐウエル）を設け、その中に
間隔を置いて４個のＮ型領域２５〜２８を設け、
このＮ型領域をソースあるいはドレイン領域とし
て共有して連結する３個のＮチヤンネルMISトラ
ンジスタTR４，TR５，TR６を設ける。Ｐ型島
状領域と接触せずにその上を通るアルミニウムの
第２の電源線VSを設ける。島状領域と第２の電
源線とをＰ型領域で短絡しておく。
りにＰ型島状領域（Ｐウエル）を設け、その中に
間隔を置いて４個のＮ型領域２５〜２８を設け、
このＮ型領域をソースあるいはドレイン領域とし
て共有して連結する３個のＮチヤンネルMISトラ
ンジスタTR４，TR５，TR６を設ける。Ｐ型島
状領域と接触せずにその上を通るアルミニウムの
第２の電源線VSを設ける。島状領域と第２の電
源線とをＰ型領域で短絡しておく。
３対のＰチヤンネルおよびＮチヤンネルのMIS
型トランジスタのうちの１対、例えばTR３と
TR６とのゲートを共通ゲート線２０７で接続し
残りのトランジスタのゲートは独立にする。また
これらのトランジスタの横に配線２０８を設け
る。ゲート電極、配線２０８はポリシリコンで形
成すると絶縁膜を被覆するのが容易である利点が
ある。マスタースライスとして使用するときの配
線の容易性をもたせるために、Ｐ型領域２１〜２
４、Ｎ型領域２５〜２８並びにゲート電極に図の
ようにコンタクト用窓２０１Ａ〜２０１Ｄ，２０
２Ａ〜２０２Ｄ，…２０６Ａ〜２０６Ｅ，２０８
Ａ，２０８Ｂを設ける。第１の電源線VDおよび
第２の電源線VSとはこれらポリシリコンのゲー
ト電極および埋込配線の上を絶縁膜を介して横切
つている。
型トランジスタのうちの１対、例えばTR３と
TR６とのゲートを共通ゲート線２０７で接続し
残りのトランジスタのゲートは独立にする。また
これらのトランジスタの横に配線２０８を設け
る。ゲート電極、配線２０８はポリシリコンで形
成すると絶縁膜を被覆するのが容易である利点が
ある。マスタースライスとして使用するときの配
線の容易性をもたせるために、Ｐ型領域２１〜２
４、Ｎ型領域２５〜２８並びにゲート電極に図の
ようにコンタクト用窓２０１Ａ〜２０１Ｄ，２０
２Ａ〜２０２Ｄ，…２０６Ａ〜２０６Ｅ，２０８
Ａ，２０８Ｂを設ける。第１の電源線VDおよび
第２の電源線VSとはこれらポリシリコンのゲー
ト電極および埋込配線の上を絶縁膜を介して横切
つている。
このようにして構成されるものを単位セルとし
この単位セルを半導体基板内に少くとも一つ含む
ことによつて本発明の半導体集積回路装置が実現
される。
この単位セルを半導体基板内に少くとも一つ含む
ことによつて本発明の半導体集積回路装置が実現
される。
本発明の半導体集積回路をマスタースライスと
して使用すると極めて容易に配線できるようにな
り、かつ従来のマスタースライスでは実現できな
かつたか、あるいは実現できるとしても極めて複
雑な工程を要した電子回路が極めて容易に実現で
きる。これを次に説明しよう。
して使用すると極めて容易に配線できるようにな
り、かつ従来のマスタースライスでは実現できな
かつたか、あるいは実現できるとしても極めて複
雑な工程を要した電子回路が極めて容易に実現で
きる。これを次に説明しよう。
第７図は従来のダイナミツク・シフトレジスタ
の回路図である。
の回路図である。
データ入力信号Ｄを配線３００からクロツク入
力信号φが“１”の時配線３０７に読込み、クロ
ツク入力信号φが“０”になると配線３０７に付
く寄生容量に読込んだ情報が蓄えられる。配線３
１４には配線３０７の反転された情報が伝搬し、
クロツク入力信号（クロツク入力信号φの反転
信号）が“１”になると、すなわちクロツク入力
信号φが“０”になると端子３１４の情報は配線
３２１へ伝搬する。配線３２１の反転された情報
が配線３２８に伝搬する。データ入力信号Ｄが２
回反転されて元と同じ極性の情報が配線３２８に
現われる。この回路を第２図の基本セルを用いて
構成することはAlパターンが交差して実現する
のは不可能である。しかしながら、第６図に示し
た本発明の基本セルを用いると容易に実現でき
る。
力信号φが“１”の時配線３０７に読込み、クロ
ツク入力信号φが“０”になると配線３０７に付
く寄生容量に読込んだ情報が蓄えられる。配線３
１４には配線３０７の反転された情報が伝搬し、
クロツク入力信号（クロツク入力信号φの反転
信号）が“１”になると、すなわちクロツク入力
信号φが“０”になると端子３１４の情報は配線
３２１へ伝搬する。配線３２１の反転された情報
が配線３２８に伝搬する。データ入力信号Ｄが２
回反転されて元と同じ極性の情報が配線３２８に
現われる。この回路を第２図の基本セルを用いて
構成することはAlパターンが交差して実現する
のは不可能である。しかしながら、第６図に示し
た本発明の基本セルを用いると容易に実現でき
る。
第８図は第７図に示したダイナミツク・シフト
レジスタを第６図に示した基本セルを用いて実現
したときのレイアウト図である。
レジスタを第６図に示した基本セルを用いて実現
したときのレイアウト図である。
第８図に示した番号は第７図に示した番号と対
応させてある。また、太い実線はユーザーがAl
配線を行つて接続する箇所を示す。埋込み配線２
０８はこの場合使用しなくてもすむ。このよう
に、従来の基本セルでは実現不可能であつたダイ
ナミツク・シフトレジスタの製造が本発明の基本
セルを用いれば６対のトランジスタで実現可能と
なる。
応させてある。また、太い実線はユーザーがAl
配線を行つて接続する箇所を示す。埋込み配線２
０８はこの場合使用しなくてもすむ。このよう
に、従来の基本セルでは実現不可能であつたダイ
ナミツク・シフトレジスタの製造が本発明の基本
セルを用いれば６対のトランジスタで実現可能と
なる。
本発明の基本セルは従来の基本セルで実現可能
であつた回路を当然実現できる。
であつた回路を当然実現できる。
第９図は第３図ａ，ｂに示したNOR回路を第
６図に示した基本セルを用いて実現したときのレ
イアウト図である。
６図に示した基本セルを用いて実現したときのレ
イアウト図である。
第９図に示した番号は第３図ａ，ｂに示した番
号と対応させて同一箇所を指すようにしてある。
太い実線はユーザーがAl配線をして接続する箇
所を示す。このように、本発明の基本セルを用い
ると従来の回路も容易に実現できる。
号と対応させて同一箇所を指すようにしてある。
太い実線はユーザーがAl配線をして接続する箇
所を示す。このように、本発明の基本セルを用い
ると従来の回路も容易に実現できる。
本発明の基本セルは３対のトランジスタで構成
されるのでコンピユータによる自動配線が極めて
容易になる。
されるのでコンピユータによる自動配線が極めて
容易になる。
なお、本発明の基本セルは、第６図に示す端子
２０１Ｄ，２０４Ｄ，２０２Ｄと２０５Ｄを短絡
すれば第１図，第２図に示した従来の基本セルと
同様の取扱いができる。
２０１Ｄ，２０４Ｄ，２０２Ｄと２０５Ｄを短絡
すれば第１図，第２図に示した従来の基本セルと
同様の取扱いができる。
以上詳細に説明したように、本発明によれば、
従来の基本セルでは実現できなかつた回路の構成
も可能となる基本セルを含んだ半導体集積回路装
置が得られるのでその効果は大きい。
従来の基本セルでは実現できなかつた回路の構成
も可能となる基本セルを含んだ半導体集積回路装
置が得られるのでその効果は大きい。
第１図は従来のマスタースライス用基本セルの
一例の等価回路図、第２図は第１図に示した基本
セルを半導体基板に実現するときの不純物導入領
域パターンとゲート電極パターンのレイアウト
図、第３図ａは３入力NOR回路の回路図、第３
図ｂは２入力NOR回路の回路図、第４図は第２
図に示す基本セルを用いて構成したNOR回路の
レイアウト図、第５図は本発明の半導体集積回路
を構成する基本セルの等価回路図、第６図は本発
明の一実施例の不純物導入領域パターンとゲート
電極パターンのレイアウト図、第７図は従来のダ
イナミツク・シフトレジスタの回路図、第８図は
第７図に示したダイナミツク・シフトレジスタを
第６図に示した基本セルを用いて実現したときの
レイアウト図、第９図は第３図ａ，ｂに示した
NOR回路を第６図に示した基本セルを用いて実
現したときのレイアウト図である。 １，２，３，４，５……ＰチヤンネルMIS……
トランジスタ、６，７，８，９，１０……Ｎチヤ
ンネルMISトランジスタ、１Ａ，２Ａ，３Ａ，４
Ａ，５Ａ……Ｐチヤンネル型トランジスタのゲー
ト電極、１Ｂ，２Ｂ，３Ｂ，４Ｂ，５Ｂ……Ｐチ
ヤンネルMISトランジスタのソースまたはドレイ
ン、６Ａ，７Ａ，８Ａ，９Ａ，１０Ａ……Ｎチヤ
ンネルMISトランジスタのゲート電極、６Ｂ，７
Ｂ，８Ｂ，９Ｂ，１０Ｂ……ＮチヤンネルMISト
ランジスタのゲート電極、２１〜２４……Ｐ型領
域、２５〜２８……Ｎ型領域、２０７……ゲート
配線、２０８……埋込み配線、TR１〜TR３…
…ＰチヤンネルMISトランジスタ、TR４〜TR
６……ＮチヤンネルMISトランジスタ、VD……
第１の電源線、VS……第２の電源線。
一例の等価回路図、第２図は第１図に示した基本
セルを半導体基板に実現するときの不純物導入領
域パターンとゲート電極パターンのレイアウト
図、第３図ａは３入力NOR回路の回路図、第３
図ｂは２入力NOR回路の回路図、第４図は第２
図に示す基本セルを用いて構成したNOR回路の
レイアウト図、第５図は本発明の半導体集積回路
を構成する基本セルの等価回路図、第６図は本発
明の一実施例の不純物導入領域パターンとゲート
電極パターンのレイアウト図、第７図は従来のダ
イナミツク・シフトレジスタの回路図、第８図は
第７図に示したダイナミツク・シフトレジスタを
第６図に示した基本セルを用いて実現したときの
レイアウト図、第９図は第３図ａ，ｂに示した
NOR回路を第６図に示した基本セルを用いて実
現したときのレイアウト図である。 １，２，３，４，５……ＰチヤンネルMIS……
トランジスタ、６，７，８，９，１０……Ｎチヤ
ンネルMISトランジスタ、１Ａ，２Ａ，３Ａ，４
Ａ，５Ａ……Ｐチヤンネル型トランジスタのゲー
ト電極、１Ｂ，２Ｂ，３Ｂ，４Ｂ，５Ｂ……Ｐチ
ヤンネルMISトランジスタのソースまたはドレイ
ン、６Ａ，７Ａ，８Ａ，９Ａ，１０Ａ……Ｎチヤ
ンネルMISトランジスタのゲート電極、６Ｂ，７
Ｂ，８Ｂ，９Ｂ，１０Ｂ……ＮチヤンネルMISト
ランジスタのゲート電極、２１〜２４……Ｐ型領
域、２５〜２８……Ｎ型領域、２０７……ゲート
配線、２０８……埋込み配線、TR１〜TR３…
…ＰチヤンネルMISトランジスタ、TR４〜TR
６……ＮチヤンネルMISトランジスタ、VD……
第１の電源線、VS……第２の電源線。
Claims (1)
- １ 間隔を置いて並列に設けられた第１乃至第４
の一導電型領域と、該第１乃至第４の一導電型領
域の列に隣接してこれらと平行な方向に間隔を置
いて互いに並列に設けらた第１乃至第４の反対導
電型領域と、前記第１および第２の一導電型領域
間上から前記第１および第２の反対導電型領域間
上にかけて連続して形成された第１のゲート電極
と、前記第２および第３の一導電型領域間上、前
記第３および第４の一導電型領域間上、前記第２
および第３の反対導電型領域間上および前記第３
および第４の反対導電型領域間上にそれぞれ分離
して形成された第２、第３、第４および第５のゲ
ート電極とを含んで構成される素子集合体を単位
セルとし、前記単位セルを半導体基板内に複数有
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121526A JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121526A JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099777A Division JPS63296240A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745948A JPS5745948A (en) | 1982-03-16 |
| JPH0113223B2 true JPH0113223B2 (ja) | 1989-03-03 |
Family
ID=14813400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121526A Granted JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745948A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749253A (en) * | 1980-09-09 | 1982-03-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5944843A (ja) * | 1982-09-07 | 1984-03-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| JPS6074549A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
| US6399972B1 (en) * | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
| KR20200028450A (ko) | 2017-09-30 | 2020-03-16 | 아사히 인텍크 가부시키가이샤 | 가이드 와이어 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
| JPS541725A (en) * | 1977-06-07 | 1979-01-08 | Kitamura Shuichi | Variable venturi carbureter |
| JPS541724A (en) * | 1977-05-31 | 1979-01-08 | Bendix Corp | Dual mode hybrid controller for controlling operation of electronic type fuel injector of internal combustion engine that can be operated at various kinds of speed of revolution |
-
1980
- 1980-09-02 JP JP55121526A patent/JPS5745948A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
| JPS541724A (en) * | 1977-05-31 | 1979-01-08 | Bendix Corp | Dual mode hybrid controller for controlling operation of electronic type fuel injector of internal combustion engine that can be operated at various kinds of speed of revolution |
| JPS541725A (en) * | 1977-06-07 | 1979-01-08 | Kitamura Shuichi | Variable venturi carbureter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745948A (en) | 1982-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4516312A (en) | Method for constructing delay circuits in a master slice IC | |
| EP0080361B1 (en) | Complementary metal-oxide semiconductor integrated circuit device of master slice type | |
| JPH0851353A (ja) | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル | |
| JPH0831578B2 (ja) | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 | |
| JPH0434309B2 (ja) | ||
| JPH0113223B2 (ja) | ||
| US5229667A (en) | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay | |
| JPS586157A (ja) | Ｃｍｏｓマスタ・スライスｌｓｉ | |
| KR950007345B1 (ko) | 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체 장치 | |
| JPH0120539B2 (ja) | ||
| JPS62130538A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0371789B2 (ja) | ||
| JPH0475664B2 (ja) | ||
| JPH04164371A (ja) | 半導体集積回路 | |
| JPH0122734B2 (ja) | ||
| EP0318869B1 (en) | Substrate potential detecting circuit | |
| JP3065672B2 (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| RU2025829C1 (ru) | Интегральная схема на комплементарных моп-транзисторах | |
| JPH02106966A (ja) | 半導体記憶装置 | |
| JP2676406B2 (ja) | 半導体記憶回路装置 | |
| JPH0371788B2 (ja) | ||
| JP2510040B2 (ja) | Ｃｍｏｓマスタスライス | |
| JPH0831536B2 (ja) | 半導体集積回路 | |
| JP2001177357A (ja) | 差動アンプ | |
| JPH06275802A (ja) | 半導体装置 |