KR950007345B1

KR950007345B1 - 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체 장치

Info

Publication number: KR950007345B1
Application number: KR1019910014397A
Authority: KR
Inventors: 도시까즈 세이; 야스노리 다나까; 히로유끼 하라
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이찌
Priority date: 1990-08-22
Filing date: 1991-08-21
Publication date: 1995-07-10
Also published as: US5272366A; JPH04103161A; KR920005391A

Abstract

내용 없음.

Description

바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치

제1도는 본 발명의 한 실시예에 의한 구성의 단면도.

제2도는 제1도의 구성에 의해 실현되는 등가 회로도.

제3도는 본 발명의 제2실시예를 도시한 단면도.

제4도는 제3도의 구성에 의해 실현되는 등가 회로도.

제5도는 본 발명의 제3실시예를 도시한 단면도.

제6도는 제5도의 구성에 의해 실현되는 등가회로도.

제7도는 본 발명의 제4실시예를 도시한 단면도.

제8도는 본 발명의 제5실시예를 도시한 단면도.

제9도는 본 발명의 제6실시예를 도시한 단면도.

제10도는 제9도의 구성에 의해 실현되는 등가 회로도.

제11도(a)는 본 발명을 BiCMOS게이트 어레이에 실시한 제7실시예 의한 패턴 평면도.

제11도(b)는 제11도(a)의 A-A'선에 따른 단면도.

제12도는 제11도(a)에 있어서 기본 셀의 패턴의 좌우를 역으로 한 구성의 단면도.

제13도는 제11도(a)에 있어서 기본 블럭의 패턴의 대칭성을 도시한 구성도.

제14도는 본 발명을 이용한 BiCMOS게이트 어레이의 구성도.

제15도는 본 발명을 BiCMOS게이트 어레이에 실시한 제8실시예에 의한 패턴 평면도.

제16도는 제15도에 있어서 기본 블럭의 패턴의 대칭성을 도시한 구성도.

제17도(a)는 본 발명을 BiCMOS게이트 어레이에 실시한 제9실시예에 의한 패턴 평면도.

제17도(b)는 제17도(a)의 B-B'선에 따른 단면도.

제18도는 종래의 Bi-MOS IC의 구성에 도시한 단면도.

제19도는 제18도의 구성을 이용하여 배선해서 실현되는 등기회로도.

* 도면의 주요부분에 대한 부호의 설명

101 : P형 반도체 기판 102 : N형 확산 영역

103 : 매립 확산층 104 : 절연막

105 : 게이트 전극 106,107,109 : P⁺형 영역

108 : P형 영역 110,111 : N⁺영역

본 발명은 특히 Bi-MOS IC등을 구성할 때 구조의 축소화가 요구된 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재(混載) 반도체 장치에 관한 것이다.

바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체장치로서 Bi-MOS IC가 공지되어 있다. BiMOS IC는 바이폴라 소자와 MOS소자를 동일 칩상에 혼재하고 있다. 고주파, 고속 동작이 가능한 바이폴라 IC, 디지탈 처리를 지향하는 고집적 가능한 MOS IC에 의해 상호 이점을 살려서 여러가지 회로 구성이 실현된다.

제18도는 종래의 Bi-MOS IC의 구성을 도시한 단면도이고, 제19도는 제18도의 구성을 이용하여 배선해서 실현되는 등가 회로도이다. P형 반도체 기판(1801)상에 N형 확산 영역(1802 및 1803) 및 P형 확산 영역(1804)가 형성되어 소자 영역이 형성되어 있다. N형 확산 영역(1802 및 1803) 저부에는 각각 N형 불순물이 고농도로 도입된 N⁺형의 매립 확산층(1805 및 1806)이 형성되어 있고, N형 확산 영역(1802 및 1803)의 전위를 설정할 수 있도록 N⁺형 영역(1807 및 1808)로서 기판 상에까지 뻗어 있다. 또 P형 확산 영역(1804)의 전위를 설정하기 위해 P형 불순물이 고농도로 도입된 P⁺형 영역(1809)가 기판상에 뻗어 있다.

N형 확산 영역(1803) 상에는 절연막(1810)을 통해 게이트 전극(1811)이 형성되고 게이트 전극(1811)을 사이에 두고 확산 영역(1803) 표면에는 소스, 드레인 영역으로서의 P⁺형 영역(1812 및 1813)이 형성되어 있고, P채널 MOS트랜지스터 (Tr1)이 형성되어 있다.

P형 확산 영역(1804)상에는 절연막(1814)를 통해 게이트 전극(1815)가 형성되고, 게이트 전극(1815)를 사이에 두고 확산 영역(1804) 표면에는 소스, 드레인 영역으로서의 N⁺형 영역(1816 및 1817)이 형성되어 있고, N채널 MOS트랜지스터(Tr2)가 형성되어 있다.

콜렉터가 되는 N형 확산 영역(1802) 표면에는 베이스가 되는 P영역(1818)이 형성되고, 그 영역 중에 P⁺형 영역(1819), 에미터가 되는 N⁺영역(1820)이 형성되어 있고, 수직 구조의 NPN형 바이폴라 트랜지스터(Tr3)이 형성되어 있다.

Tr1과 Tr3사이의 기판(1801)표면에는 서로의 소자 영역을 분리하기 위한 분리 영역, 예를 들면 P⁺형 영역(1821)이 형성되어 있다.

상기 구성에 있어서, 인접하는 소자 사이에는 서로 트랜지스터 사이의 간섭을 방지하기 위해 확산 영역(1802,1803 및 1804)를 형성한다. 또 바이폴라 트랜지스터와 절연 게이트형 트랜지스터와는 별개인 확산 영역에 만드는 것이 일반적이다. 그래서 주변의 반도체의 접합이 역 바이어스로되도록 확산 영역(1802 및 1803)사이의 기판 (1801)상에 P⁺형 영역(1821)을 설치해서 이 P⁺형 영역(1821)에 적당한 바이어스를 가해서 서로 소자의 영역 사이를 분리한다.

그런데, 제19도와 같은 회로를 구성하는 경위 배선을 상기 제18도에 도시하고 있으나, 이 구성에 따르면 P⁺형 영역(1821)은 불필요하고, 확산 영역(1802 및 1803)에서의 배선, 접촉도 따로 취급할 필요가 없다. 불필요한 분리 영역이 있으면 확산 영역 사이를 잇는 배선 등이 많아져서 칩의 축소화를 방해하게 된다. 또, 트랜지스터를 미리 고정해서 형성하는 게이트 어레이(마스터 슬라이스)를 구성한 경우, 바이폴라 소자와 MOS소자를 동시에 사용하는 경우가 적기 때문에, 상기 종래예와 같이 바이폴라 소자와 MOS소자 부분이 각각 별도로 형성되는 구조에서는 소자의 미세화를 방해한다.

이와 같이, 종래에는 바이폴라 트랜지스터와 절연 게이트형 트랜지스터와는 반도체 기판 상에서 별도의 확산 영역 상에 형성되는 것이 일반적이다. 또 확산영역간에 분리 영역이 설치되고 있고, 바이폴라 트랜지스터와 절연 게이트형 트랜지스터의 양방의 확산 영역과 분리 영역의 반도체를 적절한 바이어스를 가했었다. 그러나 그 반면, 불필요한 분리 영역이나 확산 영역 사이를 잇는 배선등이 많아져서 칩 면적 축소를 저해하는 요인이 되었다. 또, 게이트 어레이를 구성한 경우에도 바이폴라 소자와 MOS수자 부분이 각각 별도로 형성되는 구조에서는 소자 이용도가 현저히 저하하는 결점이 있다.

본 발명은 상기와 같은 사정을 감안해서 된 것으로, 그 목적은 소자의 칩 면적이 축소화되는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치를 제공하는 것이다.

본 발명의 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치는 제1바이폴라 트랜지스터의 제1활성 영역으로서 작용하도록 반도체 기판 내에 형성된 제1웰 영역과, 상기 절연 게이트형 트랜지스터의 백게이트와 같이 작용하는 상기 제1웰 영역 내에 형성된 소스 및 드레인 영역을 갖고 있는 제1도전형의 제1절연 게이트형 트랜지스터와, 상기 웰 영역 내에 형성된 상기 제1바이폴라 트랜지스터의 제2 및 제3활성 영역과, 제2바이폴라 트랜지스터의 제4활성영역으로서 작용하도록 상기 반도체 기판내에 형성된 제2웰 영역과, 상기 제2웰 영역 내에 형성된 상기 제2바이폴라 트랜지스터의 제5활성 영역과, 제2도전형의 상기 절연 게이트형 트랜지스터의 백 게이트로서 작용하는 상기 제5활성 영역 내에 소스 및 드레인을 갖고 있는 제2도전형의 제1절연 게이트형 트랜지스터와, 상기 제5활성 영역내에 형성된 상기 제2바이폴라 트랜지스터의 제6활성 영역과, 상기 반도체 기판내에 형성된 상기 제1 및 제2웰 영역의 도전형과 다른 도전형의 제3웰 영역과, 제2도전형의 상기 제2절연형 트랜지스터의 백게이트로서 작용하는 상기 제3웰 영역내에 형성된 소스 및 드레인을 갖고 있는 제2도전형의 제2절연 게이트형 트랜지스터와, 상기 제1웰 영역에 해당하고, 제1방향으로 배열된 다수의 제1웰 영역을 포함하는 제1어레이와, 상기 제1방향과 동일한 제2방향으로 선택적으로 배열된 상기 제1 및 제3웰 영역에 해당하는 다수의 제2 및 제3웰 영역을 포함하는 제2어레이를 포함하는 것을 특징으로 한다.

본 발명에서는 바이폴라 트랜지스터의 확산층과 절연 게이트형 트랜지스터의 백게이트를 공통으로 이용해서 바이폴라 트랜지스터를 구성하는 확산층의 일부에 절연 게이트형 트랜지스터를 구성한다. 또 게이트 어레이 마스터 슬라이스 패턴에서는 기본 셀의 패턴을 기하학적으로 좌우 대칭으로 형상으로 함으로써 게이트 사용효율의 향상을 도모한다.

이하 도면을 참조해서 본 발명을 실시예에 의해 설명한다.

제1도는 본 발명의 한 실시예에 의한 구성을 도시한 단면도이고, 제2도는 제1도의 구성을 이용해서 실현되는 등가 회로도이다.

P형 반도체 기판(101)에 N형 확산 영역(102)가 형성되고, 그 저부에는 N형 불순물이 고농도로 도입된 N⁺형 매립 확산층(103)이 형성되어 있다.

확산 영역(102)의 표면 영역중에는 P채널 절연 게이트형 트랜지스터(MTr1) 및 NPN형 바이폴라 트랜지스터(BTr1)이 형성되어 있다.

절연 게이트형 트랜지스터(MTr1)은 확산 영역(102)상에 (104)를 통해 게이트 전극(105)가 형성되고, 게이트전극(105)를 사이에 두고 확산 영역(102) 표면에는 소스, 드레인 영역으로서의 P⁺형 영역(106 및 107)이 형성되어 이루어진다.

바이폴라 트랜지스터(BTr1)은 콜렉터가 되는 N형 확산 영역(102) 표면에 베이스가 되는 P형 영역(108), 베이스 단자가 접속되는 P⁺형 영역(109)가 형성되고, P형 영역(108)의 표면 영역 중에는 에미터로서의 N⁺영역(110)이 형성되어 있다. 확산 영역(102) 표면 영역중의 N⁺형 영역(111)에는 콜렉터 단자가 접속된다.

상기 N형 확산 영역(102)에는 BTr1의 콜렉터와 MTr1의 백게이트가 공유한 구성으로 되어 있다. 즉, 제2도의 등가 회로도에 도시한 바와 같이 된다. 각 영자 부호 D, G, S, B, E, C로 도시하는 각 단자는 제1도의 그것과 대응해서 도시한다.

제3도는 본 발명의 제2실시예를 도시한 단면도이고, 상기 제1도의 응용예이다. 절연 게이트형 트랜지스터를 3개 형성하여 그중의 드레인의 한단에 바이폴라 트랜지스터의 베이스가 접속되어 있는 구조를 도시하고 있다.

P형 반도체 기판(301)에 N형 확산 영역(302)가 형성되고, 그 저부에는 N⁺형 매립 확산층(303)이 형성되어 있다. 확산 영역(302)에는 P채널 절연 게이트형 트랜지스터(MTr2~MTr4) 및 NPN형 바이폴라 트랜지스터(BTr2)가 형성되어 있다. 제1도의 실시예와 마찬가지로 BTr2의 콜렉터는 확산 영역(302)에 상당하고, MTr2~MTr4의 백게이트를 겸하고 있다. 또, 절연막(303) 및 게이트 전극(304)를 사이에 두고 확산 영역(302) 표면에 형성되는 P⁺형 영역(305)중 MTr2~MTr4의 서로 인접하는 영역에서는 소스, 드레인이 공유화되어 있다. BTr2와 인접하는 MTr2에서도 베이스오 드레인을 공유하는 P⁺형 영역(306)이 형성되어 있다. 또 (BTr2)는 베이스 영역이 되는 P형 영역(307) 표면 영역 중에 에미터의 N⁺영역(308)이 형성되고, 확산 영역(302) 표면 영역 중에는 콜렉터 단자가 접속되는 N⁺영역(309)가 형성되어 있다. 이와 같은 구조에 의해 제4도와 같은 회로를 구성해서 축소화에 기여한다.

제5도는 본 발명의 제3실시예를 도시하는 단면도이다. P형 반도체 기판(501)에 N형 확산 영역(502), N⁺형 매립 확산층(503)이 형성되어 있다. N형 확산 영역(502) 표면 영역중에서 NPN 바이폴라 트랜지스터(BTr3)의 베이스로서 P형 영역(504)가 형성되어 있다. 또, P형 영역(504) 표면 영역 중에는 N채널 절연게이트형 트랜지스터(MTr5~MTr7)이 구성되어 있다. 소스. 드레인으로서의 N⁺영역(505)를 걸치도록 절연막(506)을 통해서 게이트 전극(507)이 형성되어 있다. 또 BTr3측은 베이스로서의 P형 영역(504)의 표면 영역 중에 베이스 단자가 접속되는 P⁺형 영역(508), 에미터의 N⁺형 영역(509)가 형성되고, 확산영역(502)에는 콜렉터 단자가 접속되는 N⁺형 영역(510)이 형성되어 있다. 이와같은 구조에 의해 제6도와 같은 회로를 구성한다.

제7도는 본 발명의 제4실시예를 도시한 단면도로, 상기 제5도의 응용예이다. N형 반도체 기판(701)에 수평 구조의 NPN형 바이폴라 트랜지스터(BTr4)의 베이스 확산 영역으로서 형성된 P형 확산영역(702) 표면 영역 중에 N채널 절연 게이트 트랜지스터(MTr8 및 MTr9)를 구성하고 있다. 소스, 드레인으로서의 N⁺영역(703)을 걸치도록 절연막(704)를 통해 게이트 전극(705)가 형성되어 있다. 또 BTr4 측은 베이스로서의 P형 영역(702) 표면 영역내에 베이스 단자가 접속되어 P⁺형 영역(706), 각각 콜렉터, 에미터의 M⁺형 영역(707 및 708)이 수평으로 형성되어 있다.

제8도는 본 발명의 제4실시예를 도시한 단면도로 상기 제7도의 응용예이다. 바이포라 트랜지스터의 콜렉터 또는 에미터가 절연 게이트형 트랜지스터의 소스 또는 드레인을 겸한 구조로 되어 있고, 프로세스적으로 분리가 필요없을때 적당하다. 기판(801)에 수평 구조의 NPN형 바이폴라 트랜지스터(BTr5)의 베이스 확산 영역으로서 형성된 P형 확산영역(802) 표면 영역내에 N채널 절연 게이트형 트랜지스터(110~MTr12)를 구성하고 있다. 소스. 드레인으로서의 N⁺영역 (803~806)상호간을 걸치도록 절연막(807)을 통해 게이트 전극(808)이 형성되어 있다. 또 BTr5측은 베이스로서의 P형 영역(810), 그리고 콜렉터와 공유하고 있는 것이 상기 (MTr10)의 드레인으로 모두 N⁺영역(803)이다.

제9도는 본 발명의 제6실시예를 도시하는 단면도로, 이 구조에 의해 제10도와 같은 BiCOMOS의 인버터 회로를 실현한다. P형 반도체 기판(901)에 각각 NPN형 바이폴라 트랜지스터(BTr6 및 BTr6)의 콜렉터로 하는 N형 확산 영역(902 및 903)이 설치되고, 매립 확산층(904 및 905)가 설치되어 있다. 이들 확산 영역(902와 903)의 사이의 기판상에는 P⁺형 분리영역(906)이 형성된다.

N형 확산 영역(902)상에는 절연막(907)을 통해 게이트 전극(908)이 형성되고, 이것을 사이에 두고 기판상에는 소스, 드레인으로서의 P⁺형 영역(909 및 910)이 형성되어 P채널 NOS트랜지스터(MTr13)이 구성되어 있다. 이 N⁺영역(910)은 P형 영역 중에 있고, BTr6의 베이스와 MTr13의 드레인이 공유하고 있다. BTr6의 에미터는 P형 영역(911)에 설치된 n⁺형 영역(912)이고, 콜렉터 단자는 확산영역(902) 표면 영역내의 N⁺형 영역(913)에 접속된다.

N형 확산 영역(903) 표면에는 NPN형 바이폴라 트랜지스터(BTr7)의 베이스 확산 영역으로서 P형 영역(914)가 형성되어 있다. 이 P형 영역(914)내에 N채널 MOS트랜지스터(MTr14)가 구성되어 있다. 소스, 드레인으로서의 N⁺영역(915 및 916)을 걸치도록 절연막(917)을 통해 게이트 전극(918)이 형성되어 있다.

또, BTr7 측은 베이스 단자가 접속되는 P⁺형 영역(919), 에미터의 N⁺형 영역(920)이 모두 P형 영역(914) 표면 영역내에 형성되어 있다. 또, 확산 영역(903)에는 콜렉터 단자가 접속되는 N⁺형 영역(921)이 설치되어 있다. 이와같은 구조를 이용해서 저항(R1 및 R2)를 부가해서 배선하면 제10도와 같은 회로가 구성된다.

상기 각 실시예의 구성에 따르면 MOS트랜지스터의 백게이트가 바이폴라 트랜지스터의 한 극과 동전위로 되는 경우, 예를 들면 제10도의 회로에 도시한 것 같은 경우에는 확산 영역 및 동작 영역을 공유함으로써 후에 실시되는 접촉, 배선을 생략할 수 있고, 회로 구성을 간소화할 수 있어서 칩면적을 축소화할 수 있다.

또, 본 발명을 이용하면, 특히 바이폴라 트랜지스터 절연 게이트형 트랜지스터 혼재의 게이트 어레이를 구성하는 경우 기본 셀의 기능에 따라 절연 게이트형 트랜지스터, 바이폴라 트랜지스터를 효율좋게 사용해서 배선을 용이하게 할 수 있다. 이하 이것에 대해 설명한다.

제11(a)는 본 발명은 BiCMOS게이트 어레이에 실시한 제7실시예에 따른 패턴 평면도이고, 제11도(b)는 제11도(a)의 A-A'에 따른 단면도이다.

기본 셀은 도면 좌측의 N채널 MOS트랜지스터 열의 기본 블럭(1101)과 도면우측의 P채널 MOS트랜지스터 열의 기본 블럭(1102)로 이루어진다.

먼저 기본 셀의 기본 블럭(1102)에는 P채널 MOS트랜지스터 열 내에 바이폴라 트랜지스터가 구성된다. 제11도(b)에 따르면 P형 반도체 기판(1103)에 형성된 N형 확산 영역(1104)의 저부에는 N⁺형의 매립 확산층(1105)가 형성되어 있다. N형 확산 영역(1104) 상에는 게이트 산화막(1106)을 통해 게이트 전극(1107)이 복수 형성되어 있다. N형 확산영역(1104) 표면 영역 중에는 게이트전극(1107) 각각을 사이에 두고, 소스, 드레인 영역이 되는 P⁺형 영역(1108)이 각각 형성되어 있다. 2개의 게이트 전극(1107)을 갖고 있는 3개로 분리된 P⁺형 영역(1108)을 한 덩어리로서 구성하는 P채널 MOS트랜지스터(MTr21 및 MTr21')사이에는 NPN형 바이폴라 트낼지스터 (BTr11)이 구성되어 있다. 이 BTr11은 베이스가 되는 P형 영역(1109)가 P⁺형 영역(1108)에 접해 있고, 베이스 단지가 접속되는 부분과 트랜지스터(MTr21)의 소스, 드레인 영역이 공유된 구성으로 되어 있다. P형 영역(1109) 표면에는 에미터로서의 N⁺형 영역(1110)이 형성되어 있다. 또, P형 영역(109) 부근의 N형 확산 영역(1104)에는 콜렉터 단자가 접속되는 N⁺형 영역(1111)이 형성되어 있고, 이 N형 확산 영역 (1104)는 BTr11의 콜렉터와 MTr21의 백게이트를 겸하고 있다.

한편, 기본 셀의 기본 블럭(1101)의 N채널 MOS 트랜지스터(MTr22 및 MTr22')도 기판 상에 2개의 게이트 전극(1112)를 갖고 있고 3개로 분리된 N⁺형 영역(1113)을 한 덩어리로서 구성한다. MTr22와 MTr22'사이의 기판 표면에는 (MTr22 및 22')의 백게이트 취출부로서의 P⁺영역(114) 및 확산저항(1115)가 형성되어 있다.

이와 같이 P채널 MOS트랜지스터 열의 기본 블럭(1101)의 블럭 내에 NPN바이폴라 트랜지스터(BTr11)을 설치하고 있지만, 베이스의 확산 영역을 MOS 트랜지스터의 것과 공유하고 있다. 이 때문에, 각각 확산 영역을 나눌 경우에 필요한 분리 영역이 없어지기 때문에 소형화된다.

또, N채널 MOS트랜지스터 열의 기본 블럭(1101)은 종방향의 길이가 바이폴라 트랜지스터를 갖지 않기 때문에 P채널 NMOS트랜지스터 열의 기본 블럭(1102)에 비해 짧게할 수 있으나, 확산 저항(1115)를 배치함으로써 길이를 일치시킨다.

제12도는 상기 제11도(a)에서 기본 셀 패턴의 좌우를 역으로 한 구성의 단면도이다. 즉, 이 기본 셀은 P채널 MOS트랜지스터 열의 기본 블럭(1101)이 좌측에서 N채널 MOS트랜지스터 열의 기본 블럭(1102)는 우측으로 배치되어 있다.

이와 같은 기본 셀은 제13도에 도시한 것처럼 각 기본 블럭(1101 및 1102)가 각각 함께 Y-Y'측에 대해 대칭이기 때문에, 제11도의 기본 셀을 이용한 기능 셀을 설계하면 그 정상(mirror image)의 데이타를 이용함으로서 용이하게 제12도와 같은 기능 셀을 구성할 수 있다.

제14도에 기본 블럭(1101)에 의한 N채널 MOS트랜지스터 열과 기본 블럭 (1102)에 의해 P채널 NOS트랜지스터 열을 교대로 배열한 게이트 어레이를 도시한다. 여기서, 상기 제11도(a)와 같은 기본 셀을 이용해서 기능셀(CL1)이 배치된다. 기능셀 (CL1)이 우측의 N채널 MOS트랜지스터 열[기본 블럭(1101)]은 기능셀로 하지 않고 배선 영역(W)로 한다. 배선영역(W)의 우측에서 상기 제12도와 같은 기본 셀을 이용해서 기능셀(CL2)가 배치된다.

이와 같이 게이트 어레이를 기능셀(CL1), 그의 경상의 기능셀(CL2)에 의해 구성됨으로써 기본 셀보다도 폭이 좁은 배선 영역(W)를 설정할 수 있다. 예를 들면, 기본 셀의 횡폭이 배선 그리드로 횡폭 12 그리드라고 하면 종래의 배선 전용 영역으로서 12그리드 간격으로 밖에 설정할 수 없었으나, 본 발명을 이용하면 예를 들면 6그리드로 설정할 수 있도록 한다. 마스터 슬라이스 상에 구성되는 회로의 종류, 배선층의 수에 따라 배선 전용 영역을 필요 최소한으로 설정해서 기능 셀의 배치 배선을 행해진다. 따라서 배선 영역의 크기, 위치 설정에 자유도가 커짐과 동시에, MOS트랜지스터, 바이폴라 트랜지스터를 효율 좋게 분류 사용할 수 있도록 구성할 수 있다. 이 결과, 게이트 어레이(마스터 슬라이스)의 이용 효율이 향상되고, 회로 축소화에 기여한다.

제15도는 본 발명을 BiCMOS게이트 어레이에 실시한 제8실시예에 따른 패턴 평면도이다.

기본 셀은 N채널 MOS트랜지스터(MTr23 및 MTr23')의 열의 기본 블럭 (1501), P채널 MOS트랜지스터(MTr24 및 MTr24')의 열의 기본 블럭(1502)로 이루어진다. 상기 제11도(a)와 동일 개소에는 동일 부호를 붙였다. 제11(a)에 도시한 실시예에서는 바이폴라 트랜지스터(BTr11)의 에미터, 콜렉터, 베이스가 일렬로 늘러서 있으나, 제15도 실시예의 바이폴라 트랜지스터(BTr12)에서는 콜렉터단자가 접속되는 N⁺형 영역(1111)이 에미터가 되는 N⁺형 영역(1110)의 양 옆에 배치되어 있다. 이것에 의해 기본 블럭(1502)의 종방향 길이는 제11도의 기본 블럭(1102)의 구성에 비해 단축된다. 이것에 따라, 기본 블럭(1501)의 길이도 확산 저항(1115)의 배치를 적당히 변경함으로써 기본 블럭(1502)에 일치시킨다.

이와 같은 구성에 따르면, 기본 셀은 제16도에 도시한 것처럼 각 기본 블럭 (1501 및 1502)가 모두 Y-Y'축에 대해, 또 X-X'축에 대해서도 대칭이 된다. 이때문에, 제15도의 기본 셀을 이용한 기능 셀을 설계할때 제11도와 마찬가지로 트랜지스터 열 단위로 배선 영역을 설정할 수 있음은 물론, 기능 셀을 배치할 때 좌우 어느쪽도, 경상이라도 본래대로라도 효율이 좋은 방법을 선택해서 설계할 수 있다.

제17(a)는 본 발명을 BiCMOS게이트 어레이에 실시한 제9실시예에 의한 패턴 평면도이고, 제17도(b)는 제17(a)의 B-B'선에 따른 단면도이다.

기본 셀은 N채널 MOS트랜지스터 열의 열의 기본 블럭(1701), P채널 MOS트랜지스터 열의 기본 블럭(1702)로 이루어진다. 이들 양 기본 블럭 각각에 있어서 MOS트랜지스터 사이에는 NPN 바이폴라 트랜지스터가 형성되어 있다.

먼저, 기본 블럭(1701)을 제17도(b)를 참조해서 설명한다. P형 반도체 기판(1703)상의 P형 확산 영역(1704)상에는 게이트 절연막(1705)를 통해 게이트 전극(1706)이 2개 형성되어 있다. 게이트 전극(1706) 각각을 사이에 두고 P형 확산 영역(1704) 표면에는 소스, 드레인 영역이 되는 N⁺형 영역(1707)이 각각 형성되어 있다.

또, P형 반도체 기판(1703)상의 N확산 영역(1708)은 바이폴라 트랜지스터 (BTr13)의 콜렉터가 되고, 그 저부에는 N⁺형 매립 확산층(1709)가 형성되어 있다. 또, N형 확산 영역(1708)단부에는 콜렉터 단자가 접속되는 N⁺형 영역(1710)이 형성되어 있다. N형 확산 영역(1708)의 표면 영역중에는 BTr13의 에미터가 되는 P형 확산 영역(1711)이 형성되어 있다. 이 P형 확산 영역(1711)의 표면 영역중에는 BTr13의 베이스가 되는 N⁺형 영역(1712) 및 에미터 단자가 접속되는 P⁺형 확산 영역(1713)이 형성된다. P형 확산 영역(1711)상에는 MTr25와 마찬가지로 게이트 절연막(1705)를 통해서 게이트 전극(1706)이 2개 형성되고, 이것을 사이에 둔 P형 확산 영역(1711) 표면에는 소스, 드레인 영역이 되는 N⁺형 영역(1707)이 각각 형성되어 있다.

따라서, 기본 블럭(1701)은 각각 2개의 게이트 전극(1706)을 가지고 3개로 나누어진 N⁺형 영역(1707)을 한 덩어리로 구성하는 N채널 MOS트랜지스터(MTr25 및 MTr25')사이에 BTr13이 형성된 구성으로 된다.

한편 기본 셀의 기본 블럭(1702)는 P채널 MOS트랜지스터(MTr26 및 MTr26')가 기판 상에 2개의 게이트전극(1714)를 가지고 3개로 나누어진 P⁺형 영역(1715)를 한 덩어리로 구성하고, MTr26 및 MTr26'사이에(BTr14)가 형성된 구성이다. 이 기본 블럭(1702)는 상기 제11도(b)와 동일한 구성으로, MTr26 및 MTr26'각각의 사이의 N형 영역 표면에는 바이폴라 트랜지스터(BTr14)의 콜렉터 단자가 접속되는 N⁺형 영역(1716), 에미터 단자가 접속되는 N⁺형 영역(1717)이 형성되고, 또한 상기 기본 블럭(1701)의 종방향의 길이를 일치시키기 위해 확산 저항(1718)이 설치되어 있다. 여기서도 BTr14의 베이스는 MTr26'의 P⁺형 영역(1715)의 한 영역과 공유하고 있고, MTr26 및 MTr26'의 백게이트는 BTr14의 콜렉터와 공유하고 있다. 또 상기 확산 저항(1718)은 기본 블럭(1701)중 양단에도 설치되어 있다.

또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.

이와같은 구성에 따르면 제16도(b)에 도시한 바와 같이 바이폴라 트랜지스터 (BTr13)의 베이스가 되는 P형 확산 영역(1711)의 표면에 N채널 MOS트랜지스터 (MTr25')를 구성하고 있다. 이 때문에, 트랜지스터(MTr25)를 사용하는 경우, 소스와 백게이트가 동전위로, 또한 기판 변조가 걸리지 않는다는 이점이 있다.

이상 설명한 것처럼 본 발명에 따르면 바이폴라 트랜지스터의 한 극과 절연 게이트형 트랜지스터의 백게이트가 공통으로 동일의 확산 영역을 이용하고 있기 때문에 배선의 생략에 따라 회로가 축소되고, 게이트 어레이의 기본셀의 면적 축소에 기여한다. 이 결과 게이트 어레이에서는 배선 영역의 축소화와 함께 기능셀의 축소가 가능하고, 트랜지스터의 이용 효율이 향상됨으로써, 고집적가능한 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치를 제공할 수 있다.

Claims

제1바이폴라 트래지스터(BTr1,BTr14)의 제1활성 영역으로서 작용하도록 반도체 기판 내에 형성된 제1웰 영역(102), 상기 절연 게이트형 트랜지스터의 백게이트로서 작용하는 상기 제1웰 영역내에 형성된 소스 및 드레인 영역을 갖고 있는 제1도전형의 제1절연 게이트형 트랜지스터(MTr1,MTr26), 상기 웰 영역내에 형성된 상기 제1바이폴라 트랜지스터의 제2 및 제3활성 영역(109,110,1716,1717), 제2바이폴라 트랜지스터(BTr413)의 제4활성 영역으로서 작용하도록 상기 반도체 기판 내에 형성된 제2웰 영역(1708), 상기 제2웰 영역 내에 형성된 상기 제2바이폴라 트랜지스터의 제5활성 영역(1711), 제2도전형의 상기 절연 게이트형 트랜지스터의 백게이트로서 작용하는 상기 제5활성 영역 내에 소스 및 드레인을 갖고 있는 제2도전형의 제1절연게이트형 트랜지스터(MTr25), 상기 제5활성 영역 내에 형성된 상기 제2바이폴라 트랜지스터의 제6활성영역(1712), 상기 반도체 기판 내에 형성된 상기 제1 및 제2웰 영역의 도전형과 다른 도전형의 제3웰 영역(1704), 제2도전형의 제2절연 게이트형 트랜지스터의 백게이트로서 작용하는 상기 제3웰 영역내에 형성된 소스 및 드레인(1707)을 갖고 있는 제2도전형의 제2절연 게이트형 트랜지스터, 상기 제1웰 영역에 해당하고, 제1방향으로 배열된 다수의 제1웰 영역을 포함하는 제1어레이(1702), 및 상기 제1방향과 동일한 제2방향으로 교대로 배열된 상기 제2 및 제3웰 영역에 해당하는 다수의 제2 및 제3웰 영역을 포함하는 제2어레이(1701)를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제1항에 있어서, 상기 제1바이폴라 트랜지스터(BTr2)의 제2 및 제3활성 영역 중 적어도 한 영역(306)은 제1도전형의 상기 절연 게이트형 트랜지스터(MTr2)의 소스 영역 및 드레인 영역 중 한 영역을 공유하고, 상기 제2바이폴라 트랜지스터(BTr5)의 제5 및 제6활성 영역중 적어도 한 영역(803)은 제2도 전형의 상기 제1절연 게이트형 트랜지스터(MTr10)의 소스 영역, 드레인 영역 및 백게이트 중 한 영역을 공유하는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제1항에 있어서, 상기 제1 및 제2어레이는 게이트 어레이를 구성하도록 상기 반도체 기판 상에 교대로 배열되는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제1항에 있어서, 상기 제1어레이 내에 배열된 상기 다수의 제1웰 영역들 중 한 영역은 제1기본 블럭(1702)에 상당하고, 상기 제2어레이 내에 배열된 상기 다수의 제2 및 제3웰 영역중 한 영역은 제2기본 블럭(1701)에 상당하며, 상기 제1 및 제2기본 블럭은 제1 및 제2방향으로 동일한 길이를 갖고 있는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제4항에 있어서, 상기 제1기본 블럭은 제1 및 제2소자를 포함하는데, 상기 제1소자는 제1도전형의 상기 제1절연 게이트형 트랜지스터(MTr26)를 포함하고, 상기 제2소자는 제1도전형의 제2절연 게이트형 트랜지스터(MTr26')를 포함하며, 상기 제1 및 제2소자중 한 소자는 상기 활성 영역들 중 인접한 2영역 사이에 각각 끼워지는 다수의 게이트 전극 및 다수의 활성 영역을 갖고 있고, 상기 제1바이폴라 트랜지스터는 상기 제1 및 제2소자 사이에 배열되는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제5항에 있어서, 저항 소자(1718)는 상기 제1기본 블럭의 상기 2개의 소자 사이에 형성된 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제4항에 있어서, 상기 제2기본 블럭은 다수의 게이트 전극 및 다수의 활성 영역을 각각이 갖고 있는 제1 및 제2소자를 포함하는데, 상기 제1소자는 제2도전형의 상기 제1절연 게이트형 트랜지스터(MTr25)를 포함하고, 상기 제2소자는 제2도전형의 상기 제2절연 게이트형 트랜지스터(MTr25')를 포함하며, 각각의 상기 게이트전극은 상기 활성 영역중 인접한 2개의 영역 사이에 끼워지고, 상기 제2바이폴라 트랜지스터는 상기 제1과 제2소자 사이에 형성되는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제7항에 있어서, 저항 소자는 상기 제2기본 블럭의 상기 2개의 소자 사이에 형성된 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제4항에 있어서, 상기 제1 및 제2기본 블럭 각각은 대칭축이 제1 및 제2어레이의 제1 및 제2방향에 상당하는 패턴을 갖고 있는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제4항에 있어서, 상기 제1 및 제2기본 블럭은 제1대칭 축이 상기 제1 및 제2어레이의 제1 및 제2방향에 상당하고, 제2대칭 축이 상기 제1기본블럭들 사이 및 상기 제2기본 블럭들 사이에 위치하고, 상기 제1대칭 축에 수직인 패턴을 갖고 있는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
바이폴라 트랜지스터의 제1활성 영역으로서 작용하도록 반도체 기판내에 형성된 웰 영역, 상기 웰 영역 내에 형성된, 상기 바이폴라 트랜지스터의 제2 및 제3활성 영역, 각각이 특정 방향으로 배열되고, 상기 웰 영역에 해당하는 다수의 제1영역을 포함하는 제1어레이를 포함하되, 상기 제1어레이 내에 배열된 상기 다수의 제1영역들 중 한 영역이 상기 특정 방향의 길이를 갖는 있는 제1기본 블럭(1102)에 해당하는 구조를 갖고 있고, 상기 반도체 기판 내에 형성되고, 상기 특정 방향으로 배열된 다수의 제2영역을 포함하는 제2어레이를 포함하되, 상기 제2어레이 내에 배열된 선정된 수의 상기 제2영역들 각각이 상기 제1기본 블럭의 상기 길이와 동일한 상기 특정 방향의 길이를 갖고 있는 제2기본 블럭(1101)에 해당하는 구조를 갖고 있으며, 상기 제1기본 블럭은 절연 게이트형 트랜지스터 각각의 백게이트로서 작용하는 상기 웰 영역내에 형성된 소스 및 드레인을 갖고 있는 제1도전형의 절연 게이트형 트랜지스터(MTr21)를 각각이 포함하는 2개의 소자를 포함하고, 상기 소자 중 하나는 다수의 게이트전극과 다수의 활성 영역을 갖고 있으며, 상기 다수의 활성 영역 수는 상기 다수의 게이트 전극 수보다 1만큼 크며, 상기 다수의 게이트 전극 각각은 상기 다수의 활성 영역중 인접한 2개의 영역들 사이에 끼워져 있으며, 상기 바이폴라 트랜지스터(BTr11)는 상기 제1기본 블록의 상기 2개의 소자 사이에 배열되며, 상기 제2기본 블럭은 각각이 상기 반도체 기판내에 형성된 소스 및 드레인을 갖고 있는 제2도전형의 절연 게이트형 트랜지스터(MTr22)를 포함하고 상기 웰 영역 다음에 형성되는 2개의 소자를 포함하는데, 상기 소자들 중 한 소자는 다수의 게이트 전극과 다수의 활성영역을 갖고 있으며, 상기 다수의 활성 영역 수는 상기 다수의 게이트 전극 수보다 1만큼 크며, 상기 다수의 게이트 전극 각각은 상기 다수의 활성 영역중 인접한 2개의 영역 사이에 끼워져 있으며, 상기 제2기본 블럭의 상기 2개이 소자 사이에는 저항 소자(1115)가 형성되어 있는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제11항에 있어서, 상기 제1 및 제2기본 블럭 각각은 대칭 측이 상기 제1 및 제2어레의 상기 특정 방향에 상당하는 패턴을 갖고 있는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.
제11항에 있어서, 상기 제1 및 제2기본 블럭 각각은 제1대칭축이 상기 제1 및 제2어레이의 상기 특정한 방향에 상당하고, 제2대칭축이 상기 제1대칭축과 수직인 패턴을 갖고 있는 것을 특징으로 하는 바이폴라 트랜지스터ㆍ절연 게이트형 트랜지스터 혼재 반도체 장치.