KR19990066747A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR19990066747A
KR19990066747A KR1019980034835A KR19980034835A KR19990066747A KR 19990066747 A KR19990066747 A KR 19990066747A KR 1019980034835 A KR1019980034835 A KR 1019980034835A KR 19980034835 A KR19980034835 A KR 19980034835A KR 19990066747 A KR19990066747 A KR 19990066747A
Authority
KR
South Korea
Prior art keywords
region
gate
contact region
regions
body contact
Prior art date
Application number
KR1019980034835A
Other languages
English (en)
Inventor
기미오 우에다
다까노리 히로따
요시끼 와다
고이찌로 마시꼬
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990066747A publication Critical patent/KR19990066747A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 동작 속도가 높고 소비 전력이 낮은 게이트 어레이형의 반도체 장치를 얻기 위한 것이다.
SOI층에 어레이형태로 배열되는 기본셀 BC의 각각에, PMOS 및 NMOS 트랜지스터가 대칭으로 형성되어 있다. 바디 영역(11, 12)은 소스·드레인층(1, 2)을 분단하도록 형성되고, 그 위에, 게이트 절연막을 사이에 두고, 게이트 전극(3, 4)이 형성되어 있다. 게이트 전극(3, 4)의 양단에는 게이트 컨택트 영역(5 내지 8)이 연결되고, 바디 영역(11, 12)의 일단에는 바디 컨택트 영역(9, 10)이 연결되어 있다. 바디 컨택트 영역(9, 10)은 게이트 전극(3, 4) 간에 게이트 컨택트 영역(5, 7)을 사이에 두고 배치된다. SOI형이기 때문에, 동작 속도가 높고, 소비 전력이 낮다. 바디 컨택트 영역(9, 10)과 게이트 컨택트 영역(5, 7)의 위치 관계로부터, 트랜지스터를 게이트 제어형 또는 게이트 고정형의 어는 것으로도 설정할 수 있다.

Description

반도체 장치
본 발명은, 반도체층에 MOS 트랜지스터가 어레이형태로 배치되는 게이트 어레이형 반도체 장치에 관한 것이다.
게이트 어레이형 반도체 장치는 짧은 개발 기간에 LSI를 제작하는 것이 가능한 기술로서 폭 넓게 이용되고 있다. 이 게이트 어레이형 반도체 장치는, 어레이형태로 배치된 MOS 트랜지스터(통상, PMOS 트랜지스터와 NMOS 트랜지스터의 쌍)의 각각을 구성하는 반도체 영역과 게이트 전극을 형성하는 공정(「마스터 공정」이라 칭함)을 실시함으로써, 중간 단계의 반도체 장치로서 미리 형성된다.
이 단계에 있어서의 각 소자, 즉 각 MOS 트랜지스터(PMOS, NMOS 트랜지스터의 쌍이 형성될 때에는, 그들의 쌍이어도 좋음)는, 기본셀이라 불린다. 나중에, 이 반도체 장치는, 사용자의 주문에 따라, 각 기본셀 상에, 컨택트홀이나 비아홀을 형성하고, 배선 패턴을 형성하는 공정(「슬라이스 공정」으로 칭함)을 실시함으로써, 주문에 따른 기능을 갖는 LSI로서 제작된다. 슬라이스 공정을 통해, 각 기본셀 상에 형성되는 컨택트홀, 배선 패턴 등의 요소는 매크로 셀이라 불린다.
이와 같이 게이트 어레이 기술에서는, 마스터 공정을 통해 여러가지 LSI의 제조에 공통적으로 이용되는 중간 단계의 반도체 장치가 미리 준비되므로 모든 공정이 사용자의 주문에 따라 실시되는 풀커스텀 (full custom)기술에 비해 짧은 개발 기간에 사용자가 원하는 여러가지의 LSI를 제조하는 것이 가능하다고 하는 이점이 있다.
그런데, 매립 절연층(통상, 산화물로 구성됨)의 표면 상에 적층되는 반도체층(SOI(Semiconductor On Insulator) 층)에 형성된 MOS 트랜지스터는, 벌크 (bulk)의 반도체 기판에 형성된 MOS 트랜지스터에 비해, 기생 용량이 작기 때문에 고속 동작이 가능함과 동시에, 소비 전력을 낮게 억제할 수 있다고 하는 이점이 있기 때문에, 주목을 끌고 있다.
또한, 최근에, 게이트 전극과 바디 전극을 접속한, 소위 바디 제어형의 SOI- CMOS 회로가 발표되고, 0. 5V라고 하는 초 저전압하에서도 고속으로 동작하는 반도체 장치로서 주목되고 있다("1996 IEEE International Solid-State Circuit Conference" p.84-85, p.88-89, "1997 IEEE International Solid-State Circuit Conference" p. 286- 287). 그러나, 이들은 어느 것이나, 풀커스텀 기술에 의하여 제조된 반도체 장치(풀커스텀형의 반도체 장치)에 지나지 않고, 다수의 종류의 LSI를 실현하기 위해서는 많은 개발 기간을 요한다고 하는 문제점이 있었다.
본 발명은, 종래의 장치에서의 상기한 문제점을 해소하기 위해 이루어진 것으로, 고속 동작이 가능하고 소비 전력이 낮고, 게다가 개발 기간을 단축할 수 있는 게이트 어레이형 반도체 장치를 제공하는 것을 목적으로 하고 있고, 특히, 바디 제어형의 MOS 트랜지스터를 요소로서 구비하는 회로를 실현할 수 있는 반도체 장치를 얻는 것을 목적으로 한다.
제1 발명의 장치는, 게이트 어레이형 반도체 장치에 있어서, 전기 절연성의 절연층, 및 상기 절연층 상에 형성되고, 상기 절연층과는 반대측에 주면을 규정하는 반도체층을 구비하고, 상기 장치는, 상기 주면을 따라 배열되는 셀 영역의 열을 규정하고, 상기 반도체층은 상기 셀 영역의 열의 각각에, 상기 주면에 노출되는 제1 도전형의 소스·드레인 영역과, 상기 주면에 노출되고, 상기 소스·드레인 영역을, 상기 셀 영역의 열의 배열 방향을 따라 상호 배열되는 2개의 영역에 분단하도록 배치된 제2 도전형의 바디 영역과, 상기 주면에 노출되어 상기 바디 영역의 양단 중 적어도 한쪽에 연결되는제2 도전형의 바디 컨택트 영역을 구비하고 있다.
그리고, 상기 장치는, 상기 셀 영역의 열의 각각에, 상기 바디 영역의 노출면 상에 형성된 전기 절연성의 게이트 절연막과, 상기 게이트 절연막 상에 형성된 도전성의 게이트 전극과, 상기 게이트 절연막 상에 형성되고, 상기 게이트 전극의 양단에 각각 연결되는 도전성의 게이트 컨택트 영역을 더 구비하며, 상기 바디 컨택트 영역은, 상기 게이트 전극 간에 상기 게이트 컨택트 영역을 사이에 둔 부위에 배치되어 있다.
제2 발명의 장치는, 제1 발명의 반도체 장치에 있어서, 상기 반도체층이, 상기 셀 영역의 열 중의 임의의 인접하는 셀 영역 간에서, 상기 바디 컨택트 영역을 상호 분리하는 분리 절연막을 더 구비한다.
제3 발명의 장치는, 반도체 장치에 있어서, 전기 절연성의 절연층과, 상기 절연층 상에 형성되고, 상기 절연층과는 반대측에 주면을 규정하는 반도체층을 구비하고, 상기 반도체층은, 상기 주면에 노출되는제1 도전형의 소스·드레인 영역과, 상기 주면에 노출되고, 상기 소스·드레인 영역을, 2개의 영역으로 분단하도록 배치된 제2도전형의 바디 영역과, 상기 주면에 노출되고, 상기 바디 영역의 양단 중 적어도 어느 한쪽에 연결되는제2 도전형의 바디 컨택트 영역을 구비하고 있다.
그리고, 상기 장치는 상기 바디 영역의 노출면 상에 형성된 전기 절연성의 게이트 절연막과, 상기 게이트 절연막 상에 형성된 도전성의 게이트 전극과, 상기 게이트 절연막 상에 형성되고, 상기 게이트 전극의 양단에 각각 연결되는 도전성의 게이트 컨택트 영역을 더 구비하며, 상기 바디 컨택트 영역은, 상기 게이트 전극 과의 사이에 상기 게이트 컨택트 영역을 사이에 둔 부위에 배치되어 있고, 상기 바디 영역은, 상기 게이트 전극과 상기 게이트 컨택트 영역 중 어느 한쪽의 바로 아래에 위치하는 부분에 있어서도, 상기 바디 컨택트 영역에 비해, 상기 게이트 전극, 상기 게이트 컨택트 영역, 및 상기 바디 컨택트 영역이 배열하는 방향에 직교하는 방향의 폭이 좁게 설정되어 있다.
도 1은 실시 형태 1의 마스터 공정 후의 장치의 평면도.
도 2는 도 1의 A-A 절단선에 따른 단면도.
도 3은 도 1의 B-B 절단선에 따른 단면도.
도 4는 도 1의 C-C 절단선에 따른 단면도.
도 5는 도 1의 D-D 절단선에 따른 단면도.
도 6은 실시 형태 1의 슬라이스 공정 후의 장치의 회로도.
도 7은 실시 형태 1의 슬라이스 공정 후의 장치의 평면도.
도 8은 도 7의 E-E 절단선에 따른 단면도.
도 9는 실시 형태 2의 장치의 배경을 설명하는 회로도.
도 10은 실시 형태 2의 장치의 평면도.
도 11은 실시 형태 2의 다른 장치 예의 평면도.
도 12는 실시 형태 2의 또 다른 장치 예의 평면도.
도 13은 실시 형태 3의 마스터 공정 후의 장치의 평면도.
도 14는 실시 형태 3의 슬라이스 공정 후의 장치의 평면도.
도 15는 실시 형태 4의 배경을 설명하는 회로도.
도 16은 실시 형태 4의 장치의 회로도.
도 17은 실시 형태 4의 다른 장치의 회로도.
도 18은 도 17의 장치의 평면도.
도 19는 실시 형태 4의 또 다른 장치의 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2 : 소스·드레인 영역
3, 4 : 게이트 전극
5, 6, 7, 8 : 게이트 컨택트 영역
9, 10, 41, 42 : 바디 컨택트 영역
11, 12 : 바디 영역
13, 14 : 게이트 절연막
17 : 반도체층
21 : 절연층
23 : 분리 절연막
31, 32 : 전원 배선
M1, M2 : 배선 패턴(접속 배선)
<1. 실시 형태 1>
먼저, 실시 형태 1의 반도체 장치에 대해 설명한다.
<1-1. 마스터 공정 후의 장치>
도 1은, 실시 형태 1의 반도체 장치의 평면도이다. 또한, 도 2 내지 도 5는 각각, 도 1에 있어서의 A-A 절단선, B-B 절단선, C-C 절단선, 및, D-D 절단선을 따른 단면을 나타내는 종단면도이다. 이 장치(101)는 게이트 어레이형의 반도체 장치로서 구성되어 있고, 게다가 마스터 공정 후의 중간 단계의 반도체 장치에 상당한다.
도 1 내지 도 5에 도시한 바와 같이, 장치(101)에서는, 반도체 기판(20) 상에 절연층(21)이 형성되고, 또한 절연층(21) 상에 SOI층(17)이 형성되어 있다. 즉, 장치(101)는 SOI형의 반도체 장치로서 구성되어 있다. 반도체 기판(20)은, 예를 들면 실리콘 기판이다. 또한, 절연층(21)은 예를 들면 실리콘 산화물층(「매립 산화막」라 칭함)으로서 구성되며, SOI층(17)은 예를 들면 실리콘층으로서 구성된다.
SOI층(17)에는, 그 주면을 따라, PMOS 영역 RP와 NMOS 영역 RN이 형성되어 있다. 이들 영역은, 대칭축 SA를 경계로 하여, 그 양측에 대칭으로 형성된다. PMOS 영역 RP는 PMOS 트랜지스터가 형성되는 영역이고, NMOS 영역 RN은 PMOS 트랜지스터가 형성되는 영역이다. 즉, 이 장치(101)는 CMOS 트랜지스터를 회로 요소로 하는 회로의 형성에 적합한 장치로서 구성되어 있다.
PMOS 영역 RP와 NMOS 영역 RN 간에서, 그들의 구성 요소의 도전 형태는 모두 대칭의 관계에 있다. 또한, 구성 요소의 위치 및 형상도, 대칭축 SA에 대해 대칭의 관계에 있다. PMOS 영역 RP에는, P+도전형의 소스·드레인 영역(1), N 도전형의 바디 영역(11), 및 N+도전형의 바디 컨택트 영역(9)이 형성되어 있다. 소스·드레인 영역(1)은 그 상면이 SOI층(17)의 상주면 (上主面)에 노출되고, 저면이 절연층(21) 상면까지 미치도록 형성되어 있다.
바디 영역(11)은 소스·드레인 영역(1)을 분단하도록 선택적으로 형성되고, 게다가 상호 평행하고, 또한 등간격으로, 대칭축 SA를 따라 배열된 여러개의 띠형상의 영역으로서 형성되어 있다. 또한, 띠형상의 바디 영역(11)은 대칭축 SA에 직교하는 방향으로 연장한다. 바디 영역(11)의 상면은, SOI층(17)의 상면에 노출되고, 저면은 절연층(21)의 상면까지 미치고 있다. 즉, 바디 영역(11)은 소스·드레인 영역(1)이 주면을 따른 방향(수평 방향)과 주면에 수직인 방향(수직 방향) 중 어느 방향에도, 일체적으로 연결되지 않도록, 소스·드레인 영역(1)을 분단하고 있다.
바디 영역(11)의 노출면 상에는, 게이트 절연막(13)이 형성되어 있고, 이 게이트 절연막(13) 상에는, 게이트 전극(3)이 배치되어 있다. 즉, 게이트 전극(3)은 게이트 절연막(13)을 사이에 두고, 바디 영역(11)의 노출면에 대향하고 있다. 게이트 전극(3)의 양단에는, 게이트 컨택트 영역(5, 6)이 연결되어 있다. 게이트 컨택트 영역(5, 6)도 게이트 전극(3)과 마찬가지로, SOI 층(17)의 상주면에 형성된 게이트 절연막(13) 상에 배치되어 있다. 게이트 컨택트 영역(5, 6)은 게이트 전극(3)과 후술하는 배선 패턴을 중계하기 위한 전극 영역이기 때문에, 그 대칭축 SA을 따른 폭은, 게이트 전극(3)의 폭보다도 넓게 설정된다.
게이트 컨택트 영역(5)의 바로 아래에는, 소스·드레인 영역(1)의 외측으로 돌출된 바디 영역(11)의 부분이 존재하고 있다. 그리고, 바디 영역(11)의 일단에는 바디 컨택트 영역(9)이 선택적으로 형성되어 있다. 바디 컨택트 영역(9)에 대해서도, 바디 영역(11)과 마찬가지로, 그 상면은 SOI 층(17)의 상주면에 노출되고, 그 저면은 절연층(21) 상면까지 미치고 있다.
바디 컨택트 영역(9)은 바디 영역(11)과 동일한 도전형을 갖고, 바디 영역(11)과는 일체적으로 연결되어 있다. 또한, 바디 컨택트 영역(9)은 바디 영역(11)과 후술하는 배선 패턴을 중계하기 위한 반도체 영역이기 때문에, 그 불순물 농도는, 도 5에 도시한 바와 같이, 바람직하게는 바디 영역(11)보다도 높게 설정된다. 또한, 동일한 이유에 의해, 바디 컨택트 영역(9)의 대칭축 SA을 따른 폭은, 바디 영역(11)의 폭보다도 넓게 설정된다. 바디 컨택트 영역(9)은 또한, 게이트 전극(3)으로부터 보아 게이트 컨택트 영역(5)보다도 외측의 위치를 차지하도록 형성된다.
이상이, PMOS 영역 RP의 구조이지만, 이미 상술한 바와 같이, NMOS 영역 RN과 PMOS 영역 RP는 대칭축 SA에 대해 대칭의 관계에 있다. 즉, SOI층(17)에는 소스·드레인 영역(1)에 대응하여, N+도전형의 소스·드레인 영역(2), 바디 영역(11)에 대응하여 P 도전형의 바디 영역(12), 바디 컨택트 영역(9)에 대응하여 P+도전형의 바디 컨택트 영역(10)이, 각각 선택적으로 형성되어 있다.
또한, 게이트 절연막(13)에 대응하여 게이트 절연막(14), 게이트 전극(3)에 대응하여 게이트 전극(4), 게이트 컨택트 영역(5, 6)에 대응하여, 게이트 컨택트 영역(7, 8)이 형성되어 있다. 게이트 컨택트 영역(5, 6) 및 게이트 컨택트 영역(7, 8)은 각각 바디 영역(11) 및 바디 영역(12)의 대칭축 SA로부터 먼 쪽의 일단에 연결되어 있다.
도 2 내지 도 5에 도시한 바와 같이, PMOS 영역 RP와 NMOS 영역 RN의 쌍방의 영역 전체는, 분리 절연막(22)에 의해 포위되어 있다. 이것에 의해, SOI 층(17)의 다른 영역, 예를 들면, 별도의 영역에 마찬가지로 형성되는 PMOS 영역 RP 및 NMOS 영역 RN사이는 전기적으로 절연된다. 또한, 도 5에 도시한 바와 같이, PMOS 영역 RP와 NMOS 영역 RN 간에는, 분리 절연막(24)에 의해 전기적으로 절연되어 있다.
또한, 도 4에 도시한 바와 같이, 게이트 컨택트 영역(5) (또는 6)끼리, 및, 바디 컨택트 영역(9) (또는 10) 끼리는, 분리 절연막(23)에 의해 전기적으로 절연되어 있다. 도시를 생략하지만, 게이트 컨택트 영역(6) (또는 8) 끼리도, 분리 절연막(23)에 의해 전기적으로 절연되어 있다. 이들의 분리 절연막(22 내지 24)은 어느 것이나, 그 상부는 SOI 층(17)의 상주면 상에 노출됨과 동시에, 그 바닥부는 절연층(21)의 상주면까지 미치고 있다. 이것에 의해, 분리 절연막(22 내지 24)은 그들 양측으로 나뉘어 이격된 SOI층(17)의 부분을 상호 전기적으로 절연한다.
분리 절연막(22 내지 24)은 SOI층(17)이 실리콘을 모재 (母材)로 하는 반도체로 구성될 때에는, 예를 들면, 실리콘 산화물로 구성된다(이 때, 「분리산화막」이라 칭함). 게이트 전극(3, 4) 및 게이트 컨택트 영역(5 내지 8)은, 예를 들면, 불순물이 도핑된 다결정 반도체(예를 들면, 폴리실리콘)로 구성된다. 이 때, 게이트 전극(3)과 게이트 전극(4) 간, 게이트 컨택트 영역(5, 6)과 게이트 컨택트 영역(7, 8) 간에서, 그들에 의해서 도핑되는 불순물의 도전형은 대칭일 필요는 없다.
장치(101)는, 이상과 같이 구성됨으로써, 도 1에 도시한 바와 같이, 한쌍의 게이트 전극(3, 4) 등을 포함하는 기본셀 BC가, 대칭축 SA를 따라 등간격으로 배열된 게이트 어레이를 형성하고 있다. 즉, 대칭축 SA는 기본셀 BC의 배열 방향도 나타내고 있다. 각 기본셀 BC에는, 기하학적 배치 및 도전 형식에 있어서, 상호 대칭의 관계에 있는 PMOS 트랜지스터와 NMOS 트랜지스터가 1개씩 포함된다. 단, 기본셀 BC는 도 1과 같이 상보적인 한쌍의 트랜지스터를 포함하도록 정의되는 대신에, NMOS 및 PMOS 트랜지스터의 각각에 대해, 개별적으로 정의되어도 좋다.
하나의 기본셀 BC가 차지하는 영역을 「셀 영역」이라 정의하면, 장치(101)에서는, SOI층(17)의 주면을 따라 배열되는 셀 영역의 열이 규정되어 있다. 그리고, 셀 영역의 열의 각각에 대해, MOS 트랜지스터를 구성하는 각 반도체 영역, 게이트 전극, 그 밖의 요소가, SOI층(17) 내 및 위에 형성되어 있다. 그것에 의해, 게이트 어레이의 구조가 이루어져 있다.
하나의 기본셀 BC에 속하고, 게이트 전극(3)(또는 4)의 양측에 위치하는 소스·드레인 영역(1) (또는 2)은, 각각 소스 또는 드레인으로서 기능하며, 게이트 전극(3) (또는 4)에 인가되는 전압의 높이에 따라, 바디 영역(11) (또는 12)의 노출면 근방에 반전층이 형성되거나, 혹은 소멸함으로써, 소스와 드레인 간이 도통 또는 차단된다. 이와 같이, 바디 영역(11) (또는 12)의 노출면 근방이, 채널 영역으로서 기능한다.
인접하는 기본셀 BC 간에, 소스·드레인 영역(1)끼리는, 절연층을 통하지 않고 일체적으로 연결되어 있다. 마찬가지로, 소스·드레인 영역(2)끼리도, 일체적으로 연결되어 있다. 이것은, 후술하는 바와 같이, 바디 컨택트 영역(9) (또는 10)과 게이트 컨택트 영역(5) (또는 7) 간의 위치 관계와 유사하여, 게이트 분리의 실현을 가능하게 한다. 그 결과, 기본셀 BC의 고 밀도화가 달성된다.
게이트 컨택트 영역(5)은, 그 바로 아래에 존재하는 바디 영역(11)의 노출면을 덮도록 형성될 필요가 있다. 그러나, 장치(101)에서는, 게이트 컨택트 영역(5)의 바로 아래에 존재하는 바디 영역(11)은, 게이트 전극(3)의 바로 아래에 위치하는 바디 영역(11)과 동일폭으로 형성되어 있다.
따라서, 게이트 컨택트 영역(5, 6)의 폭은, 오로지, 중계라는 목적을 이루는데 필요한 넓이로 설정하면 충분하다. 그 결과, 장치(101)에서는, 기본셀 BC의 대칭축 SA(셀의 배열 방향)을 따른 폭을 좁게 유지하면서, 더구나, 게이트 컨택트 영역(5, 6) 간의 간격 W를, 필요한 넓이로 확보하는 것이 가능해진다. 게이트 컨택트 영역(7, 8)에 대해서도 마찬가지이다. 이것은, 기본셀 BC의 고밀도화에 기여한다.
<1-2. 슬라이스 공정 후의 장치>
이어서, 장치(101) 상에, 슬라이스 공정을 실행함으로써, 최종적으로 집적 회로로서 형성되는 반도체 장치의 일례에 대해 설명한다. 도 6은 여기서 예시하는 장치의 회로 구조를 나타낸 회로도이다. 이 장치(102)는 CMOS형의 2입력 NAND 회로로서 구성되어 있다. 즉, 상호 상보적인 트랜지스터 Q1, Q4의 게이트 전극에 공통으로 입력된 입력 신호 I1과, 상호 상보적인 트랜지스터 Q2, Q3의 게이트 전극에 공통으로 입력된 입력 신호 I2와의 반전 논리곱(NAND)가, 출력 신호 OUT로서 출력된다. 이들 트랜지스터 Q1 내지 Q4의 각각의 주 전극(드레인 전극 및 소스 전극의 총칭)은 전원 전위 VDD, GND를 공급하는 배선 중 어느 하나에 접속되어 있다.
도 7은 장치(101) 상에 슬라이스 공정을 실행함으로써, 도 6의 집적 회로를 실현한 반도체 장치의 평면도이다. 또한, 도 8은, 도 7에 있어서의 E-E 절단선에 따른 단면도이다. 마스터 공정을 통해 형성되는 기본셀 상에는, 제1 절연층(33), 제1 배선 패턴 M1, 제2 절연층(34), 및, 제2 배선 패턴 M2가 이 순서대로 적층되어 있다. 절연층(33, 34)은 예를 들면, 실리콘 산화물로 구성되며, 배선 패턴 M1, M2는, 예를 들면, 알루미늄을 모재로 하는 금속으로 구성된다.
절연층(33)에는, 바람직하게는 금속 등의 도전체가 매립된 컨택트홀 CH가 형성된다. 이 컨택트홀 CH는 절연층(33) 상에 배치되는 배선 패턴 M1과, 절연층(33)의 바로 아래에 존재하는 SOI층(17), 게이트 컨택트 영역(5) 등 사이를 접속한다. 마찬가지로, 절연층(34)에는 바람직하게는 금속 등의 도전체가 매립된 비아홀 BH가 형성되어 있다. 이 비아홀 BH는 배선 패턴 M1과 배선 패턴 M2를 접속한다.
도 7에서는 편의상 절연층(33, 34)은 제거되어 도시되어 있다. 또한, 배선 패턴 M1, M2, 컨택트홀 CH, 및, 비아홀 BH는 도 7에 도시되어 있는 바와 같이, 각각, 특정한 해칭을 붙여 표현되어 있다. 이 4종류의 해칭은, 이하의 평면도에 있어서도 공통으로 이용된다. 이들 배선 패턴 M1, M2, 컨택트홀 CH, 및, 비아홀 BH는, 실현할 회로의 종류에 따라 적절하게 형성된다. 그것에 의해, 사용자의 주문에 따른 다른 종류의 회로를 공통의 장치(101) 상에 실현하는 것이 가능해진다.
장치(101) 상에는, 플러스의 전원 전위 VDD를 공급하기 위한 전원 배선(31) 및 마이너스의 (접지측의) 전원 전위 GND를 공급하기 위한 전원 배선(32)이, 각각, PMOS 영역 RP 및 NMOS 영역 RN의 외주에 인접하고, 기본셀의 배열 방향을 따르도록 배치되어 있다. 이들 전원 배선(31, 32)은, 배선 패턴 M1로 구성되며, 분리 절연막(22)의 상측에 배치된다.
장치(102)에서는, 도 7에 도시한 바와 같이, 인접하는 2개의 기본셀에 의해, 도 6의 트랜지스터 Q1 내지 Q4가 형성되어 있다. 즉, 트랜지스터 Q1의 게이트 컨택트 영역(6) 및, 트랜지스터 Q4의 게이트 컨택트 영역(8)에는, 컨택트홀 CH를 통해 배선 패턴 M1이 접속되고, 또한, 이 배선 패턴 M1에는 비아홀 BH를 통해 배선 패턴 M2가 접속되어 있다. 이 배선 패턴 M2로부터, 트랜지스터 Q1 Q4의 게이트 전극(3, 4)에 입력 신호 I1이 공통으로 공급된다. 마찬가지로 하여, 입력 신호 I2가, 트랜지스터(Q2, Q3)의 게이트 전극(3, 4)에 공통으로 공급된다.
트랜지스터 Q1, Q2의 소스·드레인 영역(1)의 한쪽에는, 전원 배선(31)에 연결된 배선 패턴 M1이 컨택트홀 CH를 통해 접속되어 있다. 또한, 트랜지스터 Q4의 소스·드레인 영역(2)의 한쪽에는, 전원 배선(32)에 연결된 배선 패턴 M1이 컨택트홀 CH를 통해 접속되어 있다. 또한, 트랜지스터 Q1, Q2의 소스·드레인 영역(1)의 다른쪽과, 트랜지스터 Q3의 소스·드레인 영역(2)의 한쪽이, 컨택트홀 CH와 배선 패턴 M1을 통하여 접속되어 있다. 이 배선 패턴 M1은, 또한, 비아홀 BH를 통하여, 배선 패턴 M2에 접속되어 있다. 그리고, 이 배선 패턴 M2를 통해 출력 신호 OUT가 출력된다.
트랜지스터 Q1, Q2에서는, 바디 컨택트 영역(9)은 컨택트홀 CH와 배선 패턴 M1을 통하여, 게이트 컨택트 영역(5)에 접속되어 있다. 마찬가지로, 트랜지스터 Q3, Q4에 있어서, 바디 컨택트 영역(10)은 게이트 컨택트 영역(7)에 접속되어 있다. 즉, 트랜지스터 Q1 내지 Q4는 도 6의 회로도에 도시된 바와 같이, 바디 제어형의 MOS 트랜지스터로서 구성되어 있다. 바디 컨택트 영역(9) (또는 10)이, MOS 트랜지스터마다 분리 절연막(22) (도 4)에 의해 분리되어 있기 때문에, 바디 제어형의 MOS 트랜지스터를 구성하는 것이 가능하게 되어 있다.
또한, 트랜지스터 Q1, Q2에 인접하는 MOS트랜지스터, 즉, 이들 트랜지스터를 사이에 둔 트랜지스터에 대해서는, 게이트 컨택트 영역(5) 및 바디 컨택트 영역(9)은 모두, 컨택트홀 CH 및 배선 패턴 M1을 통하여 전원 배선(31)에 접속되어 있다. 마찬가지로, 트랜지스터 Q3, Q4에 인접하는 MOS트랜지스터, 즉, 이들 트랜지스터를 사이에 둔 트랜지스터에 대해서는, 게이트 컨택트 영역(7) 및 바디 컨택트 영역(10)은 모두, 컨택트홀 CH 및 배선 패턴 M2를 통하여 전원 배선(32)에 접속되어 있다.
이와 같이, 트랜지스터 Q1 내지 Q4를 사이에 둔 위치에 있는 MOS 트랜지스터는 차단 상태로 유지된다. 그것에 의해, 트랜지스터 Q1 내지 Q4가 형성되는 영역이, 예를 들면 다른 회로가 형성되는 다른 영역으로부터, 전기적으로 절연된다. 즉, 트랜지스터 Q1 내지 Q4가 형성되는 영역은 다른 영역으로부터, 게이트 분리에 의해 전기적으로 절연되어 있다.
바디 컨택트 영역(9) (또는 10)이, 게이트 전극(3) (또는 4)로부터 보아, 게이트 컨택트 영역(5) (또는 7)의 외측에 형성되어 있기 때문에, 바디 컨택트 영역(9) (또는 10)은, 게이트 컨택트 영역(5) (또는 7)과 전원 배선(31) (또는 32) 의 어느 쪽에도 접속하는 것이 가능하다. 이것에 의해, 바디 제어형의 MOS 트랜지스터와, 게이트 분리를 행하기 위한 MOS 트랜지스터를, 전환 가능하게 구성하는 것이 가능하게 되어 있다. 게이트 분리를 실현할 수 있으므로, 인접하는 MOS 트랜지스터 간에, 전기적 절연을 실현하기 위한 분리 절연막을 형성할 필요가 없다. 그 결과, 기본셀의 고밀도화, 다시 말해서, 장치(101)의 소형화가 실현된다.
<2. 실시 형태 2>
도 7에 예시한 장치(102)에서는, 바디 컨택트 영역(9)은, 게이트 컨택트 영역(5)에 접속된다. 이 때문에, 입력신호 I1이 입력되는 게이트 컨택트 영역(6)과, 바디 컨택트 영역(9) 간에는, 기생 저항이 발생한다. 또한, 바디 영역(11)은 그 일단에 연결된 바디 컨택트 영역(9)만을 통하여, 게이트 전극(3)에 접속되기 때문에, 바디 영역(11)의 타단과 게이트 전극(3) 간에도 기생 저항이 발생한다.
마찬가지로, 바디 컨택트 영역(10)과 게이트 컨택트 영역(8) 간, 및 바디 컨택트 영역(10)이 연결되지 않은 측의 바디 영역(12)의 단부와 게이트 전극(4) 간에도 기생 저항이 발생한다. 이들 기생 저항은, 도 9의 회로도에 있어서, 저항 성분 R로서 표현된다. 도 9는 NMOS 트랜지스터를 예시하고 있다.
게이트 전극 G와 바디 영역 B가, 저항 성분 R을 통해 접속되기 때문에, 게이트 전극 G로 입력되는 입력 신호 I1의 주파수가 높아지면, 바디 영역B로 입력 신호 I1의 전위가 전달되기 어렵게 된다. 실시 형태 2, 및 다음의 실시 형태 3에서 설명하는 장치는, 이 문제점을 해소 내지 완화함으로써, 보다 고속 동작이 가능한 MOS 트랜지스터를 실현한다.
도 10은, 실시 형태 2의 반도체 장치를 나타낸 평면도이다. 이 장치(103)는, 슬라이스 공정을 거친 후의 장치이다. 이 장치(103)는 도 6의 회로를 실현하는 점에 있어서, 장치(102)와 공통된다. 그러나, 장치(103)는 트랜지스터 Q3, Q4의 각각에 대해, 한쌍의 게이트 컨택트 영역(7, 8)이 게이트 전극(4)을 통해서만이 아니라, 컨택트홀 CH와 배선 패턴 M1도 통하여 접속되어 있는 점에 있어서, 장치(102)와는 특징이 다르다.
게이트 전극(3) (또는 4)이 폴리실리콘으로 구성될 때에는, 이들 저항은 실리사이드 기술을 이용하여 그들의 저항을 낮게 억제한 경우에 있어서도, 약 8Ω 정도의 크기를 갖고 있다. 이것에 대해, 배선 패턴 M1에 의해 접속될 때의 게이트 컨택트 영역(7, 8) 간의 저항은, 배선 패턴 M1의 재료가, Al-Si-Cu일 때의 예를 들면, 약 50mΩ정도로, 대폭 내려간다.
즉, 트랜지스터 Q3, Q4에 대해, 게이트 컨택트 영역(7, 8) 간의 기생 저항이 대폭 저감되고, 도 9에 도시한 저항 성분 R이 내려간다. 그 결과, 트랜지스터 Q3, Q4의 동작 속도가 향상되고, 또한, 트랜지스터 Q1, Q2를 포함시킨 회로 전체에 대해서도, 동작 속도가 개선된다.
도 11 및 도 12는 트랜지스터 Q1, Q2에 대해서도, 동작 속도를 향상시키도록 구성된 장치를 나타낸 평면도이다. 도 11의 장치(104)에서는, 트랜지스터 Q1, Q2의 각각에 대해서도, 장치(103)의 트랜지스터 Q3, Q4와 마찬가지로, 게이트 컨택트 영역(5, 6) 간이, 컨택트홀 CH와 배선 패턴 M1을 통하여 접속되어 있다.
또한, 트랜지스터 Q1, Q2의 소스·드레인 영역(1)으로부터 출력신호 OUT를 전달하기 위한 배선 패턴 M1의 일부는, 비아홀 BH를 통하여 접속되는 배선 패턴 M2로 치환되어 있다. 그것에 의해, 트랜지스터 Q2의 게이트 컨택트 영역(5, 6) 간을 접속하는 배선 패턴 M1과, 출력신호 OUT를 전달하는 배선 패턴이, 단락하지 않고 교차하는 것, 즉 입체 교차가 가능하게 되어 있다.
도 12에 도시한 장치(105)에서는, 출력 신호 OUT를 전달하는 배선 패턴은, 장치(103)와 마찬가지로, 배선 패턴 M1로 구성되는 한편, 트랜지스터 Q2의 게이트 컨택트 영역(5, 6)을 접속하는 배선 패턴이, 배선 패턴 M2로 구성되어 있다. 이것에 의해, 장치(104)와 마찬가지로 쌍방의 배선 패턴의 입체 교차가 실현되고 있다.
이와 같이, 배선 패턴 M1, M2를, 적절하게, 구별지어 사용함으로써 회로를 구성하는 트랜지스터 중의 원하는 트랜지스터에 대해, 한쌍의 게이트 컨택트 영역 간을 배선 패턴으로 접속하는 것이 가능하다. 그것에 의해, 회로의 동작 속도를 향상시킬 수 있다.
<3. 실시 형태 3>
도 13은 실시 형태 3의 반도체 장치의 평면도이다. 이 장치(106)는 마스터 공정 후의 중간 단계의 반도체 장치에 상당한다 . 장치(106)에서는 바디 영역(11)의 바디 컨택트 영역(9)이 연결되는 일단과는 다른 타단에, 또 하나의 바디 컨택트 영역(41)이 연결되어 있다. 마찬가지로, 바디 영역(12)의 바디 컨택트 영역(10)이 연결되는 일단과는 다른 타단에 또 하나의 바디 컨택트 영역(42)이 연결되어 있다. 장치(106)는 이들의 점에 있어서, 장치(101) (도 1)와는 특징이 다르다.
바디 컨택트 영역(41)은 바디 컨택트 영역(9)과 동등하게 구성된다. 즉, 바디 컨택트 영역(41)은 SOI층(17)에 선택적으로 형성되고, 그 상면은 SOI층(17)의 상주면에 노출되고, 그 저면은 절연층(21)의 상주면까지 미치고 있다. 또한, 바디 컨택트 영역(41)은 바디 영역(11)과 동일한 도전형을 갖고, 바디 영역(11)과는 일체적으로 연결되어 있다.
또한, 바디 컨택트 영역(41)은 바디 영역(11)과 배선 패턴을 중계하기 위한 반도체 영역이기 때문에, 그 불순물 농도는 바람직하게는 바디 영역(11)보다도 높게 설정된다. 또한, 동일한 이유에 의해, 바디 컨택트 영역(41)의 대칭축 SA을 따른 폭은 바디 영역(11)의 폭보다도 넓게 설정된다. 바디 컨택트 영역(41)은 또한, 게이트 전극(3)으로부터 보아, 게이트 컨택트 영역(6)보다도 외측의 위치를 차지하도록 형성된다. 바디 컨택트 영역(42)도, 상술한 바디 컨택트 영역(41)과 마찬가지로 구성된다.
도 13의 F-F 절단선을 따른 단면은 도 4와 마찬가지로 도시되어 있다. 즉, 도 4에 있어서, 바디 컨택트 영역(10)을 바디 컨택트 영역(42)으로, 게이트 컨택트 영역(7)을 게이트 컨택트 영역(6)으로 치환한 도면이, F-F 절단선을 따른 단면도가 된다. 따라서, 인접하는 바디 컨택트 영역(42)끼리는, 분리 절연막(23)에 의해 전기적으로 절연되어 있다. 바디 컨택트 영역(41)에 대해서도 마찬가지이다.
장치(106)에서는 바디 컨택트 영역(41, 42)이 설치되기 때문에, 바디 컨택트 영역(41)과 게이트 컨택트 영역(6)을 접속하는 것, 및 바디 컨택트 영역(42)과 게이트 컨택트 영역(8)을 접속하는 것이 가능해진다. 이것에 의해, 장치(101)에 비해, 기생 저항 성분 R을 저감하는 것이 가능해진다.
장치(106)에서는, 바디 영역(11)은 바디 컨택트 영역(41)에 접속되기 때문에, 게이트 컨택트 영역(6)의 바로 아래로도 연장하여 형성되지 않으면 안된다. 그러나, 장치(106)에서는 게이트 컨택트 영역(6)의 바로 아래에 존재하는 바디 영역(11)은, 게이트 전극(3)의 바로 아래에 위치하는 바디 영역(11)과 동일폭에 형성되어 있다. 따라서, 게이트 컨택트 영역(6)의 폭은 오로지, 중계라는 목적을 이루는데 필요한 넓이로 설정하면 충분하다.
그 결과, 장치(106)에 있어서도 장치(101)와 마찬가지로, 기본셀 BC의 대칭축 SA (셀의 배열 방향)을 따른 폭을 좁게 유지하면서, 더구나, 게이트 컨택트 영역(6) 간의 간격 W를, 필요한 넓이로 확보하는 것이 가능해진다. 게이트 컨택트 영역(8)에 대해서도 마찬가지이다. 이것은, 기본셀 BC의 고밀도화에 기여한다.
도 14는, 장치(106) 상에 슬라이스 공정을 실행함으로써, 도 6의 집적 회로를 실현한 반도체 장치의 평면도이다. 이 장치(107)에서는, 트랜지스터 Q1, Q2의 각각에 있어서, 게이트 컨택트 영역(6)과 바디 컨택트 영역(41)이 컨택트홀 CH와 배선 패턴 M1을 통하여 접속되어 있다. 또한, 마찬가지로, 트랜지스터 Q3, Q4의 각각에 있어서, 게이트 컨택트 영역(8)과 바디 컨택트 영역(42)이, 컨택트홀 CH와 배선 패턴 M1을 통하여 접속되어 있다. 장치(107)는 이 점에 있어서, 장치(102)와는 특징이 다르다.
바디 영역(11)의 쌍방의 단부가, 바디 컨택트 영역(9, 41)을 통하여 게이트 컨택트 영역(5, 6)에 접속되므로, 입력 신호 I1, I2가 입력되는 게이트 컨택트 영역(6)과, 바디 영역(11)의 전체 간의 기생 저항이, 약 1/2로 낮게 억제된다. 그 결과, 도 9에 도시한 저항 성분 R이 저감되므로, 트랜지스터 Q1 Q2의 동작 속도가 향상한다. 마찬가지로, 바디 영역(12)의 쌍방의 단부가, 바디 컨택트 영역(10, 42)을 통하여 게이트 컨택트 영역(7, 8)에 접속되므로, 트랜지스터 Q3, Q4의 동작 속도도 향상된다.
도 14에는, 게이트 분리에 이용되는 MOS 트랜지스터에 대해서는, 게이트 컨택트 영역(6) (또는 8)과 바디 컨택트 영역(41) (또는 42)이, 배선 패턴을 통하여 접속되지 않은 예가 나타나 있다. 게이트 분리에 이용되는 MOS 트랜지스터에서는, 바디 영역11(또는 12)의 전위는, 일정한 전원 전위 VDD (또는 GND)에 고정되므로, 게이트 컨택트 영역(6) (또는 8)과 바디 컨택트 영역(41) (또는 42)이 접속되지 않아도 지장은 없다.
<4. 실시 형태 4>
실시 형태 4의 장치의 설명에 앞서서, 그 배경이 되는 문제점에 대해 설명한다. 도 15는 게이트 전극과 바디 영역이 접속된 바디 제어형의 MOS 트랜지스터로 구성되는 회로를 나타낸 회로도이다. 이 회로는, 종속 접속된 2개의 인버터를 구비하고 있다. 전원 전위 VDD, GND 간의 전압, 즉 전원 전압이, 가령, 0. 5V로 설정된 상태에서 이 장치가 동작하는 경우에 대해 설명한다.
전단 (前段)의 인버터의 입력 신호 IN이 로우 레벨(0V)일 때에는, 그 출력 신호 OUT, 즉 후단 (後段)의 인버터의 입력 신호 IN은 하이 레벨(0. 5V)로 된다. 그 결과, 후단의 인버터의 출력 신호 OUT는 로우 레벨로 된다.
그런데, 도 15의 회로에 포함되는 트랜지스터 T1 내지 T4 중의 PMOS 트랜지스터 T1, T3에서는, 바디 영역(N 형)과 소스·드레인 영역(P+형)이, 다이오드를 형성하고 있다. 마찬가지로, NMOS 트랜지스터 T2, T4에서는, 바디 영역(P 형)과 소스·드레인 영역(N+형)이 다이오드를 형성하고 있다. 일반적으로, 실리콘 다이오드의 온 전압(순방향 전압)은 0. 8V 정도이지만, 0. 5V 정도의 순방향 전압이 인가되면, 약간의 누설 전류가 순방향으로 흐른다.
후단의 인버터의 출력 신호 OUT가, 로우 레벨일 때에는, 트랜지스터 T4에 있어서, 바디 영역(P형)과 소스·드레인 영역(N+형)으로 구성되는 다이오드에는, 0. 5V의 순방향 전압이 인가된다. 그 결과, 이 다이오드에는 누설 전류가 흐른다. 이 때문에, 도 15에 화살표로 나타낸 경로를 따라, 누설 전류가 흐른다. 회로가 특히 대규모 집적 회로인 경우에는, 이 누설 전류는 스탠바이 상태에 있을 때의 소비 전력을 높이는 요인이 된다.
실시 형태 4에서는, 스탠바이 상태에 있을 때의 소비 전류, 즉, 스탠바이 전류를 저감하도록 구성된 반도체 장치에 대해 설명한다. 도 16에 예시하는 회로는, 실시 형태 4의 반도체 장치의 일례를 나타낸 회로도이다. 이 회로는, 도 15의 회로와 마찬가지로, 2단의 인버터를 구비하고 있고, 논리 연산 기능에 대해서는, 도 15의 회로와 동등하다.
그러나, 도 16의 회로에서는, 전단의 인버터에 속하는 트랜지스터 T1, T2는, 게이트 전극과 바디 영역이 접속된 바디 제어형의 MOS 트랜지스터로서 구성되어 있지만, 후단의 인버터에 속하는 트랜지스터 T3, T4는, 바디 영역과 소스·드레인 영역이 접속된 바디 고정형의 MOS 트랜지스터로서 구성되어 있다. 이 때문에, 트랜지스터 T3, T4의 누설 전류가 해소된다. 그 결과, 도 16의 회로 전체의 스탠바이 전류도 절감된다.
이와 같이, 복수의 MOS 트랜지스터를 구비하는 회로를, 바디 제어형의 트랜지스터와 바디 고정형의 트랜지스터가 혼재하도록 구성함으로써, 스탠바이 전류를 낮게 억제하는 것이 가능해진다. 한편, 바디 제어형의 트랜지스터는 바디 고정형의 트랜지스터에 비해, 동작 속도가 높다고 하는 이점을 가지고 있다.
따라서, 바람직하게는, 용량 부하가 큰 부위, 혹은, 고속 동작이 요구되는 경로(크리티컬 패스)에 위치하는 트랜지스터에만, 바디 제어형의 트랜지스터가 배치되고, 그 밖의 부위에는, 바디 고정형의 트랜지스터가 배치된다. 이에 따라, 바디 제어형의 트랜지스터만이 배치된 회로에 비해, 동작 속도의 열화를 억제하면서 스탠바이 전류를 절감할 수 있는 회로가 실현된다. 이것에 대해, 동작 속도가 문제가 되지 않고, 오로지 스탠바이 전류의 절감만이 중시되는 집적 회로에 있어서는, 모든 트랜지스터를 바디 고정형으로서 구성하는 것도 가능하다.
마스터 공정 후의 장치(101, 106) (도1, 도 13)은 다수의 MOS 트랜지스터를, 개별적으로, 바디 제어형과 바디 고정형 중 어느 형으로도 자유롭게 설정하는 것이 가능하다. 도 17의 회로도로 나타낸 회로를 실현하는 반도체 장치의 예를 이용하여, 이것을 이하에 설명한다. 도 17의 회로는, 도 6의 회로와, 논리 연산 기능에 대해서는 동등하고, 모든 트랜지스터 Q1 내지 Q4가 바디 고정형인 점에서 다르다.
도 18은 장치(101)의 기본셀을 이용하여, 도 17의 회로를 실현한 반도체 장치의 예를 나타낸 평면도이다. 이 장치(108)에서는, 트랜지스터 Q1, Q2의 각각의 바디 컨택트 영역(9)은 컨택트홀 CH와 배선 패턴 M1을 통하여, 게이트 컨택트 영역(5)이 아니라 전원 배선(31)에 접속되어 있다. 마찬가지로, 트랜지스터 Q3, Q4의 각각의 바디 컨택트 영역(10)은 게이트 컨택트 영역(7)이 아니라, 전원 배선(32)에 접속되어 있다. 이 점에 있어서, 장치(108)는 장치(102)와는 특징이 다르다.
즉, 장치(102)에서는, 트랜지스터 Q1 내지 Q4의 각각은, 바디 제어형인데 대해, 장치(108)에서는 어느 것이나, 바디 고정형으로 설정되어 있다. 장치(102)와 장치(108)에서는, 모든 트랜지스터 Q1 내지 Q4가 공통되고, 바디 제어형이나 바디 고정형으로 설정되어 있지만, 트랜지스터 Q1 내지 Q4 중의 일부를 바디 제어형으로 하고, 다른 것을 바디 고정형으로 하는 것도, 마찬가지로 가능하다는 것은, 도7 및 도18로부터 명백하게 알 수 있다.
도 19는 장치(106)의 기본셀을 이용하여, 도17의 회로를 실현한 반도체 장치의 예를 나타낸 평면도이다. 이 장치(109)에서는, 트랜지스터 Q1, Q2의 각각의 바디 컨택트 영역(9)은 컨택트홀 CH와 배선 패턴 M1을 통하여, 게이트 컨택트 영역(5)이 아니라, 전원 배선(31)에 접속되어 있다. 마찬가지로, 트랜지스터 Q3, Q4의 각각의 바디 컨택트 영역(10)은 게이트 컨택트 영역(7)이 아니라, 전원 배선(32)에 접속되어 있다.
또한, 트랜지스터 Q1, Q2의 각각의 바디 컨택트 영역(41) 상에는, 컨택트홀 CH가 형성되지 않고, 바디 컨택트 영역(41)과 게이트 컨택트 영역(6)과는 상호 접속되지 않는다. 마찬가지로, 트랜지스터 Q3, Q4의 각각의 바디 컨택트 영역(42) 상에는 컨택트홀 CH가 형성되지 않고, 바디 컨택트 영역(42)과 게이트 컨택트 영역(8)과는 상호 접속되지 않는다. 이들의 점에 있어서, 장치(109)는 장치(107) (도14)와는 특징이 다르다.
장치(109)에 있어서, 바디 컨택트 영역(41)은 다른쪽의 바디 컨택트 영역(9)과는 달리, 전원 배선(31)에는 접속되지 않는다. 그러나, 바디 영역(11)의 전위는 전원 배선(31)의 전위에 고정되므로, 바디 컨택트 영역(41)이 전원 배선(31)에 접속되지 않는 것 그 자체가, 동작 속도의 열화를 초래할 우려는 없다. 바디 컨택트 영역(42)에 대해서도, 마찬가지라고 말할 수 있다.
<5. 변형예>
이상의 각 실시 형태에서는, PMOS 트랜지스터와 NMOS 트랜지스터의 쌍방이 형성된 CMOS 형의 게이트 어레이형의 반도체 장치에 대해 설명하였지만, 이들 한쪽만을 포함하는 게이트 어레이형의 반도체 장치를, 동일하게 구성하는 것도 가능하다.
제1 발명의 장치는 게이트 어레이형이며, 게다가 SOI형의 반도체 장치로서 구성되므로, 이 장치를 기초로 하여 슬라이스 공정을 실행함으로써 고속 동작, 저소비 전력이라는 특성 상의 이점을 갖는 여러 종류의 집적 회로가, 짧은 개발 기간에 실현 가능하다. 특히, 바디 컨택트 영역과 게이트 전극 간에 게이트 컨택트 영역이 위치하므로 슬라이스 공정 중에서 바디 컨택트 영역을, 접속 배선을 통하여, 게이트 컨택트 영역에 접속하는 것도, 전원 배선에 접속하는 것도, 또한 쌍방에 접속하는 것도 가능하다.
제2 발명의 장치에서는 인접하는 셀 영역 간에서, 바디 컨택트 영역이 분리 절연막에 의해 분리되어 있으므로, 바디 컨택트 영역과 게이트 컨택트 영역을 전기적으로 접속함으로써 바디 제어형의 MOS 트랜지스터를 구비하는 회로를 실현할 수 있다.
제3 발명의 장치에서는 바디 컨택트 영역의 폭이 바디 영역보다도 넓으므로 접속 배선을 용이하게 바디 컨택트 영역에 접속할 수 있다. 또한, 바디 영역이 게이트 컨택트 영역의 바로 아래의 부분에 있어서도 바디 컨택트 영역보다도 폭이 좁으므로, 게이트 컨택트 영역을 마진을 고려하여 폭 넓게 설정할 필요가 없다. 이 때문에, 반도체층에서 차지하는 MOS 트랜지스터의 면적을 절감할 수 있다.

Claims (3)

  1. 게이트 어레이형 반도체 장치에 있어서,
    전기 절연성의 절연층, 및
    상기 절연층 상에 형성되고, 상기 절연층과는 반대측에 주면을 규정하는 반도체층을 구비하고,
    상기 반도체 장치는, 상기 주면을 따라 배열되는 셀 영역의 열을 규정하고,
    상기 반도체층은 상기 셀 영역의 열의 각각에,
    상기 주면에 노출되는 제1 도전형의 소스·드레인 영역,
    상기 주면에 노출되고 상기 소스·드레인 영역을, 상기 셀 영역의 열의 배열 방향을 따라 상호 배열되는 2개의 영역으로, 분단하도록 배치된 제2 도전형의 바디 영역, 및
    상기 주면에 노출되고 상기 바디 영역의 양단의 적어도 어느 한쪽에 연결되는 제2 도전형의 바디 컨택트 영역을 구비하며,
    상기 반도체 장치는 상기 셀 영역의 열의 각각에,
    상기 바디 영역의 노출면 상에 형성된 전기 절연성의 게이트 절연막,
    상기 게이트 절연막 상에 형성된 도전성의 게이트 전극, 및
    상기 게이트 절연막 상에 형성되고 상기 게이트 전극의 양단에 각각 연결되는 도전성의 게이트 컨택트 영역을 더 구비하고,
    상기 바디 컨택트 영역은 상기 게이트 전극과의 사이에 상기 게이트 컨택트 영역을 사이에 둔 부위에 배치되어 있는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체층은 상기 셀 영역의 열 중의 임의의 인접하는 셀 영역 간에서 상기 바디 컨택트 영역을 상호 분리하는 분리 절연막을 더 구비하는 반도체 장치.
  3. 반도체 장치에 있어서,
    전기 절연성의 절연층, 및
    상기 절연층 상에 형성되고 상기 절연층과는 반대측에 주면을 규정하는 반도체층을 구비하며,
    상기 반도체층은,
    상기 주면에 노출되는 제1 도전형의 소스·드레인 영역,
    상기 주면에 노출되고 상기 소스·드레인 영역을 2 개의 영역으로 분단하도록 배치된 제2 도전형의 바디 영역, 및
    상기 주면에 노출되고 상기 바디 영역의 양단의 적어도 한쪽에 연결되는 제2 도전형의 바디 컨택트 영역을 구비하며,
    상기 반도체 장치는,
    상기 바디 영역의 노출면 상에 형성된 전기 절연성의 게이트 절연막,
    상기 게이트 절연막 상에 형성된 도전성의 게이트 전극, 및
    상기 게이트 절연막 상에 형성되고 상기 게이트 전극의 양단에 각각 연결되는 도전성의 게이트 컨택트 영역을 더 구비하며,
    상기 바디 컨택트 영역은 상기 게이트 전극과의 사이에 상기 게이트 컨택트 영역을 사이에 둔 부위에 배치되어 있고,
    상기 바디 영역은 상기 게이트 전극과 상기 게이트 컨택트 영역중 어느것의 바로 아래에 위치하는 부분에서도 상기 바디 컨택트 영역과 비교하여 상기 게이트 전극, 상기 게이트 컨택트 영역, 및 상기 바디 컨택트 영역이 배열되는 방향에 직교하는 방향의 폭이 좁게 설정되어 있는 반도체 장치.
KR1019980034835A 1998-01-29 1998-08-27 반도체 장치 KR19990066747A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-017014 1998-01-29
JP10017014A JPH11214662A (ja) 1998-01-29 1998-01-29 半導体装置

Publications (1)

Publication Number Publication Date
KR19990066747A true KR19990066747A (ko) 1999-08-16

Family

ID=11932156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980034835A KR19990066747A (ko) 1998-01-29 1998-08-27 반도체 장치

Country Status (4)

Country Link
US (1) US6084255A (ko)
JP (1) JPH11214662A (ko)
KR (1) KR19990066747A (ko)
TW (1) TW393764B (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP3526450B2 (ja) 2001-10-29 2004-05-17 株式会社東芝 半導体集積回路およびスタンダードセル配置設計方法
US6677645B2 (en) 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET
US7058796B2 (en) * 2002-05-20 2006-06-06 Airdefense, Inc. Method and system for actively defending a wireless LAN against attacks
EP1774620B1 (en) 2004-06-23 2014-10-01 Peregrine Semiconductor Corporation Integrated rf front end
US7786662B2 (en) * 2005-05-19 2010-08-31 Texas Instruments Incorporated Display using a movable electron field emitter and method of manufacture thereof
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
JP4845177B2 (ja) * 2005-07-15 2011-12-28 ラピスセミコンダクタ株式会社 半導体装置
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
JP5041760B2 (ja) * 2006-08-08 2012-10-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
JP5417346B2 (ja) 2008-02-28 2014-02-12 ペレグリン セミコンダクター コーポレーション 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101749351B1 (ko) 2008-07-16 2017-06-20 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8664746B2 (en) * 2011-09-20 2014-03-04 Stmicroelectronics Pte. Ltd. Gettering method for dielectrically isolated devices
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9748246B2 (en) 2014-11-06 2017-08-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuits having contacts spaced apart from active regions
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9583493B2 (en) 2015-04-08 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit and semiconductor device
KR102342851B1 (ko) 2015-08-17 2021-12-23 삼성전자주식회사 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
EP3654385A4 (en) * 2017-08-07 2020-11-18 TowerJazz Panasonic Semiconductor Co., Ltd. SEMICONDUCTOR COMPONENT
US10672885B2 (en) * 2017-10-19 2020-06-02 Newport Fab, Llc Silicide block isolation for reducing off-capacitance of a radio frequency (RF) switch
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
JP7180359B2 (ja) * 2018-12-19 2022-11-30 富士電機株式会社 抵抗素子
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
US11948931B2 (en) * 2021-02-05 2024-04-02 Micron Technology, Inc. Apparatuses including semiconductor layout to mitigate local layout effects
KR20220124767A (ko) 2021-02-05 2022-09-14 창신 메모리 테크놀로지즈 아이엔씨 표준 셀 레이아웃 템플릿 및 반도체 구조물

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001528A (en) * 1989-01-31 1991-03-19 The United States Of America As Represented By The Secretary Of The Air Force Radiation hardened CMOS on SOI or SOS devices
JPH07283377A (ja) * 1994-01-03 1995-10-27 Texas Instr Inc <Ti> 小型ゲートアレイおよびその製造方法
JPH0951083A (ja) * 1995-08-10 1997-02-18 Mitsubishi Electric Corp ゲートアレイ型半導体集積回路装置及びその製造方法
JP2798056B2 (ja) * 1996-05-30 1998-09-17 日本電気株式会社 マスタスライス半導体集積回路

Also Published As

Publication number Publication date
US6084255A (en) 2000-07-04
TW393764B (en) 2000-06-11
JPH11214662A (ja) 1999-08-06

Similar Documents

Publication Publication Date Title
KR19990066747A (ko) 반도체 장치
JP2703970B2 (ja) Ｍｏｓ型半導体装置
US6359472B2 (en) Semiconductor integrated circuit and its fabrication method
US5420447A (en) Double buffer base gate array cell
US20210272904A1 (en) Semiconductor integrated circuit device
US20210305278A1 (en) Semiconductor integrated circuit device
JPH03145761A (ja) 半導体装置
US20150048425A1 (en) Gate array architecture with multiple programmable regions
US8788984B2 (en) Gate array architecture with multiple programmable regions
CN114514603A (zh) 半导体装置
EP0290672B1 (en) A semiconductor integrated circuit device
KR20200035420A (ko) 반도체 장치
JP3638377B2 (ja) 半導体装置
JP2001028423A (ja) 半導体集積回路装置
JPH056351B2 (ko)
JP4091785B2 (ja) 半導体回路
US6979870B2 (en) Semiconductor integrated circuit including CMOS logic gate
JPH11266019A (ja) 相補型トランジスタ
JP2609746B2 (ja) 半導体装置
JPH08102501A (ja) 半導体装置
JPH0546104B2 (ko)
TW201310620A (zh) 半導體積體電路裝置
JP3080800B2 (ja) 半導体装置
JP2003046087A (ja) 半導体集積回路
JPH02132854A (ja) エミッタカップルドロジック回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20010621

Effective date: 20020730