JPH07283377A - 小型ゲートアレイおよびその製造方法 - Google Patents

小型ゲートアレイおよびその製造方法

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JPH07283377A
JPH07283377A JP7000115A JP11595A JPH07283377A JP H07283377 A JPH07283377 A JP H07283377A JP 7000115 A JP7000115 A JP 7000115A JP 11595 A JP11595 A JP 11595A JP H07283377 A JPH07283377 A JP H07283377A
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gate array
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JP7000115A
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Shivaling S Mahant-Shetti
エス．マハント − シェッティ シバリング
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Texas Instruments Inc
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Texas Instruments Inc
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology

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  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 高密度のゲートアレイを得る。 【構成】 ゲートアレイ（１０）は半導体基板（１２）
中の第１のドープ領域（１４）と、行および列の形に配
置された前記第１のドープ領域（１４）に対する複数個
のコンタクト（２０−２０''' 、２１−２１''）であっ
て、各行のコンタクトがそれに隣接する行群のコンタク
トが存在する位置を結ぶ列（２８）に対して間隔を置い
て配置された列（２５）の中で前記行群のコンタクトに
対してオフセットを与えられるように構成された複数個
のコンタクトを含む。複数個のゲート導体（３５−４
２）は、好ましくは本質的に部分的な円形経路をたどる
曲がりくねったパターン状に、隣接する行群の連続的に
配置されたコンタクト（２０、２１）を周回するように
配置される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はゲートアレイの改善とそ
れを製造および使用するための方法とに関するものであ
り、更に詳細にはゲートアレイ密度の増大化を図り、回
路構成の接続の簡素化を図るゲートアレイレイアウトの
改善に関する。
【０００２】
【従来の技術】ゲートアレイは工業分野においてますま
すその用途を広げている。ゲートアレイというのは１つ
の集積論理回路であって、それは典型的にはまず、トラ
ンジスタの形に接続できる二次元的な構造を作製し、次
に、１個または数個の論理ゲートまたは基本セルを提供
するようにそれを相互接続することによって製造され
る。次に、最終的な金属配線層が付け加えられて、多様
な特別注文の仕様に従ったアレイの全体的な機能を決定
するように前記セルを相互接続する。
【０００３】典型的には、ゲートアレイ構造に使用され
る従来の基本セルは、ｎチャンネルトランジスタとｐチ
ャンネルトランジスタとを含む２個のトランジスタ構造
またはデバイスの複数対で構成される。２個のトランジ
スタの各対は、共通ノードとその共通ノード位置に電位
金属コンタクトを有する２個のｎチャンネルトランジス
タを含んでいる。ｐチャンネルトランジスタも同様に、
共通ノードとその共通ノード位置に金属コンタクトを有
する２個のｐチャンネルトランジスタを含み、これによ
って、最終的な金属配線層の形成時にそれぞれの共通ノ
ードに金属配線コンタクトを形成することによって、ｎ
およびｐチャンネルトランジスタを望みのように接続す
ることができる。一般にセルは分離モートによって分離
される。形成される最終的なアレイは、上層レベルの導
体によって適正に接続された非常に多数の基本セルを含
むのが一般的である。このように、レイアウトおよびモ
ートの配置を考察することによって、形成される最終結
果のゲートアレイ装置の寸法と密度が決定されることに
なる。
【０００４】更に詳細には、ゲートアレイは、通常はＮ
ＡＮＤゲートやＮＯＲゲート等の論理回路である所望の
特別注文の回路を構成するように選択的に相互接続する
ことのできる非常に多数のトランジスタを供給する、半
導体基板中のドープされた領域中に形成されるのが一般
的である。そのような論理回路を構成する場合、基板中
には非常に多数の互いに逆の伝導形の領域が形成される
のが一般的であり、更に、それらの各々の中には多数の
トランジスタが形成されている。従って、トランジスタ
はそれらが構成されるドープされた領域の伝導形によっ
て決まる伝導形を有することになる。
【０００５】ドープ領域は一般的に分離モートによって
互いに分離され、それによって１つの伝導形の多数のト
ランジスタが１つの領域中で選択的に相互接続でき、ま
た隣接する領域中の逆の伝導形のトランジスタと選択的
に接続できて所望の各種論理回路を構成することができ
る。逆の伝導形の領域は一般に互いに隣接して形成さ
れ、アレイの密度を最大化するためにできる限り接近し
て形成されるのが普通であるが、それらの領域間にはデ
バイス分離のための分離領域が存在するのが一般的であ
る。
【０００６】普及型のゲートアレイデバイス構成の１つ
は、”シー・オブ・ゲート（ｓｅａｏｆ ｇａｔｅ
ｓ）”アレイと呼ばれるものである。この型のデバイス
では、拡散領域に対して複数個のコンタクトが設けられ
ている。これらのコンタクトは行列をなすマトリックス
アレイ状に配置されており、行および列のマトリックス
ラインの各交点には１つのコンタクトが配置されている
のが一般的である。各コンタクトは、その位置における
コンタクトによってコンタクトを設けられた拡散領域に
対して電気的な接続が選択的になされることを許容す
る。各々の位置における下層の拡散領域は、選択的に確
立されるゲート導体接続によって決定されるように、ト
ランジスタのソースまたはドレイン領域として機能する
ことができる。
【０００７】ゲート導体は、一対の列マトリックスライ
ンに沿うコンタクト列間の拡散領域をつなぐ複数の導体
ラインから構成される。典型的には、ゲート導体は拡散
領域を横切って延びる直線的なライン経路に沿って形成
され、また、定義すべきほとんどの論理回路においてト
ランジスタが対単位で選択されるため、対で提供される
のが一般的である。その対になった各ゲートラインはコ
ンタクトマトリックス列の対の間に位置しており、コン
タクト間のトランジのスタチャンネルを制御するように
なっている。次に、ゲートラインへの接続が、その上に
ゲートラインが位置する拡散領域に対してトップからボ
トムへと行われるのが普通である。伝統的なゲートアレ
イでは、コンタクトは各行毎に設けられるが、交番行毎
に互い違いの形に接続される。
【０００８】ゲートアレイが上述のように構成されれ
ば、例えば金属または多結晶シリコンの第２レベル導体
を用いて、選ばれたコンタクトや選ばれたゲートライン
に対してコンタクトを設けることによって各種の回路接
続が可能となる。そのような回路接続は、１つの機能ま
たはマクロを形成するように予め定義されたトランジス
タの集合によって確立することができる。そのようなマ
クロを通して、第１の領域中の１つの伝導形のトランジ
スタの１対が第２の領域中の逆の伝導形のトランジスタ
の１対と接続されて、所望のように、ＮＡＮＤまたはＮ
ＯＲゲート、あるいはその他の論理回路を形成できる。
【０００９】そのようなゲートアレイを構成する時に、
コンタクトの”ピッチ”は重要な考察すべき因子であ
る。コンタクトの”ピッチ”は隣接するコンタクト間の
間隔であり、そのアレイの局部的な領域に亘って均一で
あることが好ましい。ピッチの均一性は第２レベル導体
の設計における問題点を緩和することにつながる。しか
し、過去においては、ゲート導体のレイアウトに対する
要求、特にトランジスタ分離領域のレイアウトに対する
要求のために、より大型のデバイス寸法に適合するよう
に、ピッチは一般に必要以上に大きいものであった。こ
の結果、第２レベル相互接続の設計は必要以上に余裕を
持たせたものとしてなっている。更に、アレイ全体で
の”ピッチ”も重要な考察すべき因子である。アレイ全
体の”ピッチ”というのは、そのアレイの異なる拡散領
域の中で、コンタクトに付随するピッチのうちの最悪の
ものによって支配されるが、好ましくは、アレイ全体に
亘って均一であるべきである。
【００１０】必要とされることは、小型で密度の高いア
レイを提供しつつ、相互接続マクロの問題緩和を可能と
する本質的に高度なピッチ均一性を有するゲートアレイ
を得ることである。
【００１１】
【発明の概要】従って、以上の説明に照らして、進歩し
たゲートアレイ用の基本セル設計を提供することが本発
明の１つの目的となる。
【００１２】本発明の別の１つの目的は、より高密度の
ゲートアレイセルを提供できる上述のような型のゲート
アレイ基本セル設計を提供することである。
【００１３】本発明の更に別の１つの目的は、高密度ア
レイを実現するためのゲートアレイセルの配置方法を提
供することである。
【００１４】本発明の更に別の１つの目的は、より緊密
で均一なコンタクトピッチを有するゲートアレイ構造を
提供することである。
【００１５】本発明によって実現される特長点の１つ
は、より高密度のゲートアレイが可能となることであ
る。
【００１６】本発明のゲートアレイセル配置の別の１つ
の特長は、分離目的で機能する”オフ”トランジスタの
使用によってセル分離を別途設ける必要がなくなること
である。
【００１７】このようにして、本発明の幅広い特徴点に
従って、ゲートアレイが提供される。本ゲートアレイ
は、分離の役目を持つ”オフ”トランジスタやその他
の、間隔を縮小する技術を採用することによって得られ
るピッチのマッチングを行うことによって、従来実現さ
れたものよりも高密度なものとなっている。本ゲートア
レイは、半導体基板中に第１のドープ領域を有し、前記
基板の表面において前記第１のドープ領域にコンタクト
する、行および列の形に配置された複数個のコンタクト
を備えている。列は、各行のコンタクトがそれに隣接す
る行群のコンタクトの存在する位置を結ぶ列群に対して
間隔を置いた列の中で前記行群のコンタクトに対してオ
フセットを与えられる、あるいは互い違いに配置される
構成となっている。複数個のゲート導体は、曲がりくね
った経路に沿って、連続的に配置された隣接行のコンタ
クトを交互に周回するように配置されている。
【００１８】コンタクトは本質的に円形の断面をしてお
り、各コンタクトに対してこれも本質的に円形の断面を
有するキャップが設けられている。好適実施例におい
て、導体がたどる前記の曲がりくねった経路は、部分的
に円形の経路をたどる複数のルートを含むように構成さ
れている。コンタクトは予め定められたピッチで以て分
離されており、ゲート導体は、トランジスタのチャンネ
ルを定義し、本アレイの設計ルールに従って予め定めら
れた間隔を置いてコンタクトの近傍をゲート導体が通過
するのを許容する幅を有する。
【００１９】更に１つの好適実施例では、本ゲートアレ
イは前記第１のドープ領域とは逆の伝導形の第２のドー
プ領域を基板中に有している。基板表面には、前記第２
のドープ領域に対して複数個のコンタクトが設けられて
いる。これら複数個のコンタクトも行および列の形状に
配置され、列は、各行のコンタクトがそれに隣接する行
群のコンタクト位置を結ぶ列群によって挟まれた列の中
で前記行群のコンタクトに対してオフセットを与えられ
る構成となっている。複数個の導体が、上記と同様に、
曲がりくねった経路に沿って、隣接する行の連続的に配
置されたコンタクトを反対側で周回するように配置され
ている。
【００２０】本発明の別の幅広い特徴点に従って、ゲー
トアレイを作製するための方法が提供される。本方法
は、半導体基板の１つの領域をドープして、ドープ領域
を提供する工程、および、前記ドープ領域に対して複数
個のコンタクトを列および行の形に形成して、各行の各
列が各々の隣接行の列に対してオフセットを与えられる
ように形成する工程を含んでいる。ゲート導体が、前記
ドープ領域を横切って曲がりくねった経路に沿って、隣
接行の連続的に配置されたコンタクトを周回するように
パターン化される。前記コンタクトは予め定められたピ
ッチを持って配置され、ゲート導体は、コンタクト間の
ドープ領域内のトランジスタのチャンネルを定義する幅
を持って形成され、その幅はゲート導体が予め定められ
た間隔を持ってコンタクトの近傍を通過するのを許容し
ている。曲がりくねった経路に沿ってゲート導体をパタ
ーン化する前記工程は、交番する部分的円形経路を含む
１つの経路に沿って前記ゲート導体をパターン化する工
程を含む。
【００２１】本発明は添付の図面に図示されている。
【００２２】図面において、同様な部品および対応する
部品を示すために同じ参照符号を用いてある。更に、図
面は必ずしも正確な縮尺になっていない。
【００２３】
【実施例】ここに述べる製造工程およびデバイス構造
が、集積回路を製造するための完全なプロセス工程全体
を構成しているわけではないことを断っておく。本発明
は当該分野で現在で使用されている集積回路製造技術と
組み合わせて実施されるはずのものであり、またそうで
あるから、一般に実施されているプロセス工程の多くの
ものが、本発明の理解のために必要なものとしてここに
引用される。
【００２４】ゲートアレイデバイスを通して提供される
プログラム可能な論理アレイは非常に多数の異なる論理
回路セットのうちの任意のものを実現する能力を有し、
従って例えば、デジタルコンピュータ、ビデオゲーム、
ボイスシンセサイザー、ポケット電卓、ロボット制御、
その他のような製品に使用されることができる。典型的
には、ゲートアレイは、ＡＮＤゲート、ＯＲゲート、Ｎ
ＡＮＤゲート、ＮＯＲゲート、等々のような複数個の論
理ゲートデバイスで構成され、各ゲートが、個々のゲー
トおよび各種のゲート間で入力と出力を定義するための
金属のレベル相互接続等の手段を通して最終的なデバイ
スに選択的に組み込まれるようになっている。典型的な
デバイスは、製造工程中のパターン化された多結晶シリ
コン層形成段階にある、部分的に完成されたものである
点を注意されたい。それらの”空の（ｂｌａｎｋ）”ア
レイはその後、特別注文のパターン化された金属配線層
を用いて特別注文の回路として完成させることができ
る。そのような金属配線層は、事実上、任意の好ましい
方法で予め定義された下層の多結晶ラインまたは拡散層
へコンタクトして、最終的な所望の相互接続を形成する
ことができる。
【００２５】これに従って、本発明の１つの好適実施例
に従うゲートアレイ１０が図１に示されている。ゲート
アレイ１０は、例えばｐ形のような好ましい伝導形にド
ープされた半導体基板１２の上に構築される。基板１２
中には複数個のドープ領域が設けられ、それらの２つの
領域１４と１５が示されているが、それと類似の領域が
非常に多数個、所望の場所に設けられることを理解され
たい。図示の実施例で、領域１４はｐ形の伝導形にドー
プされており、その中にはｐチャンネルトランジスタを
定義することができる。また領域１５はｎ形の伝導形に
ドープされており、その中にはｎチャンネルトランジス
タを定義することができる。
【００２６】ドープ領域１４および１５の各々に対して
いろんな場所でコンタクトするように、複数個のコンタ
クト２０、２１、５０、および５１が設けられている。
ＣＭＯＳ回路機能のための主要な接続方式を調べてみる
と、ドープ領域に対してこのようなコンタクトを設ける
ことがそのデバイスへのアクセスにおいて損失をもたら
すことはないと言う結果が得られている。従って、前記
コンタクトは、図示のように行および列をなして配置さ
れ、列は、各行のコンタクトがそれに隣接する行群のコ
ンタクトの存在し得る位置を結ぶ列群に対して間隔を置
いた列の中で前記行群のコンタクトに対してオフセット
を与えられる、あるいは互い違いに配置される構成とな
っている。すなわち、例えば、コンタクト２０−２
０''' は列を結ぶライン２５に沿って、第１、第３、お
よび第５番目の行に配置されている。他方、コンタクト
２１−２１''は列を結ぶライン２８に沿って、第２およ
び第４番目の行に配置されている。列ライン２８は列ラ
イン２５群の中間に位置しているので、第２および第４
行上のコンタクト位置にオフセットを与えている。（図
示された列および行ラインの多くは仮想の構成ラインで
あり、図１には図示の目的でのみ示されていることに注
意されたい。）
【００２７】図示のように、完成したデバイスで円形の
断面を有するベース部分３１を供え、完成したデバイス
においてこれも円形の断面を有するキャップ３２を備え
た各種のコンタクト２０および２１が最終的に形成され
る。コンタクト２０または２１の各々のキャップ３２
は、以降においてそれらに対して選択的に施される相互
接続を許容するような寸法に作られており、その特定の
寸法は特定の用途に合わせて、ゲートアレイを作製する
ための設計ルールに従って決定される。
【００２８】本ゲートアレイのレイアウトはもともと各
種コンピュータ支援の設計手法を用いてコンピュータで
生成されるのが一般的であることを指摘しておく。更
に、本レイアウトはアレイ・レイアウトの各パラメータ
を定義する予め定義された”設計ルール”に従って実現
される。そのようなパラメータとして、例えば、導体お
よびコンタクト間の間隔のほかに、トランジスタのチャ
ンネル長等のデバイス寸法や導体幅その他が含まれる。
ほとんどのコンピュータ支援設計では、最終的なレイア
ウトの形状を示すためにディスプレイが提供される。し
かし、そのようなディスプレイの多くでは、（図２に示
されるアレイ部分のコンタクトのように）コンタクトは
四角なものとして表示される。リソグラフィマスクにお
いても、コンタクトの形状は四角になっている。それに
も拘わらず、最終の製品では、コンタクトの究極の形状
は、各種のプロセス工程が施された後に本質的に円形の
断面をしている。この変形の理由の１つは、リソグラフ
ィの工程中、特にサブミクロン工程において、マスク中
の四角く定義されたコンタクトを通過する光が基板ター
ゲットへ入射する場合に円形の形状で集束することであ
る。更に、コンタクトはしばしば液状のエッチング材料
に曝され、これも非円形の形状を円形の断面形状へ変化
させる傾向を有する。従って、設計ルールは、明らかに
四角なコンタクトに適用された時に、それにも拘わら
ず、正確な半径の本質的に円形の断面形状という究極的
な構造をもたらし、ゲートアレイの高密度化とコンパク
トな配置が実現されるのを可能とする。
【００２９】ドープ領域１４を横切って複数個の導体３
５−４２が配置され、それによって広がった端部におい
て選択的なコンタクト形成が所望のように可能となる。
導体３５−４２は、以下に述べるように、選ばれたコン
タクトとゲート導体に対する接続によって選択的に形成
されるトランジスタのゲート導体として機能する。ゲー
ト導体は、通常は、第１導体レベルのパターン化された
金属または多結晶シリコンによって提供される。更に、
下層のドープ領域の伝導形に依存してＶccまたはアース
へ接続することによって、選ばれたゲート導体をバイア
スすることで、バイアスされたゲート導体の両側でトラ
ンジスタを互いに分離することができる。例えば、ｐ形
領域中のトランジスタ間の分離はＶccへ接続することに
よって得られ、一方、ｎ形領域中のトランジスタ間の分
離はアースへ接続することによって得られる。このこと
は基板の各拡散領域中に多重トランジスタまたは複数の
トランジスタ対を設けることを可能にする。
【００３０】ゲート導体３５−４２の各々は、曲がりく
ねった経路に沿って連続的に配置された隣接行のコンタ
クトを交互に周回する。すなわち、例えば、ゲート導体
３６はコンタクト２０の右側とコンタクト２１の左側を
通過し、導体３７はコンタクト２１の右側とコンタクト
２０' の左側を通過し、その他同様である。前記曲がり
くねった経路は各々、部分的に円形の区分で構成される
１つの経路をたどる複数のルートを含むことが好まし
い。更に、ゲート導体３５−４２の各々の幅は、ドープ
領域１４中に構築されるトランジスタチャンネルを定義
し、更に本ゲートアレイの設計ルールによって決定され
る予め定められた間隔を持ってゲート導体の経路に隣接
したコンタクトの近傍をゲート導体が通過するのを許容
するものであることが好ましい。この構成は密度の最大
化を図ったゲートアレイをもたらし、コンタクト２０−
２０''' および２１−２１''のピッチを均一化する。
【００３１】ゲートアレイがこのように構築されれば、
コンタクト２０−２０''' および２１−２１''の選ばれ
たものの間に例えば金属や多結晶シリコンでできた第２
レベル導体相互接続を設けることによって、トランジス
タを定義することができる。更にゲート導体３５−４２
のうちの選ばれたものをＶccへバイアスすることによっ
て、バイアスされた導体の両側でトランジスタを互いに
分離することができる。こうして、例えば、ゲート導体
３５および３８をＶccへつなぐことによって、ドープ領
域１４中で互いに分離される隣接ｐチャンネルＦＥＴデ
バイス対が、コンタクト２０および２１を一方のＦＥＴ
のドレインとソースへつなぎ、コンタクト２１および２
０' を他方のＦＥＴのドレインとソースへつなぎ、更に
ゲート導体３６および３７をそれぞれのゲートコンタク
トへつながぐようにして形成される。
【００３２】既に述べたように、基板１２中には第２の
ドープ領域１５が設けられる。この第２のドープ領域１
５は第１のドープ領域１４の伝導形とは逆の伝導形を有
し、そのため図示の実施例ではｎ伝導形になっている。
このｎ形領域１５を覆って、既に第１ドープ領域１４上
へのアレイの形成に関して述べたのと同じようにして、
第２の層が形成される。こうして、第２のドープ領域１
５を覆うアレイは、第２のドープ領域１５への複数個の
コンタクト５０および５１を行および列の形に含んでお
り、列は、第１、第３、および第５行のコンタクト５０
−５０''' が隣接する第２、第４行のコンタクト５１−
５１''を結ぶ列群によって挟まれた列の中でオフセット
を与えられるように構成されている。複数個のゲート導
体５５−６２が、既に述べたゲート導体３５−４２と同
じようにして、前記同じ曲がりくねりで以て、隣接行の
連続的に配置されたコンタクトを交互に周回するように
配置されている。
【００３３】ｎ形領域１５の上に形成されるトランジス
タデバイスはｎチャンネルＦＥＴデバイスであり、この
伝導形は上で述べたドープ領域１４の上に形成されたＦ
ＥＴデバイスとは逆になっている。このように、ｐ形ド
ープ領域１４とｎ形ドープ領域１５の両方の中にＦＥＴ
デバイスを選択的に形成、相互接続することによって、
論理回路が容易に設計、提供できる。本発明の別の実施
例に従って、ゲートアレイ７０への選択的な第２レベル
の金属配線を施すことによって形成されるＮＡＮＤゲー
ト例のコンピュータ生成モデルが図２に示されている。
図２中で選ばれた特定の相互接続によって定義されるＮ
ＡＮＤゲートの模式的電気回路図が図３に示されてい
る。それぞれの図において、対応する層誤接続ラインに
は同じ番号が振ってある。
【００３４】ゲートアレイ７０はｐ形ドープ領域７１と
ｎ形ドープ領域７２とを有し、それぞれが各々それらを
横切って延びる４本のゲート導体７５−７８および８１
−８４を有している。図１のアレイ１０に関して示した
のと同様にして、行ラインと列ラインとの交点にコンタ
クトが形成されるが、金属相互接続９０−９６が選択的
に形成されるコンタクト位置のみを図示してある。図２
では各種のコンタクトが、典型的なコンピュータモデル
の表示である四角または長方形の断面形状を有するよう
に示されているが、既に図１に関して説明したように、
円形の断面形状を有することが好ましいことを理解され
たい。各種コンタクトのうちのえらばれたものが第２レ
ベルの金属相互接続技術を用いて相互接続される。その
ような多層レベル相互接続技術は当該分野において既知
である。特定のコンタクトを選んで相互接続することに
よって図３に示されたＮＡＮＤゲート回路が得られる。
【００３５】図２に示した回路において、実際の接続の
みを示してあるが、当業者には知られたように、その他
の論理回路を形成するために必要であれば、その他の場
所への接続を設けることも可能である。
【００３６】本発明はある程度の特殊性を持ってこれま
で説明してきたが、本開示がほんの一例に過ぎないこ
と、および特許請求の範囲に定義された本発明の精神お
よび視野から外れることなしに、当業者には数多くの組
み合わせの変更および部品配置の変更が可能であること
を理解されよう。
【００３７】以上の説明に関して更に以下の項を開示す
る。 （１）ゲートアレイであって、半導体基板、前記基板中
の第１のドープ領域、前記第１のドープ領域の表面にあ
って前記第１のドープ領域に対する複数個のコンタクト
であって、行および列の形に配置され、各行のコンタク
トがそれに隣接する行群のコンタクトの存在する位置を
結ぶ列群に対して間隔を置いた列の中で前記行群のコン
タクトに対してオフセットを与えられる列構成となった
複数個のコンタクト、および隣接行の連続的に配置され
たコンタクトを交互に周回するように配置された複数個
の導体、を含むゲートアレイ。
【００３８】（２）第１項記載のデバイスであって、前
記コンタクトの断面が本質的に円形であるデバイス。
【００３９】（３）第１項記載のデバイスであって、更
に前記コンタクトの各々の上にキャップを含むデバイ
ス。
【００４０】（４）第３項記載のデバイスであって、前
記キャップの各々の断面が本質的に円形であるデバイ
ス。
【００４１】（５）第１項記載のデバイスであって、前
記曲がりくねった経路が部分的に円形経路をたどる複数
のルートを含んでいるデバイス。
【００４２】（６）第１項記載のデバイスであって、前
記コンタクトが予め定められたピッチで間隔を置かれて
おり、前記導体が、前記第１のドープ領域中のトランジ
スタのチャンネルを定義し、予め定められた間隔を置い
て前記コンタクトの近傍を前記導体が通過するのを許容
する幅を有するデバイス。
【００４３】（７）第１項記載のデバイスであって、更
に、前記基板中の第２のドープ領域であって、前記第１
のドープ領域の伝導形とは逆の伝導形である第２のドー
プ領域、前記第２のドープ領域の表面にあって前記第２
のドープ領域に対する複数個のコンタクトであって、行
および列をなして配置され、前記列が、各行のコンタク
トがそれに隣接する行群のコンタクトの列群によって挟
まれた列の中で前記行群のコンタクトに対してオフセッ
トを与えられた構成となった複数個のコンタクト、およ
び各々が隣接行の連続的に配置されたコンタクトを交互
に周回するように配置された複数個の導体、を含むデバ
イス。
【００４４】（８）第７項記載のデバイスであって、前
記コンタクトが予め定められたピッチで間隔を置かれて
おり、前記導体が、前記第１のドープ領域中でトランジ
スタのチャンネルを定義し、予め定められた間隔を置い
て前記コンタクトの近傍を前記導体が通過するのを許容
する幅を有するデバイス。
【００４５】（９）ゲートアレイであって、半導体基
板、前記基板中のｎ形にドープ領域、前記ｎ形ドープ領
域の表面にあって前記ｎ形ドープ領域に対する複数個の
コンタクトであって、行および列をなして配置され、前
記列が、各行のコンタクトがそれに隣接する行群のコン
タクトの列群によって挟まれた列の中で前記行群のコン
タクトに対してオフセットを与えられる構成となった複
数個のコンタクト、各々が隣接行の連続的に配置された
コンタクトを周回するように配置された複数個のゲート
導体、前記基板中のｐ形ドープ領域、前記ｐ形ドープ領
域の表面にあって前記ｐ形ドープ領域に対する複数個の
コンタクトであって、行および列をなして配置され、前
記列が、各行のコンタクトがそれに隣接する行群のコン
タクトの列群によって挟まれた列の中で前記行群のコン
タクトに対してオフセットを与えられる構成となった複
数個のコンタクト、および各々が隣接行の連続的に配置
されたコンタクトを周回するように配置された複数個の
ゲート導体、を含むゲートアレイ。
【００４６】（１０）第９項記載のデバイスであって、
前記コンタクトの断面が本質的に円形であるデバイス。
【００４７】（１１）第９項記載のデバイスであって、
更に前記コンタクトの各々の上にキャップを含むデバイ
ス。
【００４８】（１２）第１１項記載のデバイスであっ
て、前記各キャップの断面が本質的に円形であるデバイ
ス。
【００４９】（１３）第９項記載の方法であって、前記
導体が、隣接行の前記コンタクトを周回するように曲が
りくねった経路をたどるようになったデバイス。
【００５０】（１４）第９項記載のデバイスであって、
前記導体が、本質的に部分的に円形である複数の経路を
たどる複数のルートを含む曲がりくねった経路をたどる
ようになったデバイス。
【００５１】（１５）ゲートアレイを製造するための方
法であって、半導体基板の領域をドープしてドープ領域
を提供すること、各行の各列位置が各々の隣接行の列位
置に対してオフセットを与えられるように、複数個のコ
ンタクトを前記ドープ領域に対して行および列のパター
ンに形成すること、および隣接行の連続的に配置された
コンタクトを周回するように前記ドープ領域を横切る曲
がりくねった経路に沿って、ゲート導体をパターン化す
ること、の工程を含む方法。
【００５２】（１６）第１５項記載のゲートアレイを製
造するための方法であって、更に、前記コンタクトを予
め定められたピッチで間隔を置いて配置し、前記導体
を、前記第１のドープ領域中でトランジスタのチャンネ
ルを定義し、予め定められた間隔を置いて前記コンタク
トの近傍を前記導体が通過するのを許容する幅を持たせ
て形成する工程を含む方法。
【００５３】（１７）第１５項記載のゲートアレイを製
造するための方法であって、曲がりくねった経路に沿っ
てゲート導体をパターン化する前記工程が、交番する部
分的な円形を含む経路に沿って前記ゲート導体をパター
ン化する工程を含んでいる方法。
【００５４】（１８）第１５項記載のゲートアレイを製
造するための方法であって、前記複数個のコンタクトを
形成する工程が、円形の断面形状を有する複数個のコン
タクトを形成する工程を含んでいる方法。
【００５５】（１９）第１８項記載のゲートアレイを製
造するための方法であって、更に、前記複数個のコンタ
クトの各々の上にキャップを形成する工程を含む方法。
【００５６】（２０）第１９項記載のゲートアレイを製
造するための方法であって、更に、円形の断面形状を有
する前記キャップを形成する工程を含む方法。
【００５７】（２１）小型のゲートアレイ（１０）およ
びそれを製造するための方法。ゲートアレイ（１０）は
半導体基板（１２）中の第１のドープ領域（１４）と、
行および列の形に配置された前記第１のドープ領域（１
４）に対する複数個のコンタクト（２０−２０''' 、２
１−２１''）であって、各行のコンタクトがそれに隣接
する行群のコンタクトが存在する位置を結ぶ列（２８）
に対して間隔を置いて配置された列（２５）の中で前記
行群のコンタクトに対してオフセットを与えられるよう
に構成された複数個のコンタクトを含む。複数個のゲー
ト導体（３５−４２）は、好ましくは本質的に部分的な
円形経路をたどる曲がりくねったパターン状に、隣接す
る行群の連続的に配置されたコンタクト（２０、２１）
を周回するように配置される。コンタクト（２０、２
１）の断面は本質的に円形であり、各コンタクトにはこ
れも本質的に円形の断面を有するキャップ（３２）が供
給される。コンタクト（２０−２１）は予め定められた
ピッチで間隔を置いて配置され、ゲート導体（３５−４
２）は隣接するコンタクト間のトランジスタチャンネル
を定義する幅を有する。導体（３５−４２）の幅は前記
導体が予め定められた間隔を置いてコンタクト（２０−
２１）の近傍を通過することを許容する。ゲートアレイ
（１０）は基板中に、第１のドープ領域（１４）の伝導
形とは逆の伝導形の第２のドープ領域（１５）を有する
ことができる。第１のドープ領域の上に構築されたのと
同様なゲートアレイが第２のドープ領域の上に構築さ
れ、選ばれたコンタクトおよびゲート導体（５０、５
１）の間で選択的相互接続を行うことによって多様な論
理回路の構築を可能とする。回路デバイス間の分離は、
下層のドープ領域の伝導形に依存して、ゲート導体をＶ
ccあるいはアースへつなぐことによって実現できる。
【図面の簡単な説明】
【図１】本発明の原理に従って形成されるゲートアレイ
デバイスの部分平面図。
【図２】本発明の別の実施例に従って、第２レベルの接
続要素によって相互接続されて論理回路を構成するゲー
トアレイデバイスの部分平面図のコンピュータ生成モデ
ル。
【図３】図２のゲートアレイの選択的な相互接続によっ
て形成することのできる論理回路の一例である、ＮＡＮ
Ｄゲートの模式的電気回路図。
【符号の説明】
１０ ゲートアレイ １２ 半導体基板 １４ ｐ形ドープ領域 １５ ｎ形ドープ領域 ２０，２１ コンタクト ２５，２８ 列ライン ３１ ベース部分 ３２ キャップ ３５−４２ ゲート導体 ５０，５１ コンタクト ５５−６２ ゲート導体 ７０ ゲートアレイ ７１ ｐ形ドープ領域 ７２ ｎ形ドープ領域 ７５−７８ ゲート導体 ８１−８４ ゲート導体 ９０−９６ 相互接続

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ゲートアレイであって、 半導体基板、 前記基板中の第１のドープ領域、 前記第１のドープ領域の表面にあって前記第１のドープ
    領域に対する複数個のコンタクトであって、行および列
    の形に配置され、各行のコンタクトがそれに隣接する行
    群のコンタクトの存在する位置を結ぶ列群に対して間隔
    を置いた列の中で前記行群のコンタクトに対してオフセ
    ットを与えられる列構成となった複数個のコンタクト、
    および隣接行の連続的に配置されたコンタクトを交互に
    周回するように配置された複数個の導体、を含むゲート
    アレイ。
  2. 【請求項２】 ゲートアレイを製造するための方法であ
    って、 半導体基板の領域をドープしてドープ領域を提供するこ
    と、 各行の各列位置が各々の隣接行の列位置に対してオフセ
    ットを与えられるように、複数個のコンタクトを前記ド
    ープ領域に対して行および列のパターンに形成するこ
    と、および隣接行の連続的に配置されたコンタクトを周
    回するように前記ドープ領域を横切る曲がりくねった経
    路に沿って、ゲート導体をパターン化すること、の工程
    を含む方法。
JP7000115A 1994-01-03 1995-01-04 小型ゲートアレイおよびその製造方法 Pending JPH07283377A (ja)

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