CN114175246A - 高效3d集成相关应用数据的高度规律逻辑设计 - Google Patents
高效3d集成相关应用数据的高度规律逻辑设计 Download PDFInfo
- Publication number
- CN114175246A CN114175246A CN202080053747.7A CN202080053747A CN114175246A CN 114175246 A CN114175246 A CN 114175246A CN 202080053747 A CN202080053747 A CN 202080053747A CN 114175246 A CN114175246 A CN 114175246A
- Authority
- CN
- China
- Prior art keywords
- integrated circuit
- cell
- array
- unit cells
- unit cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013461 design Methods 0.000 title description 13
- 230000010354 integration Effects 0.000 title description 8
- 230000005669 field effect Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 42
- 238000009792 diffusion process Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 9
- 238000007306 functionalization reaction Methods 0.000 claims description 8
- 238000002408 directed self-assembly Methods 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 136
- 239000002184 metal Substances 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 5
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 4
- 239000011295 pitch Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000002287 horizontal cell Anatomy 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002064 nanoplatelet Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种集成电路包括单位单元阵列，该阵列中的每个单位单元包括布置成堆叠体场效应晶体管。局部互连结构形成这些场效应晶体管的选择端子之间的选择导电路径，以限定被限制在每个单位单元内的单元电路系统。触点阵列设置在该单位单元的可触及表面上，其中，每个触点电耦合到该单元电路系统的对应电节点。
Description
本申请根据35 U.S.C.§119(e)要求于2019年7月29日提交的名称为“Ultra-regular Logic Design for Efficient 3D Integration[高效3D集成的超规律逻辑设计]”的美国临时专利申请号62/879,721以及于2020年4月13日提交的名称为“HIGHLYREGULAR LOGIC DESIGN FOR EFFICIENT 3D INTEGRATION RELATED APPLICATION DATA[高效3D集成相关应用数据的高度规律逻辑设计]”的美国专利申请号16/847,001的优先权，这些美国专利申请的全部披露内容通过援引并入本文。
背景技术
本披露内容涉及集成电路和微电子器件的制造。
在制作半导体器件时(尤其是在微观尺度上)，执行各种制造工艺，比如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制造在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这被表征为使用2D制造技术的二维(2D)电路。虽然微缩工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制造节点，这些微缩工作也将面临更大的挑战。半导体器件制造商已经表达出对晶体管堆叠在彼此顶部之上的三维(3D)半导体电路的期望。
尽管关键尺寸微缩不可避免地出现饱和，但3D集成(3Di)还是被视为继续进行半导体微缩工作的可行选择。当由于制作的易变性以及静电限制而导致接触栅极间距达到其微缩极限时，二维晶体管密度微缩就无法再更进一步。即使是有朝一日能够突破这些接触栅极间距微缩极限的实验性新晶体管设计(比如竖直沟道环栅晶体管)也有由于电阻、电容和可靠性问题导致的自身微缩问题，从而限制了晶体管可以被布线到电路中的密度。
3Di(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来突破这些微缩极限。虽然这一概念已经在闪存行业(例如，3D NAND)被成功论证和实施，但CPU和GPU产品的主流互补金属氧化物半导体(CMOS)超大规模集成电路(VLSI)的制造商对于采用3D集成作为推动半导体发展蓝图的主要方式仍然犹豫不决。除了利基应用(nicheapplication)(例如，堆叠在用于人工智能芯片中使用的机器学习加速器的逻辑顶部的存储器)以外未对任何其他应用采用3Di的主要原因是已知提议的固有低效率。
成功的半导体微缩的一种方法是在更大数量的晶体管上适度增加工艺和复杂度。在2D微缩中，该方法是通过在大体上固定的晶圆制造成本下减小特征尺寸并且增大晶体管密度来实现的。然而，使晶体管的体积密度加倍的3D集成方法因为制造成本加倍而并没有提供可行的微缩解决方案。使用3Di的成功微缩在于从根本上降低工艺和设计的复杂度以使逐节点的成本增加最小化。
发明内容
一种集成电路包括单位单元阵列，该阵列中的每个单位单元包括布置成堆叠体场效应晶体管。局部互连结构形成这些场效应晶体管的选择端子之间的选择导电路径，以限定被限制在每个单位单元内的单元电路系统。触点阵列设置在该单位单元的可触及表面上，其中，每个触点电耦合到该单元电路系统的对应电节点。
在本文披露的发明构思的附加或替代方面，该集成电路包括功能化层，该功能化层包括在该阵列中一个或多个单位单元的相应可触及表面上的选择触点之间形成的导电布线段。
在本文披露的本发明构思的另一附加或替代方面，这些单位单元具有共同的占用空间，并且定位在该阵列中，使得包围每个单位单元的单元电路系统的扩散中断与相邻单位单元中的扩散中断对齐，从而形成跨该阵列的相应列中的所有单位单元延伸的连续空间。
在本文披露的发明构思的又另一附加或替代方面，该集成电路包括电源壁，这些电源壁设置在这些连续空间中，这些电源壁至少向该阵列的相应列中的单位单元提供电力。
在本文披露的发明构思的另一附加或替代方面，这些相应电源壁的上表面暴露在该阵列的列中的每个单位单元的可触及表面上。
在本文披露的发明构思的又另一附加或替代方面，该阵列中的所有单位单元的单元电路系统是相同的。
在本文披露的本发明构思的另一附加或替代方面，该单元电路系统由类似的前道工序工艺和中间工序工艺构造。
在本文披露的发明构思的又另一附加或替代方面，这些前道工序和中间工序工艺包括倍增图案化工艺。
在本文披露的本发明构思的另一附加或替代方面，这些倍增图案化工艺包括定向自组装和/或自对准多重曝光图案化技术。
在本文披露的发明构思的又另一附加或替代方面，这些场效应晶体管以互补对进行堆叠。
在本文披露的本发明构思的另一附加或替代方面，这些互补场效应晶体管对的栅极共同连接。
在本文披露的发明构思的又另一附加或替代方面，该场效应晶体管堆叠体中的互补对的数量大于一。
应当理解的是，本发明内容部分未指定本披露内容或所要求保护的发明的每个实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。本披露内容的具体实施方式部分和对应的附图提供了本发明和实施例的附加细节和/或可能的观点。
附图说明
图1是可以体现本披露内容的原理的示例单位单元的俯视图的图示。
图2(包括图2A至图2E)是显露图1所示的示例单位单元的内部3D结构的图。
图3A是根据本文描述的原理的10×10单位单元阵列的图示，用于突出显示前道工序(FEOL)布局和中间工序(MEOL)布局的规律性。
图3B是根据本文描述的原理的单位单元阵列的图示，其中仅描绘了有源沟道区域和源极/漏极触点。
图3C是根据本文描述的原理的单位单元阵列的图示，其中描绘了切割掩模网格。
图3D是根据本文描述的原理的单位单元阵列的图示，其中仅描绘了的VDD电源轨与VSS电源轨。
图4是根据本文描述的原理的单位单元的俯视图的图示，该单位单元已经经历功能化从而形成双指非(INV2，two-fingered inverter)逻辑单元。
图5是根据本文描述的原理的被功能化为双输入与或非(AOI22)逻辑单元的一对单位单元的俯视图的图示。
图6是根据本文描述的原理的被功能化为双输入与(AND2)逻辑单元的一对单位单元的俯视图的图示。
图7是根据本文描述的原理的被功能化为双输入与非(NAND2)逻辑单元的一对单位单元的俯视图的图示，其中每个单位单元在其相应的有源器件堆叠体中具有单个CFET对而不是两个CFET对。
具体实施方式
本发明的构思通过其某些实施例得到最佳描述，在本文中参考附图详细描述了这些实施例，在所有附图中，相似的附图标记指代相似的特征。应当理解，当在本文中使用时，术语“发明”旨在表示下文描述的实施例暗含的发明构思，而并非仅仅表示实施例本身。进一步应理解，总体发明构思不限于下文描述的说明性实施例，并且应当依据这样的认识来阅读以下描述。
另外，词语“示例性”在本文用来意指“充当示例、实例或例示”。本文指定为示例性的构造、工艺、设计、技术等的任何实施例不一定被解释为与其他这样的实施例相比更优选或有利。本文指示为示例性的示例的特定质量或适合性既不是有意的，也不应被推断出。
本文的技术包括集成电路和半导体器件的制造方法，其对所有逻辑单元使用公共的前道工序结构和中间工序结构，然后在浅层金属化层中功能化这些通用的单位单元。一个实施例包括具有单位单元阵列的集成电路。每个单位单元可以具有相同的单位单元高度和相同的单位单元宽度。每个单位单元可以具有至少两个竖直晶体管层级，其中，在一个堆叠体中，第一场效应晶体管定位在第二场效应晶体管上方。每个场效应晶体管可以具有全环绕栅极沟道。每个单位单元可以包括电连接源极/漏极与栅极结构的局部互连布线。一个或多个布线层可以定位在单位单元阵列的正上方，其中，可以由单位单元的阵列形成至少两种不同类型的功能逻辑单元。因此，这样的技术可以提供工艺简化且成本降低的3D集成。
本文中的技术包括将集成电路物理构建或以其他方式实现为物理物体的技术，包括设计和制造集成电路的技术。实际上，相关领域的理解本披露内容的技术人员将能够将本文描述的原理带入合适的电子/工程设计自动化(EDA)和晶圆代工平台，本文描述的结构可以通过这些平台被物理构建和/或用作更广泛电路设计的部件。本文的技术特别适用于单片集成的3D CMOS(互补金属氧化物半导体)电路，比如于2018年9月5日提交的名称为“Architecture Design and Processes for Manufacturing MonolithicallyIntegrated 3D CMOS Logic and Memory[用于制造单片集成的3D CMOS逻辑和存储器的架构设计和工艺]”的美国临时专利申请序列号62/727,097，该美国专利申请通过援引以其全文并入本文。
逻辑的功能化可以例如通过在易触及的触点网格上方的金属化层、作为后道工序(BEOL)操作来执行，该金属化层提供对三维单位单元的内部电路部件的电气接入。
本文的实施例包括在单位单元宽度上执行共同的2个接触栅间距(cpp，contactedpoly pitch)的占用空间。尽管这种限制将单位单元限制为两侧各有单个扩散中断的单晶体管轨道，但这种设计带来了显著的微缩优势，并且有助于显著降低复杂度。例如，将所有单位单元设计到固定宽度的占用空间上会使得对应逻辑块的所有行的扩散中断对齐。这种布置有助于形成在扩散中断的未占用空间中延伸的局部电源轨，从而在不阻挡信号轨道的情况下无障碍地触及器件的源极区域。这种布置还提供了高度统一的局部布局环境，消除了已经成为先进技术节点中的重要性能减损因素的依赖于复杂布局的器件可变性。使用具有相等宽度以及常用的相等高度的单位单元允许通过以最优方式水平地或垂直地邻接单位单元来编写逻辑功能(这些逻辑功能需要的晶体管比单晶体管轨道宽的堆叠体中可用的晶体管更多)，从而在简化导线形状方面提供了关键的自由度。
图1是可以体现本披露内容的原理的示例单位单元100的俯视图的图示。图1的单元视图描绘了单位单元100的可触及表面105，多个单元触点130a至130j(在本文中代表性地称为(多个)单元触点130)设置在该表面上。每个单元触点130电连接到在可触及表面105下面构造的单元电路系统的节点。例如，单位单元100可以包括互补场效应晶体管(CFET)电路的双堆叠体，即，在本文所谓的有源器件堆叠体中的两对公共栅极n型晶体管和p型晶体管对，其中一对晶体管对堆叠在另一对晶体管对上面。图2展示了这种有源器件堆叠体的示例。在图1的示例实施例中，这种器件堆叠体可以限制为4个轨道(4T)高(如轨道140a至140d(本文代表性地称为轨道140)所示)并且2个cpp宽的单元，如图1所示。在这种双堆叠配置中，可以在相应的有源区域150中建立四(4)个有源沟道，并且通过施加到单元触点130上的电压和跨这些单元触点建立的互连来控制这些有源沟道，在互连中，例如，单元触点130a和130c可以连接到底部p扩散层，单元触点130d和130e可以连接到顶部p扩散层，单元触点130f和130g可以连接到顶部n扩散层，单元触点130h和130j可以连接到底部n扩散层，并且单元触点130b和130i可以分别连接到上部CFET对和下部CFET对的公共多晶硅栅极。也可以按如下方式查看这些触点：单元触点130a和130c可以作为下部CFET对的p型晶体管的源极触点和漏极触点，单元触点130d和130e可以作为上部CFET对的p型晶体管的源极触点和漏极触点，单元触点130f和130g可以作为上部CFET对的n型晶体管的源极触点和漏极触点，130h和130j可以作为下部CFET对的n型晶体管的源极触点和漏极触点，并且单元触点130b和130i可以作为上部CFET对和下部CFET对的公共栅极触点。该触点分配对于实践本文描述的发明构思不是必需的；其他触点分配也是可能的，并且可以取决于单位单元的内部结构。
除了单元触点130之外，可触及表面105进一步暴露VDD电源壁110和VSS电源壁120的上表面。在某些实施例中，VDD电源壁110和VSS电源壁120被构造为从衬底表面向上延伸到可触及表面105的壁。相应地，单位单元100内部的局部互连以及可触及表面105处的布线可触及VDD电源壁110和VSS电源壁120。因此，这样的局部互连可以直接连接到VDD电源壁110和/或VSS电源壁120(比如用于进行晶体管偏置)，而不是在可触及表面105处进行这样的连接。在某些实施例中，VDD电源壁110和VSS电源壁120可以各自位于单个扩散中断的空间中，并且如图1所示，可以各自穿过单元边界，以便可用于相邻单元。
图1中还展示了在示例性单位单元100中有四(4)个的有源区域150。然而，应当理解，四个有源区域可以各自包括其中电流从源极流到漏极(或者反之亦然)的多个沟道。例如，在全环绕栅极(GAA)配置中，每个有源区域150可以包括多个载流部件(例如，纳米线或纳米片)。其他有源区域也可以在本发明的实施例中实现，通常取决于设计和制造单位单元的技术节点。
图2(包括图2A至图2E)是通过几个截面视图显露单位单元100的内部3D结构的图。图2A至图2D中描绘了不同的视图，并且这些视图参考了图2E，图2E展示了图1中描绘并且参考图1描述过的可触及表面105和单元触点130。应当理解，包括图2A至图2E在内的图2是示意性图示且并未按比例绘制。
图2A表示了穿过底部局部互连215、局部互连235和顶部栅极多晶硅互连230的剖面图，底部局部互连可以将单元触点130a连接到有源器件堆叠体250中的最下部晶体管210a的源极/漏极，局部互连235可以将单元触点130c连接到有源器件堆叠体250中的最下部晶体管210a的漏极/源极，并且顶部栅极多晶硅互连可以将单元触点130b连接到包括晶体管210c和210d的最上部CFET对的公共栅极。应当注意，在某些实施例中，VDD电源壁110和VSS电源壁120可以连接到埋入式电源轨(分别代表性地以埋入式电源轨112和122展示)，并且这两个电源壁的上表面暴露在可触及表面105上。
图2B表示穿过局部互连215、局部互连220、局部互连225和单元触点130d的剖面图，局部互连220可以将单元触点130f连接到有源器件堆叠体250中的晶体管210c的漏极/源极，局部互连225可以将单元触点130h连接到有源器件堆叠体250的晶体管210c的源极/漏极，并且单元触点130d可以直接连接到有源器件堆叠体250的最上部晶体管210d的源极/漏极。另外，图2B表示了穿过有源器件堆叠体250的一部分的剖面图。
图2C表示了有源器件堆叠体250中的公共栅极的剖面图。上部CFET对和下部CFET对中的每一个可以通过多晶硅互连230和240连接到相应的单元触点130b和130i。
图2D表示了穿过局部互连225、互连245和底部栅多晶硅互连240的剖面图，局部互连225可以将单元触点130a连接到有源器件堆叠体250中的最下部晶体管210a的源极/漏极，互连245可以将单元触点130j连接到有源器件堆叠体250中的最上部晶体管210d的漏极/源极，并且底部栅多晶硅互连240可以将单元触点130i连接到包括晶体管210a和210b的最下部CFET对的公共栅极。
根据本文披露的发明构思的实施例，信号连接和电源连接可以在有源器件堆叠体250上方的平面上(例如在可触及表面105上)路由，以便在本文中所谓的功能化层上以局部导电布线功能化。局部电源轨可以在单个扩散中断的空间中延伸。因此，每个单位单元可以具有统一的尺寸，并且可以可选地具有统一的几何形状(包括晶体管、栅极和局部互连)。
图3A是10×10单位单元阵列300的图示，用于突出显示前道工序(FEOL)布局和中间工序(MEOL)布局的规律性。出于标识的目的，在图3A中将阵列300中的每个单元与列标识符和行标识符相关联，例如，单位单元3F指的是在阵列300的列3和行F中的单位单元。应当观察到，就FEOL和MEOL布局而言，阵列300是高度规律的，这样，可以利用各种制造工艺来简化整体制造工作并降低成本。在某些实施例中，阵列300可以是单片集成电路，其中单位单元全部构建在单个衬底(未示出)上。
图3B是单位单元阵列300的图示，其中仅描绘了有源沟道区域(以有源沟道区域310代表性地展示)和源极/漏极触点(以源极/漏极触点320代表性地展示)。图3B突出显示了将低成本倍频图案化技术(例如，定向自组装或自对准多重图案化，例如，自对准双重/三重/四重图案化)用于对这些关键特征进行成像的可能使用。
图3C是单位单元阵列300的图示，其中描绘了切割掩模网格(以切割掩模330a和330b代表性地展示)，这可以可选地提供低成本、高精度的解决方案来形成局部互连和多晶硅栅极的线条末端。
图3D是单位单元阵列300的图示，其中描绘了VDD电源轨(以VDD电源轨340代表性地展示)和VSS电源轨(以VSS电源轨350代表性地展示)。应当理解，这些电源轨定位在扩散中断剩余的空间中。此外，在图3D中展示了向局部电源轨供电的宏观层面电源轨(以宏观层面电源轨360代表性地展示)。
图4是单位单元400的俯视图，该单位单元已经通过后道工艺(BEOL)进行了功能化。单位单元400可以具有与上述单位单元100相同的内部架构。单元触点(以单元触点403代表性地展示)可以分布在可触及表面401上，以便与单位单元100的类似定位的单元触点130连接到相同内部电路系统节点。在所展示的示例中，第一金属415和第二金属420设置在可触及表面401上方，以便连接特定于目标的单元触点403并且形成特定逻辑单元，在图4的情况下，该特定逻辑单元是双指非(INV2)逻辑单元。在该示例实施例中，使用了三层高度规律化的单向金属连接。首先，VDD电源分接头430a和430b以及VSS电源分接头460a和460b可以将特定的源极/漏极触点连接到局部电源轨，即，VDD电源轨425和VSS电源轨455。在不同的一个局部布线层上，垂直对准的源极/漏极触点和/或栅极触点可以由第一金属连接在一起(以第一金属连接415代表性地展示)。在又另一个局部布线层中，逻辑单元的输入/输出引脚(例如，电连接到底部栅极触点445而作为逻辑单元输入引脚的顶部栅极触点405、作为n型输出引脚的单元触点440以及作为p型输出引脚的单元触点450)可以经由第二金属(以第二金属连接420代表性地展示)来构造，电路路由器可以将其他电路部件连接到该第二金属。在某些实施例中，信号导通件(以410代表性地展示)可以被构造成将附接到在可触及表面401上水平设置的第二金属的输入引脚连接到在可触及表面401上垂直设置的第一金属的局部布线。
图5是被功能化为双输入与或非(AOI22)逻辑单元500的一对单位单元505a和505b的俯视图的图示，每个单位单元可以被构造成与图1和图2的单位单元100相同。与图4相似，第一金属连接(以第一金属连接515代表性地展示)是垂直定向的，第二金属连接(以第二金属连接520代表性地展示)是水平定向的，并且电源分接头(以电源分接头525代表性地展示)根据需要放置。图5所展示的实施例演示了第一金属连接510的高效使用，即在垂直单元邻接构型中将p型“A”晶体管的输出端连到p型“B”晶体管的输入端，以形成AOI22逻辑单元500。
图6是被功能化为双输入与(AND2)逻辑单元600的一对单位单元605a和605b的俯视图的图示，该AND2逻辑单元实质上是连接到双输出非门电路(单位单元605b中的INV2)的双输入与非门电路(单位单元605a中的NAND2)，每个单位单元可以被构造成与图1和2的单位单元100相同。与图4相似，第一金属连接(以第一金属连接615代表性地展示)是垂直定向的，第二金属连接(以第二金属连接620代表性地展示)是水平定向的，并且电源分接头(以电源分接头625代表性地展示)根据需要放置。图6所展示的实施例演示了第二金属连接610的高效使用，即在水平单元邻接构型中将NAND2电路的输出端连到INV2电路的栅极，以形成AND2逻辑单元600。
图7是一对单位单元705a和705b的俯视图的图示，其中每个单位单元在其相应的有源器件堆叠体中具有单个CFET对而不是像图1和2的实施例中的那样具有两个CFET对。图7演示了本文描述的设计方法可以如何应用于其他3Di方法。在图7所展示的实施例中，通过与上述功能化技术类似的功能化技术构造了双输入与非(NAND2)逻辑单元700。
表1示出了利用本文的技术实现的样品面积微缩与相对激进的5T2D设计的比较。应当注意的是，微缩因子示出了由本文的技术提供的显著的微缩优势。
| 单元 | 2D尺寸 | 3D尺寸 | 微缩因子 |
| AOI22 | 5cpp×5T＝25 | 2cpp×4T×2＝16 | 16/25＝0.64 |
| NAND2 | 3cpp×5T＝15 | 2cpp×4T＝8 | 8/15＝0.53 |
| AND | 5cpp×5T＝25 | 4cpp×4T＝16 | 16/25＝0.64 |
| INV2 | 3cpp×5T＝15 | 2cpp×4T＝8 | 8/15＝0.53 |
表1
本文描述的发明构思的实施例可以包括具有统一单位单元的阵列的集成电路或半导体器件。固定占用空间(宽度和高度)的单位单元包含所有前道工序(FEOL，例如器件、源极/漏极、栅极)结构和中间工序(MEOL，例如局部互连)结构。统一且间距固定的触点阵列可以被提供用于将所有信号连接和电源连接路由到器件堆叠体上方的可触及平面。与多晶硅栅极连接平行地延伸的一组局部电源轨可以使用扩散中断的空间。可以通过水平地邻接单位单元(即形成宽标准逻辑单元)或垂直地邻接单位单元(即形成高标准逻辑单元)来实现逻辑综合。可以使用一组规律且单向的金属形状来将单位单元功能化为标准单元逻辑或实现大块综合(例如，将大逻辑块映射到单元阵列的局部布线中)。
在前面的描述中，已经阐明了具体细节，比如特定的几何形状、以及对各种部件和用于构造这样的部件的工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践本文中的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文中所披露的实施例。类似地，出于解释的目的，已阐述了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
已将各种技术描述为多个分立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
当然，为了清楚起见，已呈现了如本文中所描述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管可能在本披露内容的不同地方讨论了本文中的每个不同特征、技术、配置等，但是旨在每个概念可以彼此独立地或彼此组合地执行。因此，可以以许多不同的方式来实施和看待本发明。
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、下覆层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
以上描述旨在展示本发明构思的可能实施方式，而并非限制性的。在本领域的技术人员查阅本披露内容后，许多变化、修改和替代方案将变得显而易见。例如，可以将所示出和描述的部件替换为等效于其的部件，可以组合逐个描述的元件和方法，并且可以在很多部件上分布被描述为分立的元件。因此，本发明的范围不应当参考以上描述来确定，而应当参考所附权利要求以及其等同物的全部范围来确定。
Claims (20)
1.一种集成电路，包括：
单位单元，这些单位单元布置成阵列，每个单位单元包括：
场效应晶体管，这些场效应晶体管布置成堆叠体；
局部互连结构，这些局部互连结构包括这些场效应晶体管的选择端子之间的选择导电路径，以限定被限制在该单位单元内的单元电路系统；以及
触点阵列，该触点阵列设置在该单位单元的可触及表面上，每个触点电耦合到该单元电路系统的对应电节点。
2.如权利要求1所述的集成电路，进一步包括功能化层，该功能化层包括在该阵列中一个或多个单位单元的相应可触及表面上的选择触点之间形成的导电布线段。
3.如权利要求1所述的集成电路，其中，这些单位单元具有共同的占用空间，并且定位在该阵列中，使得包围每个单位单元的单元电路系统的扩散中断与相邻单位单元中的扩散中断对齐，从而形成跨该阵列的相应列中的所有单位单元延伸的连续空间。
4.如权利要求3所述的集成电路，进一步包括电源壁，这些电源壁设置在这些连续空间中，这些电源壁至少向该阵列的相应列中的单位单元提供电力。
5.如权利要求4所述的集成电路，其中，这些电源壁的上表面暴露在该阵列的相应列中的每个单位单元的可触及表面上。
6.如权利要求4所述的集成电路，其中，这些相应的电源壁的下表面连接到埋入式电源轨。
7.如权利要求1所述的集成电路，其中，该阵列中的所有单位单元的单元电路系统是相同的。
8.如权利要求7所述的集成电路，其中，该单元电路系统由在这些单位单元上延伸的前道工序结构和中间工序结构构造。
9.如权利要求8所述的集成电路，其中，这些前道工序工艺和中间工序工艺包括倍增图案化工艺。
10.如权利要求9所述的集成电路，其中，这些倍增图案化工艺包括定向自组装和/或自对准双重图案化技术。
11.如权利要求1所述的集成电路，其中，这些场效应晶体管以互补对进行堆叠。
12.如权利要求11所述的集成电路，其中，这些互补场效应晶体管对中的每一对的栅极彼此电连接。
13.如权利要求12所述的集成电路，其中，该场效应晶体管堆叠体中的互补对的数量大于一。
14.如权利要求1所述的集成电路，其中，这些场效应晶体管堆叠在与该可触及表面平行的平面中。
15.如权利要求1所述的集成电路，其中，该集成电路是单片集成电路。
16.一种集成电路，包括：
电触点，这些电触点设置在表面上，该表面下面构造有相同的单位单元，每个单位单元包括：
晶体管，这些晶体管布置成堆叠体；以及
局部互连结构，这些局部互连结构包括这些晶体管的选择端子之间的选择导电路径，以限定被限制在该单位单元内的单元电路系统，
其中，该单元电路系统的选择节点连接到设置在每个单位单元的晶体管堆叠体上方的电触点。
17.如权利要求16所述的集成电路，进一步包括功能化层，该功能化层包括在这些电触点中的选择电触点之间形成的导电布线段。
18.如权利要求16所述的集成电路，进一步包括电源壁，这些电源壁设置在这些单位单元的群组之间的连续空间中，这些电源壁至少向对应群组中的单位单元提供电力。
19.如权利要求18所述的集成电路，其中，这些局部互连结构中的选择局部互连结构连接到这些电源壁中的至少一个电源壁。
20.如权利要求16所述的集成电路，其中，这些场效应晶体管堆叠在与设置这些电触点的表面平行的平面中。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962879721P | 2019-07-29 | 2019-07-29 | |
| US62/879,721 | 2019-07-29 | ||
| US16/847,001 | 2020-04-13 | ||
| US16/847,001 US11488947B2 (en) | 2019-07-29 | 2020-04-13 | Highly regular logic design for efficient 3D integration |
| PCT/US2020/038047 WO2021021334A1 (en) | 2019-07-29 | 2020-06-17 | Highly regular logic design for efficient 3d integration related application data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114175246A true CN114175246A (zh) | 2022-03-11 |
Family
ID=74228570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202080053747.7A Pending CN114175246A (zh) | 2019-07-29 | 2020-06-17 | 高效3d集成相关应用数据的高度规律逻辑设计 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US11488947B2 (zh) |
| JP (1) | JP2022543766A (zh) |
| KR (1) | KR20220039739A (zh) |
| CN (1) | CN114175246A (zh) |
| TW (1) | TW202121650A (zh) |
| WO (1) | WO2021021334A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11469321B2 (en) * | 2020-02-27 | 2022-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
| US20240014518A1 (en) | 2021-04-13 | 2024-01-11 | Lg Energy Solution, Ltd. | Secondary Battery and Battery Module Including the Same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384472A (en) * | 1992-06-10 | 1995-01-24 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density |
| US7763534B2 (en) * | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| JP5509599B2 (ja) | 2009-01-23 | 2014-06-04 | ソニー株式会社 | 半導体集積回路 |
| US11282861B2 (en) | 2015-12-26 | 2022-03-22 | Intel Corporation | Dynamic logic built with stacked transistors sharing a common gate |
| US10366196B2 (en) | 2016-06-22 | 2019-07-30 | Qualcomm Incorporated | Standard cell architecture for diffusion based on fin count |
| JP7046049B2 (ja) | 2016-07-19 | 2022-04-01 | 東京エレクトロン株式会社 | 三次元半導体デバイス及び製造方法 |
| JP7049316B2 (ja) | 2016-08-08 | 2022-04-06 | 東京エレクトロン株式会社 | 三次元半導体デバイス及び製造方法 |
| TWI739879B (zh) | 2016-08-10 | 2021-09-21 | 日商東京威力科創股份有限公司 | 用於半導體裝置的延伸區域 |
| US11011545B2 (en) | 2017-11-14 | 2021-05-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including standard cells |
| US10734384B1 (en) * | 2019-01-23 | 2020-08-04 | Qualcomm Incorporated | Vertically-integrated two-dimensional (2D) semiconductor slabs in complementary field effect transistor (CFET) cell circuits, and method of fabricating |
| US10950545B2 (en) * | 2019-03-08 | 2021-03-16 | International Business Machines Corporation | Circuit wiring techniques for stacked transistor structures |
| US11374003B2 (en) * | 2019-04-12 | 2022-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit |
| US11063045B2 (en) * | 2019-04-15 | 2021-07-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
2020
- 2020-04-13 US US16/847,001 patent/US11488947B2/en active Active
- 2020-06-17 WO PCT/US2020/038047 patent/WO2021021334A1/en active Application Filing
- 2020-06-17 CN CN202080053747.7A patent/CN114175246A/zh active Pending
- 2020-06-17 JP JP2022506058A patent/JP2022543766A/ja active Pending
- 2020-06-17 KR KR1020227004576A patent/KR20220039739A/ko active Search and Examination
- 2020-07-27 TW TW109125226A patent/TW202121650A/zh unknown
-
2022
- 2022-08-03 US US17/880,321 patent/US20220375921A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11488947B2 (en) | 2022-11-01 |
| KR20220039739A (ko) | 2022-03-29 |
| TW202121650A (zh) | 2021-06-01 |
| US20210035967A1 (en) | 2021-02-04 |
| JP2022543766A (ja) | 2022-10-14 |
| WO2021021334A1 (en) | 2021-02-04 |
| US20220375921A1 (en) | 2022-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112585752B (zh) | 3d逻辑和存储器的配电网络 | |
| JP7402401B2 (ja) | モノリシック集積型３次元ｃｍｏｓロジック及びメモリを製造するためのアーキテクチャ設計及びプロセス | |
| US8969923B2 (en) | Methods and apparatus for layout of three dimensional matrix array memory for reduced cost patterning | |
| US20220375921A1 (en) | Highly regular logic design for efficient 3d integration | |
| US20220181258A1 (en) | Power-tap pass-through to connect a buried power rail to front-side power distribution network | |
| US20220181318A1 (en) | Interdigitated device stack | |
| JPH09293844A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| US5793068A (en) | Compact gate array | |
| US12014984B2 (en) | Method of manufacturing a semiconductor apparatus having stacked devices | |
| US20240119998A1 (en) | 3D Integrated Circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |