KR20220039739A - 효율적인 3d 집적 관련 출원 데이터를 위한 매우 규칙적인 논리 설계 - Google Patents
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Abstract
집적 회로는 단위 셀의 어레이를 포함하고, 어레이의 각 단위 셀은 스택으로 배열된 전계 효과 트랜지스터를 포함한다. 로컬 상호 연결 구조부는 각 단위 셀 내로 제한된 셀 회로부를 한정하기 위해 전계 효과 트랜지스터의 선택 단자들 사이에 선택 전도성 경로를 형성한다. 접점 어레이는 단위 셀의 접근 가능한 표면에 배치되고, 여기서 각 접점은 셀 회로부의 대응하는 전기 노드에 전기적으로 결합된다.
Description
관련 출원 데이터
본 출원은 미국 특허 가출원 번호 62/879,721(발명의 명칭: "Ultra-regular Logic Design for Efficient 3D Integration", 출원일: 2019년 7월 29일) 및 미국 특허 출원 번호 16/847,001(발명의 명칭: HIGHLY REGULAR LOGIC DESIGN FOR EFFICIENT 3D INTEGRATION RELATED APPLICATION DATA, 출원일: 2020년 4월 13일)(이들 선출원 문헌은 전체 내용이 본 명세서에 참조로 병합됨)의 35 U.S.C.§119(e) 하의 우선권을 주장한다.
기술 분야
본 발명은 집적 회로 및 마이크로전자 디바이스를 제조하는 것에 관한 것이다.
반도체 디바이스를 (특히 미시적 규모에서) 제조할 때 성막 증착, 에칭 마스크 생성, 패턴화, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 공정이 실행된다. 이러한 공정은 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로 마이크로 제조를 통해 트랜지스터는 활성 디바이스 평면 위에 형성되는 배선/금속화를 통해 일 평면에 생성되어, 2D 제조 기술을 사용하여 2차원(2D) 회로로 특성화되었다. 스케일링 노력에 의해 2D 회로에서 단위 면적당 트랜지스터의 수가 크게 증가하였지만, 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 이 스케일링 노력은 더 큰 도전에 직면하고 있다. 반도체 디바이스 제조업체는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 회로의 요구를 표명했다.
3D 집적(3Di)은 임계 치수 스케일링으로 불가피하게 포화됨에도 불구하고 반도체 스케일링 노력을 계속하기 위한 실행 가능한 옵션으로 간주된다. 접촉 게이트 피치가 제조 변동성 및 정전기적 한계로 인해 스케일링 한계에 도달함에 따라 2차원 트랜지스터 밀도 스케일링은 더 이상 진행할 수 없다. 언젠가 이러한 접촉 게이트 피치 스케일링 한계를 극복할 수 있을 수 있는, 수직 채널 게이트 올 어라운드(gate all around) 트랜지스터와 같은 실험적인 새로운 트랜지스터 설계에도 저항, 커패시턴스 및 신뢰성 문제로 인해 자체 스케일링 문제가 있어서 트랜지스터가 회로에 배선될 수 있는 밀도가 제한된다.
다수의 디바이스의 3Di, 즉 수직 적층은 면적이 아니라 부피로 트랜지스터 밀도를 증가시켜 이러한 스케일링 한계를 극복하는 것을 목표로 한다. 이 개념은 플래시 메모리 산업(예를 들어, 3D NAND)에서 성공적으로 시연되고 구현되었지만, CPU 및 GPU 제품의 주류 상보성 금속 산화물 반도체(CMOS) 초대규모 집적(VLSI) 제조업체는 반도체 로드맵을 발전시키는 주요 수단으로 3D 집적을 채택하는 것을 주저하고 있다. 틈새(niche) 응용(예를 들어, 인공 지능 칩에 사용되는 기계 학습 가속기용 논리 회로 위에 메모리를 쌓는 것) 이외의 다른 용도로 3Di를 채택하지 않는 주된 이유는 알려진 제안의 고유한 비효율성 때문이다.
성공적인 반도체 스케일링을 위한 하나의 접근 방식은 상당히 많은 수의 트랜지스터에 걸쳐 공정 복잡성과 비용이 적절히 증가하는 것을 활용하는 것이다. 2D 스케일링에서 이것은 주로 고정된 웨이퍼 제조 비용으로 특징부 크기를 줄이고 트랜지스터 밀도를 높임으로써 달성되었다. 그러나 두 배의 제조 비용을 발생시킴으로써 부피에서 트랜지스터 밀도를 두 배로 늘리는 3D 집적 접근 방식은 실행 가능한 스케일링 솔루션을 제공하지 않는다. 3Di를 사용한 성공적인 스케일링은 공정 및 설계 복잡성을 근본적으로 줄여 노드 간 비용 증가를 최소화하는 데 있다.
집적 회로는 단위 셀의 어레이를 포함하고, 어레이의 각 단위 셀은 스택으로 배열된 전계 효과 트랜지스터를 포함한다. 로컬 상호 연결 구조부는 각 단위 셀 내로 제한된 셀 회로부를 한정하기 위해 전계 효과 트랜지스터의 선택 단자들 사이에 선택 전도성 경로를 형성한다. 접점 어레이는 단위 셀의 접근 가능한 표면에 배치되고, 각 접점은 셀 회로부의 대응하는 전기 노드에 전기적으로 결합된다.
본 명세서에 개시된 본 발명의 개념의 추가적인 또는 대안적인 양태에서, 집적 회로는 어레이의 하나 이상의 단위 셀의 각각의 접근 가능한 표면 상의 선택 접점들 사이에 형성된 전기 전도성 배선 세그먼트를 포함하는 기능화 층을 포함한다.
본 명세서에 개시된 본 발명의 개념의 다른 추가적인 또는 대안적인 양태에서, 단위 셀은 공통 설치 면적(footprint)을 갖고, 각 단위 셀의 셀 회로부를 둘러싸는 확산 차단부(diffusion break)가 인접한 단위 셀의 확산 차단부와 정렬되어 어레이의 각 열의 모든 단위 셀에 걸쳐 연장되는 연속 공간을 형성하도록 어레이에 위치된다.
본 명세서에 개시된 본 발명의 개념의 또 다른 추가적인 또는 대안적인 양태에서, 집적 회로는 어레이의 각 열의 적어도 단위 셀에 전력을 제공하는 연속 공간에 배치된 전력 벽을 포함한다.
본 명세서에 개시된 본 발명의 개념의 다른 추가적인 또는 대안적인 양태에서, 각 전력 벽의 상부 표면이 어레이의 열의 각 단위 셀의 접근 가능한 표면 상에 노출된다.
본 명세서에 개시된 본 발명의 개념의 또 다른 추가적인 또는 대안적인 양태에서, 셀 회로부는 어레이의 모든 단위 셀에 걸쳐 동일하다.
본 명세서에 개시된 본 발명의 개념의 다른 추가적인 또는 대안적인 양태에서, 셀 회로부는 라인의 동일한 전방 단부 및 라인의 중간 단부 공정으로 구성된다.
본 명세서에 개시된 본 발명의 개념의 또 다른 추가적인 또는 대안적인 양태에서, 라인의 전방 단부 및 라인의 중간 단부 공정은 다중 패턴화(multiplication patterning) 공정을 포함한다.
본 명세서에 개시된 본 발명의 개념의 다른 추가적인 또는 대안적인 양태에서, 다중 패턴화 공정은 지향성 자가 조립 및/또는 자가 정렬 다중 노출 패턴화를 포함한다.
본 명세서에 개시된 본 발명의 개념의 또 다른 추가적인 또는 대안적인 양태에서, 전계 효과 트랜지스터는 상보성 쌍으로 적층된다.
본 명세서에 개시된 본 발명의 개념의 다른 추가적인 또는 대안적인 양태에서, 전계 효과 트랜지스터의 상보성 쌍의 게이트는 공통으로 연결된다.
본 명세서에 개시된 본 발명의 개념의 또 다른 추가적인 또는 대안적인 양태에서, 전계 효과 트랜지스터의 스택에서 상보성 쌍은 하나보다 많다.
본 발명의 내용 란은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 신규한 양태를 나타내는 것이 아닌 것으로 이해된다. 대신에, 본 발명의 내용 란은 기존 기술과 상이한 실시형태 및 대응하는 신규한 점에 대한 예비 논의만을 제공한다. 본 발명의 상세한 설명 부분 및 대응하는 도면은 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점을 제공한다.
도 1은 본 발명의 원리가 구현될 수 있는 예시적인 단위 셀의 상면도를 도시한다.
도 2a 내지 도 2e를 포함하는 도 2는 도 1에 도시된 예시적인 단위 셀의 내부 3D 구조를 나타내는 도면이다.
도 3a는 라인의 전방 단부(FEOL) 및 라인의 중간 단부(MEOL) 레이아웃의 규칙성을 강조하기 위해 본 명세서에 설명된 원리에 따른 단위 셀의 10 x 10 어레이를 도시한다.
도 3b는 본 명세서에 설명된 원리에 따라 활성 채널 영역 및 소스/드레인 접점만이 도시된 단위 셀 어레이를 도시한다.
도 3c는 본 명세서에 설명된 원리에 따라 절단 마스크(cut-mask)의 그리드(grid)가 도시된 단위 셀 어레이를 도시한다.
도 3d는 본 명세서에 설명된 원리에 따라 VDD 전력 레일과 VSS 전력 레일이 도시된 단위 셀 어레이를 도시한다.
도 4는 본 명세서에 설명된 원리에 따라 2-핑거 인버터(INV2) 논리 셀을 형성하도록 기능화된 단위 셀의 상면도를 도시한다.
도 5는 본 명세서에 설명된 원리에 따라 2개의 입력 AND-OR-반전(AOI22) 논리 셀로 기능화된 한 쌍의 단위 셀의 상면도를 도시한다.
도 6은 본 명세서에 설명된 원리에 따라 2개의 입력 AND (AND2) 논리 셀로 기능화된 한 쌍의 단위 셀의 상면도를 도시한다.
도 7은 한 쌍의 단위 셀의 상면도로서, 각각의 단위 셀은 본 명세서에 설명된 원리에 따라 2개의 입력 NOT-AND(NAND2) 논리 셀로 기능화된, 2개의 CFET 쌍과는 대조적인 단일 CFET 쌍을 각각의 활성 디바이스 스택에 갖는 것을 도시한다.
도 2a 내지 도 2e를 포함하는 도 2는 도 1에 도시된 예시적인 단위 셀의 내부 3D 구조를 나타내는 도면이다.
도 3a는 라인의 전방 단부(FEOL) 및 라인의 중간 단부(MEOL) 레이아웃의 규칙성을 강조하기 위해 본 명세서에 설명된 원리에 따른 단위 셀의 10 x 10 어레이를 도시한다.
도 3b는 본 명세서에 설명된 원리에 따라 활성 채널 영역 및 소스/드레인 접점만이 도시된 단위 셀 어레이를 도시한다.
도 3c는 본 명세서에 설명된 원리에 따라 절단 마스크(cut-mask)의 그리드(grid)가 도시된 단위 셀 어레이를 도시한다.
도 3d는 본 명세서에 설명된 원리에 따라 VDD 전력 레일과 VSS 전력 레일이 도시된 단위 셀 어레이를 도시한다.
도 4는 본 명세서에 설명된 원리에 따라 2-핑거 인버터(INV2) 논리 셀을 형성하도록 기능화된 단위 셀의 상면도를 도시한다.
도 5는 본 명세서에 설명된 원리에 따라 2개의 입력 AND-OR-반전(AOI22) 논리 셀로 기능화된 한 쌍의 단위 셀의 상면도를 도시한다.
도 6은 본 명세서에 설명된 원리에 따라 2개의 입력 AND (AND2) 논리 셀로 기능화된 한 쌍의 단위 셀의 상면도를 도시한다.
도 7은 한 쌍의 단위 셀의 상면도로서, 각각의 단위 셀은 본 명세서에 설명된 원리에 따라 2개의 입력 NOT-AND(NAND2) 논리 셀로 기능화된, 2개의 CFET 쌍과는 대조적인 단일 CFET 쌍을 각각의 활성 디바이스 스택에 갖는 것을 도시한다.
본 발명의 개념은 동일한 참조 부호가 도면에 걸쳐 동일한 특징부를 나타내는 첨부 도면을 참조하여 본 명세서에 상세히 설명되는 특정 실시형태를 통해 가장 잘 설명된다. 본 명세서에서 사용된 발명이라는 용어는 단지 실시형태 자체를 의미하는 것이 아니라 아래에 설명된 실시형태의 기초가 되는 발명의 개념을 의미하는 것으로 의도된 것으로 이해된다. 또한, 본 발명의 일반적인 개념은 아래에서 설명되는 예시적인 실시형태로 제한되지 않고, 이하 설명은 이러한 관점에서 읽어야 하는 것으로 이해된다.
추가적으로, "예시적인"이라는 단어는 본 명세서에서 "실시예, 사례 또는 예시로서 제공되는" 것을 의미하는 것으로 사용된다. 본 명세서에서 예시적인 것으로 지정된 구성, 공정, 디자인, 기술 등의 임의의 실시형태는 다른 이러한 실시형태에 비해 반드시 바람직하거나 유리한 것으로 해석되어서는 안 된다. 본 명세서에서 예시적인 것으로 표시된 실시예의 특정 품질 또는 적합성은 의도된 것도 아니고 추론되어서도 안 된다.
본 명세서의 기술은 모든 논리 셀에 대해 라인의 공통 전방 단부 및 라인의 중간 단부 구조를 사용하여 저레벨의 금속화로 이러한 일반 단위 셀을 기능화하는 반도체 디바이스를 제조하는 방법 및 집적 회로를 포함한다. 일 실시형태는 단위 셀의 어레이를 갖는 집적 회로를 포함한다. 각 단위 셀은 동일한 단위 셀 높이 및 동일한 단위 셀 폭을 가질 수 있다. 각 단위 셀은 스택에서 제1 전계 효과 트랜지스터가 제2 전계 효과 트랜지스터 위에 위치된 적어도 2개의 수직 레벨의 트랜지스터를 가질 수 있다. 각 전계 효과 트랜지스터는 게이트-올-어라운드 채널을 가질 수 있다. 각 단위 셀은 소스/드레인과 게이트 구조부를 전기적으로 연결하는 로컬 상호 연결 배선을 포함할 수 있다. 하나 이상의 배선 레벨이 단위 셀의 어레이 바로 위에 위치될 수 있고, 여기서 적어도 2개의 상이한 유형의 기능 논리 셀이 단위 셀의 어레이로부터 형성될 수 있다. 따라서, 이러한 기술은 공정 단순화 및 비용 절감을 갖는 3차원 집적을 제공할 수 있다.
본 명세서의 기술은 집적 회로를 설계 및 제조하는 기술을 포함하여 집적 회로를 물리적으로 구성하거나 물리적 객체로서 실현하는 기술을 포함한다. 실제로, 관련 기술 분야(들)에 통상의 지식을 갖고 본 발명을 이해하는 자라면 본 명세서에 설명된 구조를 더 넓은 회로 설계의 구성요소로 물리적으로 구성 및/또는 사용할 수 있는 적절한 전자/엔지니어링 설계 자동화(EDA) 및 파운드리 플랫폼으로 본 명세서에 설명된 원리를 전달할 수 있을 것이다. 본 명세서의 기술은 특히 미국 특허 가출원 번호 62/727,097호(출원일: 2018년 9월 5일, 발명의 명칭: "Architecture Design and Processes for Manufacturing Monolithically Integrated 3D CMOS Logic and Memory", 전체 내용이 본 명세서에 참조로 병합됨)에 설명된 것과 같은 모놀리식으로 집적된 3D CMOS(상보성 금속 산화물 반도체) 회로에 적용된다.
논리 회로의 기능화는, 3차원 단위 셀의 내부 회로 구성요소에 전기적 액세스를 제공하는 쉽게 액세스 가능한 접점 그리드 위에 예를 들어 금속화를 통해 라인의 후방 단부(BEOL) 동작으로 수행될 수 있다.
본 명세서의 실시형태는 단위 셀 폭에 공통 2 접촉 폴리 피치(contacted poly pitch: cpp) 설치 면적을 구현하는 것을 포함한다. 이러한 제한 사항으로 인해 단위 셀은 단일 확산 차단부에 의해 양측에 인접한 단일 트랜지스터 트랙으로 제한되지만 이러한 설계는 상당한 스케일링 이점을 가능하게 하고 상당한 복잡성 감소를 촉진한다. 예를 들어, 고정 폭의 설치 면적에 모든 단위 셀을 설계하면 대응하는 논리 블록의 모든 행에 걸쳐 확산 차단부들이 정렬된다. 이 배열은 확산 차단부의 비어 있는 공간에서 이어지는 로컬 전력 레일이 형성되는 것을 용이하게 하여 신호 트랙을 차단하지 않고 디바이스의 소스 영역에 방해 없이 액세스할 수 있게 한다. 이 배열은 또한 매우 균일한 로컬 레이아웃 환경을 제공하여 고급 기술 노드에서 상당한 성능 저하 요인이 된 복잡한 레이아웃에 따른 디바이스의 변동성을 제거한다. 일반적으로 사용되는 동일한 높이뿐만 아니라 동일한 폭을 갖는 단위 셀을 사용하면, 단위 셀을 수직 또는 수평으로 최적으로 인접하게 구성하여 임계 자유도를 제공하고 와이어 형상을 단순화함으로써 단일 트랜지스터 트랙 폭 스택에서 이용 가능한 것보다 더 많은 트랜지스터를 요구하는 논리 기능을 구성할 수 있다.
도 1은 본 발명의 원리가 구현될 수 있는 예시적인 단위 셀(100)의 상면도를 도시한다. 도 1의 셀 도면은 본 명세서에서 대표적으로 셀 접점(들)(130)으로 지칭되는 복수의 셀 접점(130a-130j)이 배치되는 단위 셀(100)의 접근 가능한 표면(105)을 도시한다. 각 셀 접점(130)은 접근 가능한 표면(105) 아래에 구성된 셀 회로부의 노드에 전기적으로 연결된다. 예를 들어, 단위 셀(100)은 상보성 전계 효과 트랜지스터(CFET) 회로의 이중 스택, 즉 본 명세서에서 활성 디바이스 스택이라고 지칭되는 것에서 서로 상하로 적층된 2쌍의 공통 게이트 n형 및 p형 트랜지스터 쌍을 포함할 수 있다. 이러한 활성 디바이스 스택의 일례는 도 2에 도시되어 있다. 도 1의 예시적인 실시형태에서, 이러한 디바이스 스택은 도 1에 도시된 바와 같이 본 명세서에서 대표적으로 트랙(들)(140)으로 지칭되는 트랙(140a-140d)으로 도시된 4개의 트랙(4T) 높이 및 2 cpp 폭의 셀로 제한될 수 있다. 이러한 이중 스택 구성에서, 4개의 활성 채널이 각각의 활성 영역(150)에 수립될 수 있고, 셀 접점(130)에 인가되는 전압 및 셀 접점에 걸쳐 수립된 상호 연결부에 의해 제어될 수 있고, 여기서, 예를 들어, 셀 접점(130a 및 130c)은 하부 p-확산층에 연결될 수 있고, 셀 접점(130d 및 130e)은 상부 p-확산층에 연결될 수 있고, 셀 접점(130f 및 130g)은 상부 n-확산층에 연결될 수 있고, 셀 접점(130h 및 130j)은 하부 n-확산층에 연결될 수 있고, 셀 접점(130b 및 130i)은 각각 상위 및 하위 CFET 쌍의 공통 폴리실리콘 게이트에 연결될 수 있다. 이들 접점은 다음과 같이 볼 수도 있는 데, 즉 셀 접점(130a 및 130c)은 하위 CFET 쌍의 p형 트랜지스터에 대한 소스 및 드레인 접점으로서 기능할 수 있고, 셀 접점(130d 및 130e)은 상위 CFET 쌍의 p형 트랜지스터에 대한 소스 및 드레인 접점으로서 기능할 수 있고, 셀 접점(130f 및 130g)은 상위 CFET 쌍의 n형 트랜지스터에 대한 소스 및 드레인 접점으로서 기능할 수 있고, 셀 접점(130h 및 130j)은 하위 CFET 쌍의 n형 트랜지스터에 대한 소스 및 드레인 접점으로서 기능할 수 있고, 셀 접점(130b 및 130i)은 상위 및 하위 CFET 쌍에 대한 공통 게이트 접점으로서 기능할 수 있다. 이런 접점 할당은 본 명세서에 설명된 본 발명의 개념을 실행하는 데 필수적인 것은 아니고; 다른 접점 할당도 가능하며, 단위 셀의 내부 아키텍처에 의존할 수 있다.
셀 접점(130)에 더하여, 접근 가능한 표면(105)은 VDD 전력 벽(110)과 VSS 전력 벽(120)의 상위 표면을 더 노출시킨다. 특정 실시형태에서, VDD 전력 벽(110)과 VSS 전력 벽(120)은 기판 표면으로부터 상방으로 접근 가능한 표면(105)까지 연장되는 벽으로서 구성된다. 따라서, VDD 전력 벽(110)과 VSS 전력 벽(120)은 액세스 가능한 표면(105)에서의 배선뿐만 아니라 단위 셀(100) 내부의 로컬 상호 연결부에 액세스할 수 있다. 따라서, 이러한 로컬 상호 연결부는 접근 가능한 표면(105)에서 이러한 연결부를 만드는 것과 대조적으로 예를 들어 트랜지스터 바이어싱을 위해 VDD 전력 벽(110) 및/또는 VSS 전력 벽(120)에 직접 연결될 수 있다. 특정 실시형태에서, VDD 전력 벽(110)과 VSS 전력 벽(120)은 각각 단일 확산 차단부의 공간에 위치될 수 있고, 도 1에 도시된 바와 같이, 각각이 인접한 셀에서 이용 가능하도록 셀 경계를 횡단할 수 있다.
또한 도 1에는 활성 영역(150)이 도시되어 있고, 이 활성 영역은 예시적인 단위 셀(100)에서 4개가 있다. 그러나, 4개의 활성 영역은 각각 전류가 소스로부터 드레인으로 흐르는 (또는 그 반대로 흐르는) 다수의 채널을 포함할 수 있는 것으로 이해된다. 예를 들어, 각각의 활성 영역(150)은 게이트-올-어라운드(GAA) 구성에서, 예를 들어, 나노와이어 또는 나노시트와 같은 다수의 전류 운반 구성요소를 포함할 수 있다. 일반적으로 단위 셀을 설계 및 제조하는 기술 노드에 따라 다른 활성 영역도 또한 본 발명의 실시형태에서 실현될 수 있다.
도 2a 내지 도 2e를 포함하는 도 2는 여러 단면도를 통해 단위 셀(100)의 내부 3D 구조를 나타내는 도면이다. 상이한 도면이 도 2a 내지 도 2d에 도시되어 있고, 도 1을 참조하여 도시되고 설명된 접근 가능한 표면(105)과 접점(130)을 도시하는 도 2e를 참조한다. 도 2a 내지 도 2e를 포함하는 도 2는 개략도이며, 축척에 맞게 그려진 것은 아닌 것으로 이해된다.
도 2a는 셀 접점(130a)을 활성 디바이스 스택(250)의 최하위 트랜지스터(210a)의 소스/드레인에 연결할 수 있는 하부 로컬 상호 연결부(215), 셀 접점(130c)을 활성 디바이스 스택(250)의 최하위 트랜지스터(210a)의 드레인/소스에 연결할 수 있는 로컬 상호 연결부(235), 및 셀 접점(130b)을 트랜지스터(210c 및 210d)를 포함하는 최상위 CFET 쌍의 공통 게이트에 연결할 수 있는 상부 게이트 폴리실리콘 상호 연결부(230)를 통한 절단면을 도시한다. 특정 실시양태에서, VDD 전력 벽(110)과 VSS 전력 벽(120)은 각각 대표적으로 매립된 전력 레일(112 및 122)로 도시된 매립된 전력 레일에 연결될 수 있을 뿐만 아니라 접근 가능한 표면(105)의 상위 표면에서 노출될 수 있다는 것이 주목된다.
도 2b는 로컬 상호 연결부(215), 셀 접점(130f)을 활성 디바이스 스택(250)의 트랜지스터(210c)의 드레인/소스에 연결할 수 있는 로컬 상호 연결부(220), 셀 접점(130h)을 활성 디바이스 스택(250)의 트랜지스터(210c)의 소스/드레인에 연결할 수 있는 로컬 상호 연결부(225), 및 활성 디바이스 스택(250)의 최상위 트랜지스터(210d)의 소스/드레인에 직접 연결될 수 있는 셀 접점(130d)을 통한 절단면을 도시한다. 추가적으로, 도 2b는 활성 디바이스 스택(250)의 일부를 통한 절단면을 나타낸다.
도 2c는 활성 디바이스 스택(250)의 공통 게이트를 통한 절단면을 나타낸다. 상위 및 하위 CFET 쌍 각각은 폴리실리콘 상호 연결부(230 및 240)를 통해 각각의 셀 접점(130b 및 130i)에 연결될 수 있다.
도 2d는 셀 접점(130a)을 활성 디바이스 스택(250)의 최하위 트랜지스터(210a)의 드레인/소스에 연결할 수 있는 로컬 상호 연결부(225), 셀 접점(130j)을 활성 디바이스 스택(250)의 최상위 트랜지스터(210d)의 소스/드레인에 연결할 수 있는 상호 연결부(245), 및 셀 접점(130i)을 트랜지스터(210a 및 210b)를 포함하는 최하위 CFET 쌍의 공통 게이트에 연결할 수 있는 하부 게이트 폴리실리콘 상호 연결부(240)를 통한 절단면을 나타낸다.
본 명세서에 개시된 본 발명의 개념의 실시형태에 따르면, 신호 및 전력 연결부는 본 명세서에서 기능화 층으로 지칭되는 부분의 로컬 전도성 배선에서 기능화되기 위해 활성 디바이스 스택(250) 위의 평면에서, 예를 들어, 접근 가능한 표면(105)에서 라우팅될 수 있다. 로컬 전력 레일은 단일 확산 차단부의 공간에서 이어질 수 있다. 따라서, 각 단위 셀은 균일한 치수를 가질 수 있고, 선택적으로 트랜지스터, 게이트 및 로컬 상호 연결부를 포함하는 균일한 기하학적 구조를 가질 수 있다.
도 3a는 라인의 전방 단부(FEOL) 및 라인의 중간 단부(MEOL) 레이아웃의 규칙성을 강조하기 위해 단위 셀의 10 x 10 어레이(300)를 도시한다. 식별의 목적을 위해, 어레이(300)의 각 셀은 도 3a에서 열 및 행 식별자와 연관되고, 예를 들어, 단위 셀(3F)은 어레이(300)의 열(3) 및 행(F)에 있는 단위 셀을 나타낸다. FEOL 및 MEOL 레이아웃에 관한 한 어레이(300)는 매우 규칙적이어서 다양한 제조 공정을 활용하면 전체 제조 노력을 단순화하고 비용을 절감할 수 있는 것을 볼 수 있다. 특정 실시형태에서, 어레이(300)는 단위 셀이 모두 단일 기판(도시되지 않음) 상에 구성된 모놀리식 집적 회로일 수 있다.
도 3b는 대표적으로 활성 채널 영역(310)으로 도시된 활성 채널 영역만이 도시되어 있고 대표적으로 소스/드레인 접점(320)으로 소스/드레인 접점만이 도시되어 있는 단위 셀 어레이(300)를 도시한다. 도 3b는 이러한 임계 특징부를 이미지화하는 데 저비용 주파수 다중 패턴화 기술(예를 들어, 지향성 자가 조립 또는 자가 정렬 다중 패턴화, 예를 들어, 자가 정렬 이중/삼중/사중 패턴화 기술)을 사용하는 것이 가능함을 강조한다.
도 3c는 선택적으로 로컬 상호 연결부와 폴리 게이트의 라인 단부를 형성하는 저비용, 고정밀 솔루션을 제공할 수 있는 대표적으로 절단 마스크(330a 및 330b)로 도시된 절단 마스크의 그리드가 도시되어 있는 단위 셀 어레이(300)를 도시한다.
도 3d는 대표적으로 VDD 전력 레일(340)로 도시된 VDD 전력 레일과, 대표적으로 VSS 전력 레일(350)로 도시된 VSS 전력 레일이 도시되어 있는 단위 셀 어레이(300)를 도시한다. 이들 전력 레일은 확산 차단부에 의해 남겨진 공간에 위치되는 것으로 이해된다. 또한, 로컬 전력 레일에 전력을 공급하는, 대표적으로 매크로 레벨 전력 레일(360)로 도시된 매크로 레벨 전력 레일이 도 3d에 도시되어 있다.
도 4는 라인의 후방 단부(BEOL) 공정을 통해 기능화된 단위 셀(400)의 상면도를 도시한다. 단위 셀(400)은 전술한 단위 셀(100)과 동일한 내부 아키텍처를 가질 수 있다. 대표적으로 셀 접점(403)으로 도시된 셀 접점은 접근 가능한 표면(401)에 걸쳐 분배되어, 단위 셀(100)의 동일 위치의 셀 접점(130)이 연결되는 동일한 내부 회로부 노드에 연결될 수 있다. 도시된 예에서, 제1 금속(415)과 제2 금속(420)은 접근 가능한 표면(401) 위에 배치되어, 표적 특정 셀 접점(403)을 연결하고 이에 의해 도 4의 경우, 2 핑거 인버터(INV2)인 특정 논리 셀을 형성한다. 이 예시적인 실시형태에서, 매우 규칙화된 단방향 금속 연결부의 3가지 레벨이 사용된다. 먼저, VDD 전력 탭(430a 및 430b)과 VSS 전력 탭(460a 및 460b)은 특정 소스/드레인 접점을 로컬 전력 레일, 즉 VDD 전력 레일(425)과 VSS 전력 레일(455)에 연결할 수 있다. 별도 로컬 배선 층에서 수직으로 정렬된 소스/드레인 및/또는 게이트 접점이 대표적으로 제1 금속 연결부(415)로 도시된 제1 금속에 의해 연결될 수 있다. 또 다른 로컬 배선 층에서 논리 셀의 입력/출력 핀, 예를 들어, 논리 셀 입력 핀 역할을 하는 하부 게이트 접점(445)에 전기적으로 연결된 상부 게이트 접점(405), n형 출력 핀 역할을 하는 셀 접점(440), 및 p형 출력 핀 역할을 하는 셀 접점(450)은 회로 라우터에 의해 다른 회로 구성요소에 연결될 수 있는 대표적으로 제2 금속 연결부(420)로 도시된 제2 금속을 통해 구성될 수 있다. 특정 실시형태에서, 대표적으로 410으로 도시된 신호 비아는 접근 가능한 표면(401)에 걸쳐 수평으로 배치된 제2 금속에 부착된 입력 핀을 접근 가능한 표면(401)에 걸쳐 수직으로 배치된 제1 금속의 로컬 배선에 연결하도록 구성될 수 있다.
도 5는 한 쌍의 단위 셀(505a 및 505b)의 상면도로서, 이 단위 셀 각각은 2개의 입력 AND-OR-반전(AOI22) 논리 셀(500)로 기능화된 도 1 및 도 2의 단위 셀(100)과 동일하게 구성될 수 있는 것을 도시한다. 도 4와 유사하게, 대표적으로 제1 금속 연결부(515)로 도시된 제1 금속 연결부는 수직으로 지향되고, 대표적으로 제2 금속 연결부(520)로 도시된 제2 금속 연결부는 수평으로 지향되고, 여기서 대표적으로 전력 탭(525)으로 도시된 전력 탭이 필요에 따라 배치된다. 도 5의 도시된 실시형태는 제1 금속 연결부(510)를 효율적으로 사용하여 p형 "A" 트랜지스터의 출력을 수직 셀 접합부의 p형 "B" 트랜지스터의 입력에 묶어 AOI22 논리 셀(500)을 형성하는 것을 보여준다.
도 6은 한 쌍의 단위 셀(605a 및 605b)의 상면도로서, 이 단위 셀 각각은 이중 출력 인버터 회로(단위 셀(605b)의 INV2)에 연결된 2개의 입력 AND (AND2) 논리 셀(600), 본질적으로 2개의 입력 NOT-AND 회로(단위 셀(605a)의 NAND2)로 기능화된 도 1 및 도 2의 단위 셀(100)과 동일하게 구성될 수 있는 것을 도시한다. 도 4와 유사하게, 대표적으로 제1 금속 연결부(615)로 도시된 제1 금속 연결부는 수직으로 지향되고, 대표적으로 제2 금속 연결부(620)로 도시된 제2 금속 연결부는 수평으로 지향되고, 여기서 대표적으로 전력 탭(625)으로 도시된 전력 탭이 필요에 따라 배치된다. 도 6의 도시된 실시형태는 제2 금속 연결부(610)를 효율적으로 사용하여 NAND2 회로의 출력을 수평 접합부의 INV2 회로의 게이트에 묶어 AND2 논리 셀(600)을 형성하는 것을 보여준다.
도 7은 한 쌍의 단위 셀(705a 및 705b)의 상면도로서, 이 단위 셀 각각은 도 1 및 도 2의 실시형태의 2개의 CFET 쌍과 대조적으로 각각의 활성 디바이스 스택에 단일 CFET 쌍을 갖는 것을 도시한다. 도 7은 본 명세서에 설명된 설계 방법을 다른 3Di 접근 방식에 적용할 수 있는 방식을 보여준다. 도 7에 도시된 실시형태에서, 2개의 입력 NOT-AND (NAND2) 논리 셀(700)은 위에서 설명된 것과 유사한 기능화 기술에 의해 구성된다.
표 1은 상대적으로 공격적인 5T 2D 설계에 비해 본 발명의 기술이 달성하는 샘플 영역 스케일링을 보여준다. 스케일링 계수(scaling factor)는 본 명세서의 기술에 의해 제공된 상당한 스케일링 이점을 나타낸다는 것이 주목된다.
| 셀 | 2D 크기 | 3D 크기 | 스케일링 계수 |
| AOI22 | 5cpp × 5T = 25 | 2cpp × 4T× 2 = 16 | 16/25 = 0.64 |
| NAND2 | 3cpp × 5T = 15 | 2cpp × 4T = 8 | 8/15 = 0.53 |
| AND | 5cpp × 5T = 25 | 4cpp × 4T = 16 | 16/25 = 0.64 |
| INV2 | 3cpp × 5T = 15 | 2cpp × 4T = 8 | 8/15 = 0.53 |
본 명세서에서 설명된 본 발명의 개념의 실시형태는 균일한 단위 셀의 어레이를 갖는 집적 회로 또는 반도체 디바이스를 포함할 수 있다. 고정된 설치 면적(폭 및 높이)의 단위 셀은 라인의 모든 전방 단부(FEOL, 예를 들어, 디바이스, 소스/드레인, 게이트) 및 라인의 중간 단부(MEOL, 예를 들어, 로컬 상호 연결부) 구성을 포함한다. 모든 신호 및 전력 연결부를 디바이스 스택 위의 액세스 가능한 평면으로 라우팅하기 위해 균일하고 고정 피치의 접점 어레이가 제공될 수 있다. 폴리실리콘 게이트 연결부와 평행하게 이어지는 로컬 전력 레일 세트는 확산 차단부의 공간을 사용할 수 있다. 논리 합성은 수평으로 단위 셀을 인접하게 구성하거나(즉, 폭 표준 논리 셀을 형성하거나) 또는 수직으로 인접하게 구성함(즉, 높이 표준 논리 셀을 형성함)으로써 실현될 수 있다. 규칙적인 및 단방향 금속 형상 세트는 단위 셀을 표준 셀 논리 회로로 기능화하거나 또는 큰 블록으로 합성하기 위해 (예를 들어, 큰 논리 블록을 단위 셀 어레이의 로컬 배선으로 매핑하는 데) 사용될 수 있다.
전술한 설명에서, 다양한 구성요소의 특정 기하 형상과 설명 및 이러한 구성요소를 구성하는 데 사용된 공정과 같은 특정 세부사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부사항에서 벗어나는 다른 실시형태에서 실시될 수 있으므로 이러한 세부사항은 설명을 위한 것일 뿐, 본 발명을 제한하려는 것이 아닌 것으로 이해된다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에 대해서는 동일한 참조 부호를 부여하고 중복 설명은 생략되었을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 이산 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 표시된 순서로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
물론 본 명세서에 설명된 상이한 단계의 논의 순서는 명확성을 위해 제시되었다. 일반적으로 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서에서 상이한 특징, 기술, 구성 등 각각이 본 명세서의 여러 곳에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되는 것으로 볼 수 있다.
본 명세서에 사용된 "기판" 또는 "표적 기판"은 일반적으로 본 발명에 따라 처리되는 객체를 말한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 베이스 기판 구조물 상에 또는 위에 놓이는 층, 예를 들어, 박막일 수 있다. 따라서, 기판은 패턴화되거나 패턴화되지 않은 임의의 특정 베이스 구조물, 하부 층 또는 상부 층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만 이는 단지 설명을 위한 것일 뿐이다.
위의 설명은 본 발명의 개념의 가능한 구현을 예시하기 위해 의도된 것일 뿐 본 발명을 제한하려는 것이 아니다. 많은 변형, 수정 및 대안이 본 발명을 검토하면 이 기술 분야에 통상의 지식을 가진 기술자에게 명백해질 것이다. 예를 들어, 도시되고 설명된 것과 동등한 구성요소로 대체될 수 있고, 개별적으로 설명된 요소 및 방법이 결합될 수 있으며, 별개로 설명된 요소는 많은 구성 요소에 걸쳐 분산될 수 있다. 따라서, 본 발명의 범위는 위의 설명을 참조하지 않고 첨부된 청구범위와 그 균등범위를 참조하여 결정되어야 한다.
Claims (20)
- 집적 회로로서,
어레이로 배열된 단위 셀을 포함하고, 각각의 단위 셀은,
스택으로 배열된 전계 효과 트랜지스터;
상기 단위 셀 내로 제한된 셀 회로부를 한정하기 위해 상기 전계 효과 트랜지스터의 선택 단자들 사이의 선택 전도성 경로를 포함하는 로컬 상호 연결 구조부; 및
상기 단위 셀의 접근 가능한 표면 상에 배치된 접점 어레이로서, 각각의 접점은 상기 셀 회로부의 대응하는 전기 노드에 전기적으로 결합된, 상기 접점 어레이를 포함하는, 집적 회로. - 제1항에 있어서, 상기 어레이의 하나 이상의 단위 셀의 각각의 접근 가능한 표면 상의 선택 접점들 사이에 형성된 전기 전도성 배선 세그먼트를 포함하는 기능화 층을 더 포함하는, 집적 회로.
- 제1항에 있어서, 상기 단위 셀은 공통 설치 면적을 갖고, 각 단위 셀의 셀 회로부를 둘러싸는 확산 차단부가 인접한 단위 셀의 확산 차단부와 정렬되어 상기 어레이의 각 열에 있는 모든 단위 셀에 걸쳐 연장되는 연속 공간을 형성하도록 상기 어레이에 위치된, 집적 회로.
- 제3항에 있어서, 상기 연속 공간에 배치된 전력 벽을 더 포함하고, 상기 전력 벽은 상기 어레이의 각 열에 있는 적어도 상기 단위 셀에 전력을 제공하는, 집적 회로.
- 제4항에 있어서, 상기 전력 벽의 상위 표면은 상기 어레이의 각 열에 있는 각 단위 셀의 접근 가능한 표면에서 노출되는, 집적 회로.
- 제4항에 있어서, 상기 각 전력 벽의 하위 표면은 매립된 전력 레일에 연결되는, 집적 회로.
- 제1항에 있어서, 상기 셀 회로부는 상기 어레이의 모든 단위 셀에 걸쳐 동일한, 집적 회로.
- 제7항에 있어서, 상기 셀 회로부는 상기 단위 셀에 걸쳐 연장되는 라인의 전방 단부 및 라인의 중간 단부 구조로 구성된, 집적 회로.
- 제8항에 있어서, 상기 라인의 전방 단부 및 라인의 중간 단부 공정은 다중 패턴화 공정을 포함하는, 집적 회로.
- 제9항에 있어서, 상기 다중 패턴화 공정은 지향된 자가 조립 및/또는 자가 정렬 이중 패턴화를 포함하는, 집적 회로.
- 제1항에 있어서, 상기 전계 효과 트랜지스터는 상보성 쌍으로 적층되는, 집적 회로.
- 제11항에 있어서, 상기 상보성 쌍의 전계 효과 트랜지스터 각각의 게이트는 서로 전기적으로 연결되는, 집적 회로.
- 제12항에 있어서, 상기 전계 효과 트랜지스터의 스택에서 상보성 쌍은 하나보다 많은, 집적 회로.
- 제1항에 있어서, 상기 전계 효과 트랜지스터는 상기 접근 가능한 표면과 평행한 평면에 적층되는, 집적 회로.
- 제1항에 있어서, 상기 집적 회로는 모놀리식인, 집적 회로.
- 집적 회로로서,
표면에 걸쳐 배치된 전기 접점을 포함하고, 상기 표면 아래에는 동일한 단위 셀이 구성되고, 각각의 단위 셀은,
스택으로 배열된 트랜지스터; 및
상기 단위 셀 내로 제한된 셀 회로부를 한정하기 위해 상기 트랜지스터의 선택 단자들 사이의 선택 전도성 경로를 포함하는 로컬 상호 연결 구조부를 포함하고,
상기 셀 회로부의 선택 노드는 각 단위 셀의 트랜지스터 스택 위에 배치된 전기 접점에 연결된, 집적 회로. - 제16항에 있어서, 상기 전기 접점들 중 선택된 전기 접점들 사이에 형성된 전기 전도성 배선 세그먼트를 포함하는 기능화 층을 더 포함하는, 집적 회로.
- 제16항에 있어서, 상기 단위 셀의 그룹 사이의 연속 공간에 배치된 전력 벽을 더 포함하고, 상기 전력 벽은 대응하는 그룹의 적어도 단위 셀에 전력을 제공하는, 집적 회로.
- 제18항에 있어서, 상기 로컬 상호 연결 구조부들 중 선택된 상호 연결 구조부는 상기 전력 벽들 중 적어도 하나의 전력 벽에 연결되는, 집적 회로.
- 제16항에 있어서, 상기 전계 효과 트랜지스터는 상기 전기 접점이 상부에 배치된 상기 표면과 평행한 평면에 적층되는, 집적 회로.
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Cited By (1)
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