JP2022543766A - 効率的な３ｄ集積化関連アプリケーションデータのための非常に規則的なロジック設計 - Google Patents

Abstract

集積回路は、ユニットセルのアレイを含み、その各ユニットセルが、スタックに配列された電界効果トランジスタを含む。局所相互接続構造は、各ユニットセル内に限定されるセル回路を画定する電界効果トランジスタの選択端子間の選択導電経路を形成する。コンタクトのアレイは、ユニットセルのアクセス可能な面上に配置され、各コンタクトは、セル回路の対応する電気ノードに電気的に連結される。

Description

本出願は、２０１９年７月２９日に出願された「Ｕｌｔｒａ－ｒｅｇｕｌａｒ Ｌｏｇｉｃ Ｄｅｓｉｇｎ ｆｏｒ Ｅｆｆｉｃｉｅｎｔ ３Ｄ Ｉｎｔｅｇｒａｔｉｏｎ」と題する米国仮特許出願第６２／８７９，７２１号明細書及び２０２０年４月１３日に出願された「ＨＩＧＨＬＹ ＲＥＧＵＬＡＲ ＬＯＧＩＣ ＤＥＳＩＧＮ ＦＯＲ ＥＦＦＩＣＩＥＮＴ ３Ｄ ＩＮＴＥＧＲＡＴＩＯＮ ＲＥＬＡＴＥＤ ＡＰＰＬＩＣＡＴＩＯＮ ＤＡＴＡ」と題する米国特許出願公開第１６／８４７，００１号明細書からの米国特許法第１１９条（ｅ）に基づく優先権を主張するものであり、これらの開示全体が参照により本明細書に組み込まれる。

本開示は、集積回路及びマイクロエレクトロニクスデバイスの製作に関する。

半導体デバイスの（特に微視的スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターニング、材料エッチング及び除去、並びにドーピング処理などの様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するように繰り返し行われる。歴史的に、微細加工では、トランジスタは、アクティブデバイス平面の上に形成される配線／メタライゼーションと共に１平面内に生成されており、したがって、２Ｄ製作技術を用いた２次元（２Ｄ）回路と特徴付けられている。スケーリングの取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は大幅に増加したものの、スケーリングがナノメートル１桁の半導体デバイス製作ノードに入るにつれて、これらのスケーリングの取り組みは、より大きな課題に直面している。半導体デバイス製造業者は、トランジスタが互いの上に積層されている３次元（３Ｄ）半導体回路に対する要望を表明している。

３Ｄ集積化（３Ｄｉ）は、臨界寸法スケーリングの必然的な飽和にもかかわらず、継続的な半導体スケーリングの取り組みに対する実現可能な選択肢と見られている。製造ばらつき及び静電限界に起因して、コンタクテッドゲートピッチ（ｃｏｎｔａｃｔｅｄ ｇａｔｅ ｐｉｔｃｈ）がそのスケーリング限界に達すると、２次元トランジスタ密度のスケーリングはそれ以上進まない。垂直チャネルゲートオールアラウンドトランジスタなど、これらのコンタクテッドゲートピッチのスケーリング限界をいつかは克服できるであろう実験的な新しいトランジスタ設計でさえ、抵抗、キャパシタンス、及び信頼性の懸念に起因するそれら自体のスケーリングの問題を有し、それによって、トランジスタが回路に配線され得る密度が制限される。

３Ｄｉ、即ち、複数のデバイスの垂直積層化は、面積よりむしろ体積でトランジスタ密度を増加させることにより、これらのスケーリング限界を克服することを目的としている。この概念は、フラッシュメモリ産業（例えば３Ｄ ＮＡＮＤ）によってうまく実証及び実施されているが、ＣＰＵ及びＧＰＵ製品の主流の相補型金属酸化膜半導体（ＣＭＯＳ）超大規模集積回路（ＶＬＳＩ）の製造業者は、半導体のロードマップを前進させる主な手段として３Ｄ集積化を採用することを躊躇したままである。ニッチな用途（例えば、人工知能チップで使用される機械学習アクセラレータのためのロジック上に積層されるメモリ）以外の何らかに対する３Ｄｉのこの採用不足についての主な理由は、既知の提案の固有の非効率性である。

半導体スケーリング成功への一手法は、大幅に多くの数のトランジスタにわたる処理複雑性及びコストの控えめな増加を活用することである。２Ｄスケーリングでは、これは、主に固定されたウェハ製造コストでフィーチャサイズを減少させること及びトランジスタ密度を増大させることによって果たされた。しかしながら、２倍の製造コストを負うことによって体積中のトランジスタ密度を２倍にする３Ｄ集積化手法は、実現可能なスケーリングソリューションを提供しない。３Ｄｉを用いたスケーリングの成功は、ノード間コストの増加を最小化するためのプロセス及び設計複雑性の根本的な縮小にある。

集積回路は、ユニットセルのアレイを含み、その各ユニットセルが、スタック内に配列された電界効果トランジスタを含む。局所相互接続構造は、各ユニットセル内に限定されるセル回路を画定する電界効果トランジスタの選択端子間の選択導電経路を形成する。コンタクトのアレイは、ユニットセルのアクセス可能な面上に配置され、各コンタクトは、セル回路の対応する電気ノードに電気的に連結される。

本明細書に開示される発明概念の追加態様又は代替態様において、集積回路は、アレイ内の１つ又は複数のユニットセルのそれぞれのアクセス可能な面上の選択コンタクト間に形成される導電性配線セグメントを含む機能付与層を含む。

本明細書に開示される発明概念の別の追加態様又は代替態様において、ユニットセルは、共通フットプリントを有し、各ユニットセルのセル回路を取り囲むディフュージョンブレイクが、アレイのそれぞれの列内の全てのユニットセルにわたって伸張する連続空間を形成するために隣接ユニット内のディフュージョンブレイクと整列するように、アレイ内に位置する。

本明細書に開示される発明概念のさらに別の追加態様又は代替態様において、集積回路は、アレイのそれぞれの列の少なくともユニットセルに電力を供給する、連続空間に配置される電源壁を含む。

本明細書に開示される発明概念の別の追加態様又は代替態様において、それぞれの電源壁の上面が、アレイの列の各ユニットセルのアクセス可能な面上に露出している。

本明細書に開示される発明概念のさらに別の追加態様又は代替態様において、セル回路は、アレイの全てのユニットセルにわたって同一である。

本明細書に開示される発明概念の別の追加態様又は代替態様において、セル回路は、同様のフロントエンドオブラインプロセス及びミドルエンドオブラインプロセスから構築される。

本明細書に開示される発明概念のさらに別の追加態様又は代替態様において、フロントエンドオブラインプロセス及びミドルエンドオブラインプロセスが、増倍パターニングプロセスを含む。

本明細書に開示される発明概念の別の追加態様又は代替態様において、増倍パターニングプロセスは、自己組織化リソグラフィ及び／又は自己整合多重露光パターニングを含む。

本明細書に開示される発明概念のさらに別の追加態様又は代替態様において、電界効果トランジスタが、相補対に積層される。

本明細書に開示される発明概念の別の追加態様又は代替態様において、電界効果トランジスタの相補対のゲートが共通接続されている。

本明細書に開示される発明概念のさらに別の追加態様又は代替態様において、電界効果トランジスタのスタックにおける相補対の数が、１つより大きい。

本概要の項目が、本開示又は特許請求された発明のあらゆる実施形態及び／又は増加的に新規な態様を特定するわけではないことを理解されたい。むしろ、本概要は、異なる実施形態の予備的考察及び従来技術に対する新規性の対応箇所を提供するに過ぎない。本開示の発明を実施するための形態の項目及び対応する図面は、本発明及び実施形態の追加の詳細及び／又は可能な斜視図を提供する。

本開示の原理が具現化され得る例としてのユニットセルの上平面図の例示である。 図１に示される例としてのユニットセルの内部３Ｄ構造を明らかにする図である。 フロントエンドオブライン（ＦＥＯＬ）及びミドルエンドオブライン（ＭＥＯＬ）レイアウトの規則性を強調するための、本明細書で説明される原理によるユニットセルの１０×１０アレイの例示である。 本明細書で説明される原理によるアクティブチャネル領域及びソース／ドレインコンタクトのみが示される、ユニットセルアレイの例示である。 本明細書で説明される原理によるカットマスクのグリッドが示される、ユニットセルアレイの例示である。 本明細書で説明される原理によるＶＤＤ電源レール及びＶＳＳ電源レールが示される、ユニットセルアレイの例示である。 本明細書で説明される原理によるツーフィンガーインバータ（ｔｗｏ－ｆｉｎｇｅｒｅｄ ｉｎｖｅｒｔｅｒ）（ＩＮＶ２）ロジックセルを形成するための機能付与を受けているユニットセルの上平面図の例示である。 本明細書で説明される原理による２入力ＡＮＤ－ＯＲ－反転（ＡＯＩ２２）ロジックセルに機能付与される、ユニットセルの対の上平面図の例示である。 本明細書で説明される原理による２入力ＡＮＤ（ＡＮＤ２）ロジックセルに機能付与される、ユニットセルの対の上平面図の例示である。 ユニットセルの対の上平面図の例示であり、ユニットセルのそれぞれが、本明細書で説明される原理による２入力ＮＯＴ－ＡＮＤ（ＮＡＮＤ２）ロジックセルに機能付与される、２つのＣＦＥＴ対に対向してユニットセルのそれぞれのアクティブデバイススタック内に単一ＣＦＥＴ対を有する。

本発明の概念は、添付図面を参照して本明細書で詳細に説明される本発明のある実施形態を通して最もよく説明される。添付図面において、類似の参照番号は、全体を通して類似の特徴を参照する。本明細書で使用する場合、「発明」という用語は、以下に記載されている実施形態の基礎となる発明概念を包含することを意図するものであり、単に実施形態自体を包含することを意図するものではないことを理解されたい。さらに、一般的な発明概念は、以下に説明される例示的な実施形態に限定されるものではなく、以下の説明は、そのような観点から読まれるべきであることを理解されたい。

加えて、「例示的」という語は、「例、事例、又は例証の役割をする」ことを意味するように本明細書で使用される。本明細書において例示的と呼ばれる構造、プロセス、設計、技術などのいかなる実施形態も、他のそのような実施形態よりも必ずしも好適又は有利であると解釈されるべきではない。本明細書において例示的であるとして示されている実施例の特定の品質又は適合性は、意図されることもなく、推測されるべきでもない。

本明細書における技術は、全てのロジックセルのための共通フロントエンドオブライン構造及びミドルエンドオブライン構造を使用し、次いで低レベルメタライゼーションにおいてこれらの汎用ユニットセルに機能付与する、集積回路及び半導体デバイスの製作の方法を含む。一実施形態は、ユニットセルのアレイを有する集積回路を含む。各ユニットセルは、同一のユニットセル高さ及び同一のユニットセル幅を有し得る。各ユニットセルは、第１の電界効果トランジスタがスタックにおいて第２の電界効果トランジスタの上に位置する、トランジスタの少なくとも２つの垂直レベルを有し得る。各電界効果トランジスタは、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）チャネルを有し得る。各ユニットセルは、ソース／ドレイン及びゲート構造を電気的に接続する局所相互接続配線を含み得る。１つ又は複数の配線レベルは、ユニットセルのアレイの真上に位置してもよく、そこで、少なくとも２つの異なる種類の機能ロジックセルが、ユニットセルのアレイから形成され得る。したがって、そのような技術は、プロセス簡略化及びコスト削減を有する３Ｄ集積化を提供し得る。

本明細書における技術は、集積回路が物理的に構築され、又は物理的対象として実現される技術を含み、集積回路が設計及び製造される技術を含む。実際に、当業者及び本開示を理解することによって、本明細書で説明される構造が物理的に構築され、及び／又はより広範な回路設計のコンポーネントとして使用され得る、適当な電子／エンジニアリング設計オートメーション（ＥＤＡ）及びファウンドリプラットフォームに、本明細書で説明される原理が伝達されることが可能である。本明細書における技術は、その全体が参照により本明細書に組み込まれる、２０１８年９月５日に出願された「Ａｒｃｈｉｔｅｃｔｕｒｅ Ｄｅｓｉｇｎ ａｎｄ Ｐｒｏｃｅｓｓｅｓ ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｍｏｎｏｌｉｔｈｉｃａｌｌｙ Ｉｎｔｅｇｒａｔｅｄ ３Ｄ ＣＭＯＳ Ｌｏｇｉｃ ａｎｄ Ｍｅｍｏｒｙ」と題する米国仮特許出願第６２／７２７，０９７号明細書に記載されるような、モノリシック集積型３Ｄ ＣＭＯＳ（相補型金属酸化膜半導体）回路への特定の適用性を見出す。

ロジックの機能付与は、例えば、３次元ユニットセルの内部回路コンポーネントへの電気的アクセスを提供するコンタクトの容易にアクセス可能なグリッド上のメタライゼーションを通して、バックエンドオブライン（ＢＥＯＬ）動作として実行され得る。

本明細書における実施形態は、共通の２コンタクテッドポリピッチ（ｃｐｐ）フットプリントをユニットセル幅に設定することを含む。この制限は、単一のディフュージョンブレイクによっていずれかの側に置かれる単一のトランジスタトラックにユニットセルを限定するが、この設計によって実質的なスケーリング利益が有効になり、著しい複雑性の低下が促進される。例えば、全てのユニットセルを固定幅フットプリントに設計することによって、対応するロジックブロックの全ての行にわたるディフュージョンブレイクの整列がもたらされる。この配列は、ディフュージョンブレイクの非占拠空間において動作する局所電源レールの形成を容易にして、信号トラックをブロックすることなくデバイスのソース領域への障害のないアクセスを与える。この配列は、非常に均一な局所レイアウト環境も提供し、それによって、高度なテクノロジーノードにおいて大幅に性能を損なうものとなる複雑なレイアウト依存デバイスの可変性を除去する。等しい幅及び共通使用される等しい高さを有するユニットセルを使用することによって、単一のトランジスタトラック幅スタックにおいて利用可能であるよりも多くのトランジスタを必要とする論理機能が、垂直方向又は水平方向にユニットセルを最適に当接させることにより構成されることが可能となり、配線形状を簡略化する際の臨界自由度がもたらされる。

図１は、本開示の原理が具現化され得る例としてのユニットセル１００の上平面図の例示である。図１のセルの図は、ユニットセル１００のアクセス可能な面１０５を示し、本明細書でセルコンタクト１３０と代表して呼ばれる複数のセルコンタクト１３０ａ～１３０ｊが、アクセス可能な面１０５にわたって配置されている。各セルコンタクト１３０は、アクセス可能な面１０５の下に構築されたセル回路のノードに電気的に接続される。例えば、ユニットセル１００は、相補型電界効果トランジスタ（ＣＦＥＴ）回路のダブルスタック、即ち、本明細書でアクティブデバイススタックと呼ばれる、もう１つの上に１つが積層された共通ゲートｎ型及びｐ型トランジスタ対の２つの対を含み得る。そのようなアクティブデバイススタックの実施例が、図２に示されている。図１の例としての実施形態では、そのようなデバイススタックは、図１に示されるように、本明細書でトラック１４０と代表して呼ばれるトラック１４０ａ～１４０ｄによって示される４トラック（４Ｔ）高さ及び２ｃｐｐ幅のセルに限定され得る。このようなダブルスタック構成において、４つのアクティブチャネルは、それぞれのアクティブ領域１５０において確立され、セルコンタクト１３０に印加される電圧及びセルコンタクト１３０にわたって確立された相互接続によって制御され得る。例えば、セルコンタクト１３０ａ及び１３０ｃは、一番下のｐ拡散層に接続されてもよく、セルコンタクト１３０ｄ及び１３０ｅは、一番上のｐ拡散層に接続されてもよく、セルコンタクト１３０ｆ及び１３０ｇは、一番上のｎ拡散層に接続されてもよく、セルコンタクト１３０ｈ及び１３０ｊは、一番下のｎ拡散層に接続されてもよく、セルコンタクト１３０ｂ及び１３０ｉは、上部及び下部ＣＦＥＴ対の共通ポリシリコンゲートにそれぞれ接続されてもよい。これらのコンタクトは、以下のようにも検討され得る。セルコンタクト１３０ａ及び１３０ｃは、下部ＣＦＥＴ対のｐ型トランジスタのためのソース及びドレインコンタクトの役割をしてもよく、セルコンタクト１３０ｄ及び１３０ｅは、上部ＣＦＥＴ対のｐ型トランジスタのためのソース及びドレインコンタクトの役割をしてもよく、セルコンタクト１３０ｆ及び１３０ｇは、上部ＣＦＥＴ対のｎ型トランジスタのためのソース及びドレインコンタクトの役割をしてもよく、１３０ｈ及び１３０ｊは、下部ＣＦＥＴ対のｎ型トランジスタのためのソース及びドレインコンタクトの役割をしてもよく、セルコンタクト１３０ｂ及び１３０ｉは、上部及び下部ＣＦＥＴ対に対する共通ゲートコンタクトの役割をしてもよい。このコンタクト割り当ては、本明細書で説明される発明概念を実施するのに必須ではない。他のコンタクト割り当てが可能であり、ユニットセルの内部アーキテクチャに依存し得る。

セルコンタクト１３０に加えて、アクセス可能な面１０５は、ＶＤＤ電源壁１１０及びＶＳＳ電源壁１２０の上面をさらに露出する。ある実施形態では、ＶＤＤ電源壁１１０及びＶＳＳ電源壁１２０は、基板表面からアクセス可能な面１０５へと上向きに延びる壁として構築される。したがって、ＶＤＤ電源壁１１０及びＶＳＳ電源壁１２０は、アクセス可能な面１０５における配線だけでなくユニットセル１００の内部の局所相互接続にアクセス可能である。したがって、そのような局所相互接続は、トランジスタバイアシングなどのためにＶＤＤ電源壁１１０及び／又はＶＳＳ電源壁１２０に直接接続してもよく、アクセス可能な面１０５においてそのような接続を行うこととは対照的である。ある実施形態では、ＶＤＤ電源壁１１０及びＶＳＳ電源壁１２０は、それぞれ単一のディフュージョンブレイクの空間内に位置してもよく、図１に示されるように、隣接セルに利用可能であるように、それぞれがセル境界を横断してもよい。

また、例示的なユニットセル１００内に４つ存在するアクティブ領域１５０が、図１に示されている。しかしながら、４つのアクティブ領域は、それぞれソースからドレインに（又はその逆も同様に）電流が流れる複数のチャネルを含み得ると理解されたい。例えば、各アクティブ領域１５０は、ゲートオールアラウンド（ＧＡＡ）構成において複数の電流搬送コンポーネント、例えばナノワイヤ又はナノシートを含み得る。他のアクティブ領域もまた、ユニットセルが設計及び製造されるテクノロジーノードに通常依存して、本発明の実施形態において実現され得る。

図２は、図２Ａ～２Ｅを含み、複数の断面図を通してユニットセル１００の内部の３Ｄ構造を明らかにする図である。異なる図が、図２Ａ～２Ｄに示され、図２Ｅを参照する。図２Ｅは、図１に示され、且つ図１を参照して説明されるアクセス可能な面１０５及びセルコンタクト１３０を示す。図２Ａ～２Ｅを含む図２は、概略図であり、縮尺通りに描かれていないことを理解されたい。

図２Ａは、セルコンタクト１３０ａをアクティブデバイススタック２５０内の一番下のトランジスタ２１０ａのソース／ドレインに接続し得る下部局所相互接続２１５、セルコンタクト１３０ｃをアクティブデバイススタック２５０内の一番下のトランジスタ２１０ａのドレイン／ソースに接続し得る局所相互接続２３５、及びセルコンタクト１３０ｂをトランジスタ２１０ｃ及び２１０ｄを含む一番上のＣＦＥＴ対の共通ゲートに接続し得る上部ゲートポリシリコン相互接続２３０を通る断面を表す。ある実施形態では、ＶＤＤ電源壁１１０及びＶＳＳ電源壁１２０が、埋設電源レール１１２及び１２２において代表して示される埋設電源レールにそれぞれ接続されてもよく、並びにＶＤＤ電源壁１１０及びＶＳＳ電源壁１２０の上面がアクセス可能な面１０５上に露出されることに留意されたい。

図２Ｂは、局所相互接続２１５、セルコンタクト１３０ｆをアクティブデバイススタック２５０内のトランジスタ２１０ｃのドレイン／ソースに接続し得る局所相互接続２２０、セルコンタクト１３０ｈをアクティブデバイススタック２５０のトランジスタ２１０ｃのソース／ドレインに接続し得る局所相互接続２２５、及びアクティブデバイススタック２５０の一番上のトランジスタ２１０ｄのソース／ドレインに直接接続され得るセルコンタクト１３０ｄを通る断面を表す。加えて、図２Ｂは、アクティブデバイススタック２５０の一部を通る断面を表す。

図２Ｃは、アクティブデバイススタック２５０における共通ゲートを通る断面を表す。上部及び下部ＣＦＥＴ対のそれぞれが、ポリシリコン相互接続２３０及び２４０を通ってそれぞれのセルコンタクト１３０ｂ及び１３０ｉに接続され得る。

図２Ｄは、セルコンタクト１３０ａをアクティブデバイススタック２５０内の一番下のトランジスタ２１０ａのソース／ドレインに接続し得る局所相互接続２２５、セルコンタクト１３０ｊをアクティブデバイススタック２５０内の一番上のトランジスタ２１０ｄのドレイン／ソースに接続し得る相互接続２４５、及びセルコンタクト１３０ｉをトランジスタ２１０ａ及び２１０ｂを含む一番下のＣＦＥＴ対の共通ゲートに接続し得る下部ゲートポリシリコン相互接続２４０を通る断面を表す。

本明細書で開示される発明概念の実施形態によれば、信号及び電源接続は、本明細書で機能付与層と呼ばれるものの上の局所導電配線において機能付与されるように、アクティブデバイススタック２５０の上の平面上、例えばアクセス可能な面１０５上でルーティングされ得る。局所電源レールは、単一のディフュージョンブレイクの空間内で動作し得る。したがって、各ユニットセルは、均一寸法を有してもよく、トランジスタ、ゲート、及び局所相互接続を含む均一ジオメトリを任意選択的に有し得る。

図３Ａは、フロントエンドオブライン（ＦＥＯＬ）及びミドルエンドオブライン（ＭＥＯＬ）レイアウトの規則性を強調するための、ユニットセルの１０×１０アレイ３００の例示である。識別のために、アレイ３００内の各セルは、列識別子及び行識別子を用いて図３Ａにおいて関連付けられる。例えば、ユニットセル３Ｆは、アレイ３００の列３及び行Ｆのユニットセルを指す。ＦＥＯＬ及びＭＥＯＬレイアウトが関係する限りにおいて、アレイ３００は、非常に規則的であり、したがって、様々な製造プロセスが、製造時の取り組み全体を簡略化し、コストを減少させるために活用され得ることを認識されたい。ある実施形態では、アレイ３００は、モノリシック集積回路であってもよく、ユニットセルは、単一基板（図示せず）上に全て構築される。

図３Ｂは、アクティブチャネル領域がアクティブチャネル領域３１０において代表して示され、ソース／ドレインコンタクトがソース／ドレインコンタクト３２０において代表して示されるだけである、ユニットセルアレイ３００の例示である。図３Ｂは、これらの重要なフィーチャを結像するための低コスト周波数逓倍パターニング技術（例えば自己組織化リソグラフィ、又は自己整合多重パターニング、例えば自己整合二重／三重／四重パターニングの可能な使用を強調する。

図３Ｃは、任意選択的に低コストの高精度ソリューションを提供して局所相互接続及びポリゲートのためのラインエンドを形成し得る、カットマスク３３０ａ及び３３０ｂにおいて代表して示されるカットマスクのグリッドが示される、ユニットセルアレイ３００の例示である。

図３Ｄは、ＶＤＤ電源レール３４０において代表して示されるＶＤＤ電源レール及びＶＳＳ電源レール３５０において代表して示されるＶＳＳ電源レールが示される、ユニットセルアレイ３００の例示である。これらの電源レールは、ディフュージョンブレイクによって残された空間内に位置すると理解されたい。また、局所電源レールに電力を供給する、マクロレベル電源レール３６０において代表して示されるマクロレベル電源レールが、図３Ｄに示される。

図４は、バックエンドオブライン（ＢＥＯＬ）プロセスを介して機能付与を受けている、ユニットセル４００の上平面図の例示である。ユニットセル４００は、上述したユニットセル１００と同一の内部アーキテクチャを有し得る。セルコンタクト４０３において代表して示されるセルコンタクトは、ユニットセル１００の類似した位置のセルコンタクト１３０が接続される同一の内部回路ノードに接続するように、アクセス可能な面４０１にわたって分布され得る。例示される実施例において、第１の金属４１５及び第２の金属４２０は、標的固有のセルコンタクト４０３に接続し、それによって固有のロジックセルを形成するように、アクセス可能な面４０１上に配置される。固有のロジックセルは、図４の場合、ツーフィンガーインバータ（ＩＮＶ２）である。この例としての実施形態では、３つのレベルの非常に規則化された、且つ一方向性の金属接続が使用される。第１に、ＶＤＤ電力タップ４３０ａ及び４３０ｂ、並びにＶＳＳ電力タップ４６０ａ及び４６０ｂが、固有のソース／ドレインコンタクトを局所電源レール、即ち、ＶＤＤ電源レール４２５及びＶＳＳ電源レール４５５に接続し得る。局所配線の別個の層上で、垂直配向型ソース／ドレイン及び／又はゲートコンタクトは、第１の金属接続４１５において代表して示される第１の金属によって接続され得る。局所配線のさらに別の層において、ロジックセルの入力／出力ピン、例えば、ロジックセル入力ピンの役割をする下部ゲートコンタクト４４５に電気的に接続される上部ゲートコンタクト４０５、ｎ型出力ピンの役割をするセルコンタクト４４０、及びｐ型出力ピンの役割をするセルコンタクト４５０が、第２の金属接続４２０において代表して示される第２の金属を介して構築され得る。回路ルータは、他の回路コンポーネントを第２の金属へ接続し得る。ある実施形態では、４１０において代表して示される信号ビアが、アクセス可能な面４０１にわたって水平方向に配置された第２の金属に取り付けられた入力ピンを、アクセス可能な面４０１にわたって垂直方向に配置された第１の金属の局所配線に接続するように構築され得る。

図５は、ユニットセル５０５ａ及び５０５ｂの対の上平面図の例示であり、ユニットセルのそれぞれが、２入力ＡＮＤ－ＯＲ－反転（ＡＯＩ２２）ロジックセル５００に機能付与される、図１及び図２のユニットセル１００と同一に構築され得る。図４と同様に、第１の金属接続５１５において代表して示される第１の金属接続が垂直方向に向けられ、第２の金属接続５２０において代表して示される第２の金属接続が水平方向に向けられ、電力タップ５２５において代表して示される電力タップが必要に応じて設置される。図５に示される実施形態は、垂直セル接合点においてｐ型「Ａ」トランジスタの出力をｐ型「Ｂ」トランジスタの入力に固定してＡＯＩ２２ロジックセル５００を形成するための、第１の金属接続５１０の効率的な使用を実証する。

図６は、ユニットセル６０５ａ及び６０５ｂの対の上平面図の例示であり、ユニットセルのそれぞれが、２入力ＡＮＤ（ＡＮＤ２）ロジックセル６００、本質的には二重出力インバータ回路（ユニットセル６０５ｂのＩＮＶ２）に接続される２入力ＮＯＴ－ＡＮＤ回路（ユニットセル６０５ａのＮＡＮＤ２）に機能付与される、図１及び図２のユニットセル１００と同一に構築され得る。図４と同様に、第１の金属接続６１５において代表して示される第１の金属接続が垂直方向に向けられ、第２の金属接続６２０において代表して示される第２の金属接続が水平方向に向けられ、電力タップ６２５において代表して示される電力タップが必要に応じて設置される。図６に示される実施形態は、水平接合点においてＮＡＮＤ２回路の出力をＩＮＶ２回路のゲートに固定してＡＮＤ２ロジックセル６００を形成するための、第２の金属接続６１０の効率的な使用を実証する。

図７は、ユニットセル７０５ａ及び７０５ｂの対の上平面図の例示であり、ユニットセルのそれぞれが、図１及び図２の実施形態の２つのＣＦＥＴ対に対向してユニットセルのそれぞれのアクティブデバイススタック内に単一ＣＦＥＴ対を有する。図７は、本明細書で説明される設計方法論がどのようにして他の３Ｄｉ手法に適用され得るかを実証する。図７に示される実施形態では、２入力ＮＯＴ－ＡＮＤ（ＮＡＮＤ２）ロジックセル７００が、上述したものに類似の機能付与技術として構築される。

表１は、比較的アグレッシブな５Ｔ ２Ｄ設計と比較した、本明細書の技術を用いて実現されるサンプル領域スケーリングを示す。スケール係数は、本明細書の技術によって提供される重大なスケーリングの利益を示すことに留意されたい。

本明細書で説明される発明概念の実施形態は、均一なユニットセルのアレイを有する集積回路又は半導体デバイスを含み得る。固定フットプリント（幅及び高さ）ユニットセルは、全てのフロントエンドオブライン（ＦＥＯＬ、例えば、デバイス、ソース／ドレイン、ゲート）及びミドルエンドオブライン（ＭＥＯＬ、例えば、局所相互接続）構成物を含む。均一且つ固定ピッチのコンタクトのアレイが、デバイススタック上のアクセス可能な平面に全ての信号及び電力接続をルーティングするために提供され得る。ポリシリコンゲート接続に平行に延びる局所電源レールのセットは、ディフュージョンブレイクの空間を使用し得る。ロジック合成は、ユニットセルを水平方向（即ち、幅の広い標準ロジックセルを形成する）又は垂直方向（高さが高い標準ロジックセルを形成する）のいずれかに当接させることによって実現され得る。規則的且つ一方向性の金属形状のセットが、標準セルロジックに、又は大きなブロック合成（例えば、大きなロジックブロックをユニットセルのアレイの局所配線にマッピングすること）のために、ユニットセルに機能付与するために使用され得る。

前述の説明では、特定のジオメトリ並びに様々な構成要素及びそのような構成要素を構築するために使用されるプロセスの説明など、特定の詳細を明らかにしてきた。しかしながら、本明細書に記載の技術は、これらの特定の詳細から逸脱する他の実施形態において実施されてもよく、そのような詳細は、説明のためのものであり、限定のためのものではないと理解されたい。本明細書で開示される実施形態について、添付の図面を参照して説明してきた。同様に、説明の目的のため、完全な理解をもたらすために特定の数、材料、及び構成を明らかにしてきた。しかしながら、実施形態は、そのような具体的な詳細なしに実施され得る。実質的に同じ機能的構成を有する構成要素は、同様の参照記号によって示され、したがっていかなる冗長な説明も省略される場合がある。

様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。説明の順序は、これらの動作が必ず順序に依存することを示唆するものと解釈されるべきではない。実際、これらの動作は提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行されてもよい。様々な追加動作が実行されてもよく、且つ／又は説明された動作が追加の実施形態では省略されてもよい。

当然のことながら、本明細書で説明されるような異なるステップの考察の順序は、明確にするために提示されている。一般に、これらのステップは、任意の好適な順序で実行され得る。加えて、本明細書における異なる特徴、技術、構成などのそれぞれが、本開示の異なる箇所で考察され得るが、それらの概念のそれぞれが、互いに独立して又は互いに組み合わせて実行され得ると意図される。したがって、本発明は、多くの異なる手法で具現化及び検討され得る。

本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指している。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含んでもよく、例えば半導体ウェハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の層若しくはベース基板構造に重なる層であってもよい。したがって、基板は、いかなる特定のベース構造、下層又は上層、パターニングされた又はパターニングなしに限定されず、むしろ任意のそのような層又はベース構造、並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。

上記説明は、本発明の概念の考え得る実施態様を例示することを意図するものであり、限定するものではない。本開示を検討すると、多くの変形、修正、及び代替が当業者には明らかとなる。例えば、図示及び説明された構成要素と均等な構成要素を置き換えることができ、個別に説明された要素及び方法を組み合わせることができ、別々に説明された要素を多くの構成要素にわたって分散させることができる。したがって、本発明の範囲は、上記の説明を参照することによるのではなく、添付の特許請求の範囲及びその均等な範囲全部を参照することにより決定されるべきである。

Claims (20)

1. 集積回路であって、
   アレイに配列されたユニットセルを備え、各ユニットセルが、
   スタックに配列された電界効果トランジスタと、
   前記ユニットセル内に限定されるセル回路を画定する前記電界効果トランジスタの選択端子間の選択導電経路を含む局所相互接続構造と、
   前記ユニットセルのアクセス可能な面上に配置されたコンタクトのアレイであって、各コンタクトが、前記セル回路の対応する電気ノードに電気的に連結される、前記コンタクトのアレイと、
   を含む、集積回路。
2. 前記アレイ内の１つ又は複数のユニットセルのそれぞれのアクセス可能な面上の選択コンタクト間に形成される導電性配線セグメントを含む機能付与層をさらに含む、請求項１に記載の集積回路。
3. 前記ユニットセルが、共通フットプリントを有し、各ユニットセルの前記セル回路を取り囲むディフュージョンブレイクが、隣接ユニットセル内の前記ディフュージョンブレイクと整列し、前記アレイのそれぞれの列内の全てのユニットセルにわたって伸張する連続空間を形成するように、前記アレイ内に配置される、請求項１に記載の集積回路。
4. 前記連続空間に配置される電源壁をさらに備え、前記電源壁が、前記アレイの前記それぞれの列の少なくとも前記ユニットセルに電力を供給する、請求項３に記載の集積回路。
5. 前記電源壁の上面が、前記アレイの前記それぞれの列の各ユニットセルの前記アクセス可能な面上に露出している、請求項４に記載の集積回路。
6. それぞれの前記電源壁の下面が、埋設電源レールに接続される、請求項４に記載の集積回路。
7. 前記セル回路が、前記アレイの全てのユニットセルにわたって同一である、請求項１に記載の集積回路。
8. 前記セル回路が、前記ユニットセルにわたって伸張するフロントエンドオブライン構造及びミドルエンドオブライン構造から構築される、請求項７に記載の集積回路。
9. フロントエンドオブラインプロセス及びミドルエンドオブラインプロセスが、増倍パターニングプロセスを含む、請求項８に記載の集積回路。
10. 前記増倍パターニングプロセスが、自己組織化リソグラフィ及び／又は自己整合二重パターニングを含む、請求項９に記載の集積回路。
11. 前記電界効果トランジスタが、相補対に積層される、請求項１に記載の集積回路。
12. 前記電界効果トランジスタの相補対のそれぞれのゲートが、互いに電気的に接続される、請求項１１に記載の集積回路。
13. 前記電界効果トランジスタのスタックにおける前記相補対の数が、１つより大きい、請求項１２に記載の集積回路。
14. 前記電界効果トランジスタが、前記アクセス可能な面に平行な平面に積層される、請求項１に記載の集積回路。
15. 前記集積回路が、モノリシックである、請求項１に記載の集積回路。
16. 集積回路であって、
    同一のユニットセルが下に構築される面にわたって配置された電気コンタクトを備え、各ユニットセルが、
    スタックに配列されたトランジスタと、
    前記ユニットセル内に限定されるセル回路を画定する前記トランジスタの選択端子間の選択導電経路を含む局所相互接続構造と、
    を含み、
    前記セル回路の選択ノードが、各ユニットセルのトランジスタの前記スタック上に配置された前記電気コンタクトに接続される、
    集積回路。
17. 前記電気コンタクトのうちの選択コンタクト間に形成される導電性配線セグメントを含む機能付与層をさらに備える、請求項１６に記載の集積回路。
18. 前記ユニットセルのグループ間の連続空間に配置される電源壁をさらに備え、前記電源壁が、前記ユニットセルの対応するグループの少なくとも前記ユニットセルに電力を供給する、請求項１６に記載の集積回路。
19. 前記局所相互接続構造の選択局所相互接続構造が、前記電源壁の少なくとも１つに接続される、請求項１８に記載の集積回路。
20. 電界効果トランジスタが、前記電気コンタクトが配置される面に平行な平面に積層される、請求項１６に記載の集積回路。
    

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