KR20220042421A - 적층된 디바이스를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

적층된 디바이스를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 개시의 양태는 트랜지스터의 제1 스택 및 트랜지스터의 제2 스택을 포함하는 반도체 장치를 제공한다. 제1 스택은 제1 트랜지스터 및 기판 평면에 수직인 Z 방향을 따라 제1 트랜지스터 상에 적층된 제2 트랜지스터를 포함한다. 제2 스택은 제3 트랜지스터 및 Z 방향을 따라 제3 트랜지스터 상에 적층된 제4 트랜지스터를 포함한다. 반도체 장치는 제1 라우팅 트랙 및 제1 라우팅 트랙으로부터 전기적으로 절연된 제2 라우팅 트랙을 포함한다. 제1 라우팅 트랙 및 제2 라우팅 트랙은 기판 평면에 평행한 X 방향으로 연장된다. 제1 도전성 트레이스 및 제4 도전성 트레이스는 제1 트랜지스터의 제1 게이트 및 제4 트랜지스터의 제4 게이트를 제1 라우팅 트랙에 각각 도전성으로 커플링한다. 제1 단자 구조체는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터의 4개의 소스/드레인 단자를 각각 도전성으로 커플링한다.

Description

적층된 디바이스를 갖는 반도체 장치 및 그 제조 방법
참조에 의한 통합
본 개시는 2019년 8월 7일자로 출원된 미국 가출원 62/883,865호, "CFET에 대한 2-CPP 크로스-커플(Two-CPP Cross-Couple for CFET)" 및 2020년 4월 14일자로 출원된 미국 출원 16/848,366호, "적층된 디바이스를 갖는 반도체 장치 및 그 제조 방법(SEMICONDUCTOR APPARATUS HAVING STACKED DEVICES AND METHOD OF MANUFACTURE THEREOF)"의 이익을 주장하며, 이는 그 전체가 본원에 참조로 통합된다.
배경
본원에 제공된 배경 설명은 본 개시의 맥락을 일반적으로 제시하기 위한 것이다. 작업이 이 배경 섹션에 설명된 한도에서, 현재 명명된 발명자의 작업뿐만 아니라 출원시 종래 기술로 인정되지 않을 수 있는 설명의 양태도 본 개시에 대한 종래 기술로서 명시적 또는 묵시적으로 인정되지 않는다.
반도체 디바이스는 스마트 폰, 컴퓨터 등과 같은 다양한 전자 장치에 널리 사용된다. 일반적으로, 반도체 디바이스는 트랜지스터, 커패시터, 인덕터 및 다른 구성 요소와 같은 능동 디바이스를 갖는 기판을 포함할 수 있다. 점점 더 복잡하고 정교한 기능을 더 많이 동시에 지원할 수 있는 더 작고 더 빠른 반도체 디바이스에 대한 요구가 계속 증가하고 있다. 이러한 축소 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮추는 이점을 제공한다. 그럼에도 불구하고, 이러한 축소는 또한 반도체 디바이스의 프로세싱 및 제조의 복잡성을 증가시켰다. 반도체 디바이스의 치수가 진보된 기술 노드에서 더 작은 서브-마이크론 크기로 스케일링됨에 따라, 반도체 디바이스의 밀도를 높이는 것이 더욱 어려워지고 있다. 개선된 구조 및 이를 제조하기 위한 방법이 요망된다.
본 개시의 양태는 반도체 장치를 제공한다. 반도체 장치는 기판 상에 형성된 제1 트랜지스터 및 기판의 기판 평면에 실질적으로 수직인 Z 방향을 따라 제1 트랜지스터 상에 적층된 제2 트랜지스터를 포함하는 트랜지스터의 제1 스택(stack)을 포함할 수 있다. 반도체 장치는 기판 상에 형성된 제3 트랜지스터 및 Z 방향을 따라 제3 트랜지스터 상에 적층된 제4 트랜지스터를 포함하는 트랜지스터의 제2 스택을 포함할 수 있다. 반도체 장치는 제1 라우팅 트랙(routing track) 및 제1 라우팅 트랙으로부터 전기적으로 절연된 제2 라우팅 트랙을 포함할 수 있으며, 제1 라우팅 트랙 및 제2 라우팅 트랙은 기판 평면에 평행한 X 방향으로 연장된다. 반도체 장치는 제1 트랜지스터의 제1 게이트 및 제4 트랜지스터의 제4 게이트를 제1 라우팅 트랙에 각각 도전성으로 커플링하도록 구성된 제1 도전성 트레이스(trace) 및 제4 도전성 트레이스를 포함할 수 있다. 반도체 장치는 제2 트랜지스터의 제2 게이트 및 제3 트랜지스터의 제3 게이트를 제2 라우팅 트랙에 각각 도전성으로 커플링하도록 구성된 제2 도전성 트레이스 및 제3 도전성 트레이스를 포함할 수 있다. 또한, 반도체 장치는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터의 4개의 소스/드레인(S/D) 단자를 각각 도전성으로 커플링하도록 구성된 제1 단자 구조체를 포함할 수 있다.
일 실시예에서, 제1 라우팅 트랙 및 제2 라우팅 트랙의 각각은 Z 방향을 따라 트랜지스터의 제1 스택 및 트랜지스터의 제2 스택 위의 평면에 위치된다.
반도체 장치는 제1 트랜지스터 및 제2 트랜지스터의 나머지 S/D 단자를 도전성으로 커플링하도록 구성된 제2 단자 구조체를 추가로 포함할 수 있다. 반도체 장치는 제3 트랜지스터 및 제4 트랜지스터의 나머지 S/D 단자를 도전성으로 커플링하도록 구성된 제3 단자 구조체를 추가로 포함할 수 있다.
반도체 장치는 인버터 회로의 입력 신호를 인버터 회로의 출력 신호로 반전시키도록 구성된 인버터 회로를 추가로 포함할 수 있으며, 출력 신호는 입력 신호의 반전된 신호이다. 인버터 회로는 기판 상에 형성된 제5 트랜지스터 및 Z 방향을 따라 제5 트랜지스터 상에 적층된 제6 트랜지스터를 갖는 트랜지스터의 제3 스택을 추가로 포함할 수 있다. 인버터 회로는 공통 게이트를 제1 라우팅 트랙 및 제2 라우팅 트랙 중 하나에 도전성으로 커플링하도록 구성된 제5 도전성 트레이스를 포함할 수 있으며, 공통 게이트는 입력 신호에 도전성으로 커플링된 제5 트랜지스터의 제5 게이트 및 제6 트랜지스터의 제6 게이트를 포함한다. 반도체 장치는 입력 신호를 제1 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스 및 출력 신호를 제2 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스를 포함할 수 있다.
반도체 장치는 제1 신호를 제1 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스 및 제2 신호를 제2 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스를 포함할 수 있다. 제2 신호는 제1 신호의 반전된 신호일 수 있다.
일 예에서, 제2 트랜지스터의 제2 게이트는 Z 방향을 따라 제1 트랜지스터의 제1 게이트 바로 위에 적층되고, 제4 트랜지스터의 제4 게이트는 Z 방향을 따라 제3 트랜지스터의 제3 게이트 바로 위에 적층된다.
일 예에서, 제1 도전성 트레이스는 제2 트랜지스터 및 제2 트랜지스터의 제2 게이트를 우회하고, 제3 도전성 트레이스는 제4 트랜지스터 및 제4 트랜지스터의 제4 게이트를 우회한다.
일 예에서, 제1 트랜지스터 및 제2 트랜지스터는 n-형 트랜지스터 및 p-형 트랜지스터를 포함하는 상보형 트랜지스터이고, 제3 트랜지스터 및 제4 트랜지스터는 상보형 트랜지스터이다.
일 예에서, 제2 트랜지스터의 제2 게이트는 제1 트랜지스터의 제1 게이트 상에 적층되고 제4 트랜지스터의 제4 게이트는 제3 트랜지스터의 제3 게이트 상에 적층되고, 제1 라우팅 트랙 및 제2 라우팅 트랙은 Z 방향을 따라 제1 게이트, 제2 게이트, 제3 게이트 및 제4 게이트 위의 하나 이상의 평면에 위치되고, 제1 도전성 트레이스 및 제2 도전성 트레이스는 공간적으로 분리되고, 제1 도전성 트레이스는 제2 트랜지스터 및 제2 트랜지스터의 제2 게이트를 우회하고, 제2 도전성 트레이스는 제1 트랜지스터 및 제1 트랜지스터의 제1 게이트를 우회하고, 제3 도전성 트레이스 및 제4 도전성 트레이스는 공간적으로 분리되고, 제3 도전성 트레이스는 제4 트랜지스터 및 제4 트랜지스터의 제4 게이트를 우회하고, 제4 도전성 트레이스는 제3 트랜지스터 및 제3 트랜지스터의 제3 게이트를 우회하고, 제5 도전성 트레이스는 제1 라우팅 트랙에 도전성으로 커플링된다. 반도체 장치는 출력 신호를 제2 라우팅 트랙에 커플링하도록 구성된 도전성 트레이스를 추가로 포함한다.
일 예에서, Z 방향에 실질적으로 수직인 평면과 교차하는 제2 게이트의 최대 단면적인 제2 게이트 면적은 Z 방향에 실질적으로 수직인 평면과 교차하는 제1 게이트의 최대 단면적인 제1 게이트 면적 이상이고, Z 방향에 실질적으로 수직인 평면과 교차하는 제4 게이트의 최대 단면적인 제4 게이트 면적은 Z 방향에 실질적으로 수직인 평면과 교차하는 제3 게이트의 최대 단면적인 제3 게이트 면적 이상이고, 제2 게이트는 제1 게이트 위에 스태거링(staggering)되고, 제4 게이트는 제3 게이트 위에 스태거링된다.
일 예에서, 제2 게이트 면적은 제1 게이트 면적 미만이고, 제4 게이트 면적은 제3 게이트 면적 미만이고, 제2 게이트는 제1 게이트 위에 스태거링되고, 제4 게이트는 제3 게이트 위에 스태거링된다.
일 예에서, 제1 트랜지스터는 제1 게이트가 반도체 바(bar)의 제1 세트를 둘러싸며 부착되는 Z 방향을 따라 적층된 반도체 바의 제1 세트를 추가로 포함하고, 제2 트랜지스터는 제2 게이트가 반도체 바의 제2 세트를 둘러싸며 부착되는 Z 방향을 따라 적층된 반도체 바의 제2 세트를 추가로 포함한다. 일 예에서, 반도체 바의 제2 세트는 Z 방향을 따라 반도체 바의 제1 세트 상에 적층된다.
일 예에서, 제1 게이트 및 제2 게이트는 하나 이상의 유전성 재료를 포함하는 유전층에 의해 분리 및 도전적으로 절연되고, 제3 게이트 및 제4 게이트는 유전층에 의해 분리 및 도전적으로 절연된다.
예로서 제안된 본 개시의 다양한 실시예는 아래의 도면을 참조하여 상세히 설명될 것이며, 여기서 유사한 번호는 유사한 요소를 나타낸다.
도 1a는 본 개시의 일 실시예에 따른 예시적인 멀티플렉서(MUX)(100)의 회로 개략도를 도시한다.
도 1b는 본 개시의 일 실시예에 따른 전송 게이트 쌍(110)의 예를 도시한다.
도 2a는 본 개시의 일 실시예에 따른 2D 반도체 장치(299)의 평면도를 도시한다.
도 2b 내지 도 2d는 본 개시의 일 실시예에 따른 2D 반도체 장치(299)의 각각의 부분의 평면도를 도시한다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 3D 반도체 장치(399)의 사시도를 도시한다.
도 3c는 본 개시의 일 실시예에 따른 3D 반도체 장치(399)의 평면도를 도시한다.
도 3d는 본 개시의 일 실시예에 따른 도 3c의 DD'를 따라 절단된 3D 반도체 장치(399)의 단면도를 도시한다.
도 3e는 본 개시의 일 실시예에 따른 도 3c의 EE'를 따라 절단된 3D 반도체 장치(399)의 단면도를 도시한다.
도 3f는 본 개시의 일 실시예에 따른 도 3c의 FF'를 따라 절단된 3D 반도체 장치(399)의 단면도를 도시한다.
도 3g는 본 개시의 일 실시예에 따른 3D 반도체 장치(399)의 제1 부분의 평면도를 도시한다.
도 3h는 본 개시의 일 실시예에 따른 3D 반도체 장치(399)의 제2 부분의 평면도를 도시한다.
도 3i는 본 개시의 일 실시예에 따른 3D 반도체 장치(399)의 제1 부분 및 제2 부분의 결합된 평면도를 도시한다.
도 3l은 본 개시의 일 실시예에 따른 인버터(320)를 포함하는 3D 반도체 장치(399)의 사시도를 도시한다.
도 4는 본 개시의 일 실시예에 따른 예시적인 3D 반도체 장치(499)의 평면도를 도시한다.
트랜지스터와 같은 반도체 디바이스는 반도체 장치의 디바이스 밀도(즉, 기판 평면의 단위 면적 당 반도체 디바이스의 수)를 증가시키기 위해 반도체 장치의 기판 평면에 실질적으로 수직인 Z 방향을 따라 적층될 수 있다. 기판 평면은 반도체 장치의 기판의 평면 작업 표면일 수 있다. 반도체 장치는 3차원(3D) 반도체 장치로 지칭될 수 있으며, 3D 집적은 3D 반도체 장치를 형성할 수 있는 제조 프로세스를 지칭할 수 있다.
도 1a는 본 개시의 일 실시예에 따른 예시적인 멀티플렉서(MUX)(100)의 회로 개략도를 도시한다. MUX(100)는 인버터(또는 인버터 회로)(120) 및 한 쌍의 전송 게이트(또는 전송 게이트 쌍)(110)를 포함할 수 있다. MUX(100)는 입력 신호 'a' 및 'b', 출력 신호 'q' 및 제어 신호 'sel'을 가질 수 있다. 인버터(120)는 입력 단자(185)의 제어 신호 'sel'(또는 줄여서 'sel')을 반전시켜 'sel'의 반전된 신호인 신호 '!sel'(또는 줄여서 '!sel')을 생성할 수 있다. '!sel'은 인버터(120)의 출력 단자(186)의 출력 신호이다. 'sel'에 따라, MUX(100)의 출력 신호 'q'는 입력 신호 'a' 및 'b' 중 하나일 수 있다. 도 1b는 본 개시의 실시예에 따른 전송 게이트 쌍(110)의 예를 도시한다. 전송 게이트 쌍(110)은 병렬로 접속된 2개의 트랜지스터 P1 및 N1을 갖는 제1 전송 게이트(181)와 병렬로 접속된 2개의 트랜지스터 P2 및 N2를 갖는 제2 전송 게이트(182)를 추가로 포함할 수 있다. 입력 신호 'a'와 'b'는 또한 전송 게이트 쌍(110)의 입력 신호이다. 출력 신호 'q'는 또한 전송 게이트 쌍(110)의 출력 신호이다.
디바이스 밀도를 증가시키고 성능을 개선하기 위해, 3D 집적이 MUX(100)를 형성하는 데 사용될 수 있다. 도 3a는 본 개시의 일 실시예에 따른 전송 게이트 쌍(310)을 갖는 MUX(300)를 포함하는 3D 반도체 장치(399)를 도시한다. MUX(300) 및 전송 게이트 쌍(310)은 각각 MUX(100) 및 전송 게이트 쌍(110)의 3D 구현이다. 도 1b 및 도 3a를 참조하면, 전송 게이트 쌍(310)은 3D 반도체 장치(399)의 기판(301) 상에 형성된 P1 및 기판(301)의 기판 평면(305)에 실질적으로 수직인 Z 방향을 따라 P1 상에 적층된 N1을 갖는 트랜지스터의 제1 스택(381)을 포함한다. 일 예에서, P1은 기판 평면(305) 상에 형성되고, N1은 기판 평면(305)에 평행한 평면(307) 상에 형성된다. P1은 게이트 G1을 포함하고, N1은 게이트 G2를 포함한다. 전송 게이트 쌍(310)은 Z 방향을 따라 기판(301) 상에 형성된 P2 및 P2 상에 적층된 N2를 갖는 트랜지스터의 제2 스택(382)을 포함한다. 일 예에서, P2는 기판 평면(305) 상에 형성되고, N2는 평면(307) 상에 형성된다. P2는 게이트 G3을 포함하고, N2는 게이트 G4를 포함한다.
도 1a, 도 1b 및 도 3a를 참조하면, 제1 스택(381)은 제1 전송 게이트(181)를 구현하고, 제2 스택(382)은 제2 전송 게이트(182)를 구현한다. 제1 스택(381)의 게이트 G1-G2는 다른 신호(예를 들어, 'sel' 및 '!sel')에 의해 제어되므로, 게이트 G1-G2는 분할 게이트일 수 있다. 유사하게, 게이트 G3-G4는 분할 게이트일 수 있다. 분할 게이트는 물리적 및 전기적으로 분리된 게이트의 스택을 지칭할 수 있으며, 별도의 도전성 트레이스를 통해 별도의 라우팅 트랙에 도전성으로 접속될 수 있다. 분할 게이트는 예를 들어, 다른 전기 신호에 접속되기 위해 독립적인 접속을 가질 수 있다.
제1 도전성 트레이스(353) 및 제4 도전성 트레이스(323)는 게이트 G1 및 G4를 제1 라우팅 트랙(324)에 각각 도전성으로 커플링하도록 구성될 수 있다. 제2 도전성 트레이스(363) 및 제3 도전성 트레이스(313)는 게이트 G2 및 G3을 제2 라우팅 트랙(314)에 각각 도전성으로 커플링하도록 구성될 수 있다. 따라서, 제1 라우팅 트랙(324) 및 제1 라우팅 트랙(324)으로부터 전기적으로 절연된 제2 라우팅 트랙(314)은 각각 상이한 신호 'sel' 및 '!sel'을 제공하도록 형성될 수 있다. 일 예에서, 분할 게이트 G1-G2는 각각 제1 및 제2 도전성 트레이스(353 및 363)를 통해 'sel' 및 '!sel'에 커플링되고 G3-G4는 각각 제3 및 제4 도전성 트레이스(313 및 323)를 통해 '!sel' 및 'sel'에 커플링된다.
일 예에서, P1 및 P2는 p-형 전계 효과 트랜지스터(pFET)와 같은 p-형 트랜지스터이고, N1 및 N2는 n-형 FET(nFET)와 같은 n-형 트랜지스터이다. pFET(예를 들어, P1) 및 nFET(예를 들어, N2)의 게이트(예를 들어, G1 및 G4)는 상이한 평면(예를 들어, 기판 평면(305) 상의 G1 및 평면(307) 상의 G4)에 형성될 수 있고, 동일한 라우팅 트랙(예를 들어, 제1 라우팅 트랙(324))을 공유 또는 액세스할 수 있어, 일부 평면 상보형 FET(CFET)에 필요한 nFET 대 pFET로의 크로싱과 같은 추가 금속화의 필요성을 완화하고 라우팅 혼잡을 감소시킨다. 또한, 도 3a를 참조하면, 제1 및 제2 라우팅 트랙(324 및 314)은 Z 방향에 수직인 X 방향을 따라 실질적으로 평행하므로(또는 X 방향으로 연장), 제1 및 제2 라우팅 트랙(324 및 314)은 단방향 형상(예를 들어, X 방향과 같은 단일 방향을 따라 형성된 형상)을 갖는다. X 방향은 기판 평면(305)에 평행하다. 도 3a에 도시된 nFET 대 pFET 크로싱은 단일 레벨의 단방향 금속화로 효율적으로 생성될 수 있다.
제1 및 제2 라우팅 트랙(324 및 314)은 각각 'sel' 및 '!sel'에 전도성으로 커플링될 수 있다. 'sel'과 '!sel'은 서로에 대해 반대의 로직-레벨에 있을 수 있다. 제1 및 제2 라우팅 트랙(324 및 314)은 임의의 적절한 라우팅 평면(들) 상에 위치될 수 있다. 일 예에서, 제1 및 제2 라우팅 트랙(324 및 314)은 Z 방향을 따라 제1 스택(381) 및 제2 스택(382) 위에 적층되는 평면(309)에 위치될 수 있다.
도 1b 및 도 3a를 참조하면, 일 예에서, 제1 단자 구조체(391)는 출력 신호 'q'를 제공하기 위해 트랜지스터 P1, N1, P2 및 N2의 4개의 소스/드레인(S/D) 단자 T2, T4, T6 및 T8을 각각 도전성으로 커플링할 수 있다. 제2 단자 구조체(392)는 각각 P1 및 N1의 나머지 S/D 단자 T1 및 T3을 도전성으로 커플링할 수 있다. 제3 단자 구조체(393)는 P2 및 N2의 나머지 S/D 단자 T5 및 T7을 각각 도전성으로 커플링할 수 있다. 제1, 제2, 및 제3 단자 구조체(391 내지 393)는 임의의 적절한 도전성 재료를 포함할 수 있다. 3D 반도체 장치(399)는 제1, 제2 및 제3 단자 구조체(391 내지 393)를 신호 'q', 'a' 및 'b'에 각각 커플링하기 위한 도전성 트레이스와 같은 추가 구성 요소를 추가로 포함할 수 있다.
본 개시는 반도체 디바이스 및 장치의 설계 및 미세-제조에 관한 것이다.
반도체 장치의 제조(예를 들어, 미세 규모)에서, 다양한 제조 프로세스가 구현될 수 있다. 제조 프로세스는 성막 증착, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 도핑 처리 등을 포함할 수 있다. 제조 프로세스는 반도체 장치의 기판 상에 원하는 반도체 디바이스 요소 또는 구성 요소를 형성하기 위해 반복적으로 수행될 수 있다. 일부 실시예에서, 미세 가공으로, 반도체 디바이스(예를 들어, 트랜지스터)는 활성 디바이스 평면 위에 형성된 배선/금속화부를 갖는 하나의 평면(예를 들어, 능동 디바이스 평면)에 생성될 수 있으며, 따라서 2차원(2D) 회로 또는 2D 제조(또는 2D 집적)로 제조된 2D 반도체 장치로서 특성화될 수 있다. 스케일링 노력은 디바이스 밀도(예를 들어, 2D 회로의 단위 면적 당 트랜지스터 수)를 증가시킬 수 있지만, 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 스케일링 노력은 문제에 직면한다. 일 예에서, 트랜지스터가 서로의 위에 적층된 3D 반도체 회로가 디바이스 밀도를 높이는 데 사용된다.
위에서 설명된 바와 같이, 3D 집적, 예를 들어, 수직으로 적층된 복수의 반도체 디바이스는 반도체 장치의 면적이 아닌 부피에서 디바이스 밀도(예를 들어, 복수의 트랜지스터가 수직으로 적층될 때의 트랜지스터 밀도)를 증가시킴으로써 평면 디바이스에서 경험되는 특정의 스케일링 제한을 극복할 수 있다. 복수의 반도체 디바이스를 수직으로 적층하는 것은 3D NAND의 채택으로 플래시 메모리 산업에서 성공적으로 시연되고 구현되었다. 다양한 경우에, 랜덤 로직 설계에서 3D 집적을 구현하는 것은 어려울 수 있다.
본 개시의 실시예는 조밀한 CFET 로직 레이아웃에 대한 컴팩트한 전송 게이트 쌍(예를 들어, 전송 게이트 쌍(310))에 대한 3D 반도체 장치(예를 들어, 3D 반도체 장치(399))를 제공할 수 있다. 컴팩트한 전송 게이트 쌍은 분할 게이트(예를 들어, G1 및 G2)를 포함할 수 있으며, 분할-게이트 프로세스 흐름에 의해 제조될 수 있다.
본 개시의 상이한 실시예 또는 단계의 설명 순서는 명확성을 위해 제시된다. 일반적으로, 실시예 또는 단계는 임의의 적절한 순서로 수행될 수 있다. 또한, 상이한 피처, 기술, 구성 및/또는 이와 유사한 것과 같은 실시예의 각각이 본 개시의 상이한 위치에서 설명될 수 있지만, 각각의 실시예는 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 개시는 다양한 상이한 방식으로 구현되고 보여질 수 있다.
일부 실시예에서, 상보형 금속-산화물 반도체(complementary metal-oxide semiconductor: CMOS) 설계의 다양한 조합 로직 기능은 단일 게이트 접속 또는 공통 게이트가 로직 셀에서 n-형 및 p-형 채널 모두를 제어(예를 들어, 스위칭)할 수 있는 n-형 및 p-형 트랜지스터 쌍의 상보적인 세트에 의해 형성된다. 일부 예에서, 예를 들어, 한 쌍의 크로스-커플링된 인버터에 의해 형성된 전송 게이트 쌍은 MUX, 배타적 논리합(XOR), 래치 등과 같은 로직 셀을 효율적으로 렌더링하는 데 사용되는 가치 있는 설계 구성이다. 일부 설계 예에서, 전송 게이트 쌍에서 공통 게이트 대신 분할 게이트가 사용된다.
도 1a를 다시 참조하면, 일 예에서, MUX(100)는 CMOS 설계에 기초할 수 있고 전송 게이트 쌍(110)을 포함할 수 있다. 인버터(120)는 트랜지스터 P3(예를 들어, pFET) 및 N3(예를 들어, nFET)을 포함할 수 있다. P3은 게이트 G5, 소스 단자 T9 및 드레인 단자 T10을 포함한다. N3은 게이트 G6, 소스 단자 T11 및 드레인 단자 T12를 포함한다. 게이트 G5 및 G6은 'sel'에 접속될 수 있다. 단자 T10과 T11은 함께 커플링되어 '!sel'을 출력할 수 있다.
전송 게이트 쌍(110)은 한 쌍의 크로스-커플링된 인버터에 의해 형성될 수 있으며, 따라서 전송 게이트 쌍(110)은 크로스-커플(XC)로 지칭될 수 있다. 도 1b는 전송 게이트 쌍(110)(또는 XC(110))의 확대도를 도시한다. 상술한 바와 같이, XC(110)는 제1 전송 게이트(181)(제1 패스 게이트라고도 칭함) 및 제2 전송 게이트(182)(제2 패스 게이트라고도 칭함)를 포함한다. 일 예에서, 제1 패스 게이트(181)의 P1과 N1은 한 쌍의 CFET일 수 있고, 제2 패스 게이트(182)의 P2와 N2는 한 쌍의 CFET일 수 있다. 일 예에서, 한 쌍의 CFET(예를 들어, P1 및 N2)는 'sel'에 커플링되고 다른 한 쌍의 CFET(예를 들어, P2 및 N1)는 '!sel'에 커플링된다.
예에서, P1은 G1 및 S/D 단자 T1-T2를 포함하는 pFET이고; N1은 G2 및 S/D 단자 T3-T4를 포함하는 nFET이고; P2는 G3 및 S/D 단자 T5-T6을 포함하는 pFET이고; N2는 G4 및 S/D 단자 T7-T8을 포함하는 nFET이다. S/D 단자 T1-T8 각각은 소스 단자 또는 드레인 단자일 수 있다. 일 예에서, T1의 전압이 T2의 전압보다 높을 때, T1은 P1의 소스 단자이고 T2는 P1의 드레인 단자이다. 대안적으로, T1의 전압이 T2의 전압보다 낮을 때, T1은 P1의 드레인 단자이고 T2는 P1의 소스 단자이다. 유사한 설명이 T3-T8에 적용될 수 있다.
일 예에서, 'sel'이 로직 1인 경우 '!sel'은 로직 0이다. P1 및 N1은 '개방 스위치'로 기능할 수 있으므로, 제1 패스 게이트(181)는 '개방 스위치'로서 기능한다. 따라서, 제1 패스 게이트(181)는 입력 신호 'a'를 출력 신호 'q'로 전달하지 않는다. 한편, P2와 N2는 '폐쇄 스위치'로 기능할 수 있으므로, 제2 패스 게이트(182)는 '폐쇄 스위치'로서 기능한다. 따라서, 제2 패스 게이트(182)는 입력 신호 'b'를 출력 신호 'q'로 전달할 수 있다. 출력 신호 'q'는 입력 신호 'b'와 동일한 로직-레벨을 가질 수 있다.
위의 설명은 'sel'이 로직 0일 때 적절하게 구성될 수 있으며, 여기서 제1 패스 게이트(181)는 입력 신호 'a'를 출력 신호 'q'로 전달할 수 있고 제2 패스 게이트(182)는 입력 신호 'b'를 출력 신호 'q'로 전달하지 않는다. 출력 신호 'q'는 입력 신호 'a'와 동일한 로직-레벨을 가질 수 있다.
XC(110)는 2개의 신호 경로, 즉, 제1 및 제2 패스 게이트(181-182)에 각각 대응하는 제1 신호 경로 및 제2 신호 경로를 가질 수 있다. 'sel'(게이트 입력이라고도 칭함)은 제1 신호 경로의 게이트 G1을 제어(예를 들어, 스위칭)하는 동시에, 두 번째 신호 경로의 게이트 G4를 제어(예를 들어, 스위칭)할 수 있다. 유사하게, '!sel'은 제1 신호 경로의 게이트 G2를 제어(예를 들어, 스위칭)하면서 동시에 제2 신호 경로의 게이트 G3을 제어(예를 들어, 스위칭)할 수 있다. 일 예에서, 게이트 G1은 pFET(예를 들어, P1)를 제어하고, 게이트 G4는 P1에 상보적인 nFET(예를 들어, N2)를 제어한다. 유사하게, 게이트 G2는 nFET(예를 들어, N1)를 제어하고, 게이트 G3은 N1에 상보적인 pFET(예를 들어, P2)를 제어한다.
XC(110)는 2D 제작 또는 2D 제조 프로세스를 사용하여 도 2a 내지 도 2d에서의 2D 반도체 장치(299)에서 또는 3D 제조 프로세스 또는 3D 집적을 사용하여 도 3a 내지 도 3i에서의 3D 반도체 장치(399)에서와 같이, 임의의 적절한 제조 프로세스 및/또는 설계를 사용하여 형성될 수 있다.
도 2a는 특정 기술 노드에서 사용될 수 있는 2D 반도체 장치(299)의 평면도를 도시한다. 2D 반도체 장치(299)는 XC(210)를 갖는 MUX(200)를 포함하며, 여기서 MUX(200) 및 XC(210)는 각각 MUX(100) 및 XC(110)의 2D 구현이다. MUX(200)는 인버터(예를 들어, 인버터(120)의 2D 구현)를 추가로 포함할 수 있다. 도 2a를 참조하면, 상술한 바와 같이, P1은 G1 및 단자 T1-T2를 포함하고; N1은 G2 및 단자 T3-T4를 포함하고; P2는 G3 및 단자 T5-T6을 포함하고; N2는 G4 및 단자 T7-T8을 포함한다. P1 및 P2는 2D 반도체 장치(299)의 기판 평면(201)의 행(251)에 위치되고, P1 및 P2에 대한 S/D 단자 T1, T2, T5 및 T6은 영역(231)에 형성될 수 있다. 영역(231)은 확산 프로세스, 주입 프로세스 등에 의해 도핑될 수 있다. 또한, 단자 T2 및 T6은 서로 인접하고 도전성으로 커플링된다. N1 및 N2는 기판 평면(201)의 행(252)에 위치되고, N1 및 N2에 대한 S/D 단자 T3, T4, T7 및 T8은 영역(232)으로의 확산에 의해 형성될 수 있다. 영역(232)은 확산 프로세스, 주입 프로세스 등에 의해 도핑될 수 있다. 또한, 단자 T4 및 T8은 서로 인접하고 도전성으로 커플링된다.
게이트 G1-G4 각각은 유전성 구조체 및 도전성 구조체와 같은 하나 이상의 구조체를 포함할 수 있다. 도전성 구조체는 폴리실리콘, 구리(Cu), 루테늄(Ru) 등과 같은 하나 이상의 도전성 재료를 포함할 수 있다. 도 2b 내지 도 2d는 게이트 G1-G4 및 본 개시의 실시예에 따른 'sel' 및 '!sel'과 같은 신호에 게이트 G1-G4를 커플링하는 추가적인 금속화부(예를 들어, 도전성 구조체(214-215))의 예시적인 레이아웃을 도시한다. 도 2b는 본 개시의 일 실시예에 따른 게이트 G1-G4의 평면도를 도시한다. 도 2c는 본 개시의 일 실시예에 따른 도전성 구조체(214-215)의 평면도를 도시한다. 도 2d는 본 개시의 일 실시예에 따른 게이트 G1-G4 및 도전성 구조체(214-215)의 평면도를 도시한다. 게이트 G1은 도전성 구조체(211)를 포함하고, 게이트 G2는 도전성 구조체(213)의 일부(213(1))를 포함하고, 게이트 G3은 도전성 구조체(213)의 일부(213(2))를 포함하고, 게이트 G4는 도전성 구조체(212)를 포함한다. 도전성 구조체(211-213)는 폴리실리콘을 사용하여 형성될 수 있다.
일부 예에서, 단방향 구조체는 기판 평면(예를 들어, 기판 평면(201))에 평행한 평면에 단방향(예를 들어, X 방향, Y 방향 등)을 따라 실질적으로 형성된 구조체를 지칭한다. 양방향 구조체는 기판 평면(예를 들어, 기판 평면(201))에 평행한 평면에서 구조체의 하나의 부분 및 다른 부분이 2개의 다른 방향(예를 들어, X 및 Y 방향)을 따라 형성되는 구조체를 지칭할 수 있다. 단방향 구조체는 단방향 형상을 가질 수 있고, 양방향 구조체는 양방향 형상을 가질 수 있다.
도 2b 내지 도 2d를 참조하면, G1(예를 들어, 제1 패스 게이트(181)의 pFET P1의 게이트) 및 G4(예를 들어, 제2 패스 게이트(182)의 nFET N2의 게이트)를 함께 도전성으로 커플링하기 위해, nFET 대 pFET 크로싱이 양방향 구조체(예를 들어, X 방향을 따른 부분(214(1)-(2)) 및 Y 방향을 따른 부분(214(3))을 포함하는 도전성 구조체(214))를 사용하여 구현된다. 따라서, 도전성 구조체(214)는 양방향 구조체(214)로도 지칭될 수 있다. G1 및 G4가 각각 기판 평면(201)의 상이한 행(예를 들어, 행(251-252)) 및 상이한 열(255-256)에 위치되기 때문에 양방향 구조체(214)가 사용된다. 도 3a를 참조하면, nFET 대 pFET 크로싱은 단방향 형상을 갖는 제1 라우팅 트랙(324)으로 효율적으로 생성될 수 있고, 따라서 양방향 구조체(214)에 대한 필요성을 경감시킨다. 부분(214(1))은 도전성 트레이스(221)를 통해 (예를 들어, 도전성 구조체(211)를 사용하여) G1을 도전성으로 커플링할 수 있다. 부분(214(2))은 도전성 트레이스(222)를 통해 (예를 들어, 도전성 구조체(212)를 사용하여) G4를 도전성으로 커플링할 수 있다. X 방향을 따른 부분(214(3))은 Y 방향을 따라 부분(214(1)-(2))을 접속한다. 또한, 도전성 구조체(214)는 'sel'에 도전성으로 커플링될 수 있다.
유사하게, G2(예를 들어, 제1 패스 게이트(181)의 nFET N1의 게이트) 및 G3(예를 들어, 제2 패스 게이트(182)의 pFET P2의 게이트)를 함께 도전성으로 커플링하기 위해, nFET 대 pFET 크로싱이 양방향 구조체(예를 들어, 도전성 구조체(213))를 사용하여 구현된다. 따라서, 도전성 구조체(213)는 또한 양방향 구조체(213)로도 지칭될 수 있다. 도전성 구조체(213)는 도전성 트레이스(223)를 통해 도전성 구조체(215)에 커플링될 수 있다. 또한, 도전성 구조체(215)는 '!sel'에 도전성으로 커플링될 수 있다. 도전성 구조체(214-215)는 Cu, Ru 등과 같은 하나 이상의 도전성 재료를 사용하여 형성될 수 있다. 도전성 구조체(214-215)는 도전성 구조체(211-213)가 형성되는 평면(예를 들어, 기판 평면(201))과 상이한 하나 이상의 평면 상에 형성될 수 있다.
도 2a 내지 도 2d에 도시된 바와 같이, XC(210)는 동일한 평면(예를 들어, 기판 평면(201)) 상에 위치된 4개의 트랜지스터를 포함한다. XC(210)에서 사용되는 레이아웃은 다소 복잡할 수 있으며, 예를 들어, XC(210)는 양방향 구조체(213-214)를 포함한다. 도 2a를 참조하면, 일부 예에서, Y 방향을 따른 치수 'dh'는 인접한 구조체 사이에 충분한 간격을 갖고, 팁(tip)-대-팁(예를 들어, Y 방향을 따라 인접한 셀들 사이의 거리 dh0), 팁-대-측면(예를 들어, 팁-대-측면 거리 ts1), 접촉 인클로저 및/또는 XC(210)를 형성하는 데 필요한 설계 규칙을 수용하기 위해 커져야 할 필요가 있다. 일 예에서, dh는 XC(210)가 배치될 수 있는 셀의 최소 셀 높이를 결정한다. 예를 들어, 셀은 제1 셀 경계(202)와 제2 셀 경계(203) 사이에 위치된다. 열(255-256)을 참조하면, dh는 3개의 섹션(예를 들어, dhA, dhB 및 dhC)을 포함하며, 여기서 열(255)을 따른 dhA 및 열(256)을 따른 dhC는 대칭 구조를 횡단할 수 있으며, 동일할 수 있다. 따라서, 아래 설명에서 dhA 및 dhB에 대해 설명한다. 열(255)을 참조하면, dhA는 0.5 dh0(즉, 팁-대-팁 거리 dh0의 절반), 게이트-패스트-능동 채널 확장('엔드캡(endcap)'이라고도 칭함) dh1, 게이트의 게이트 폭 G1, 능동 채널 공간에 대한 접촉 dh2, 도전성 구조체(211)의 접촉 폭, 폴리 패스트 접촉 확장 dh3(인클로저라고도 칭함), 팁-대-측면 거리 ts1(예를 들어, 도전성 구조체(211)와 양방향 구조체(214) 사이의 거리)을 포함한다. dhB는 양방향 구조체(214)의 폭에 대응한다. 예를 들어, 인접한 구조체는 도전성 구조체(214-215)를 포함한다. 인접한 구조체는 또한 영역(231) 및 도전성 구조체(215)를 포함할 수 있다. 예를 들어, XC(210)를 형성하기 위해, 양방향 구조체(213)(예를 들어, 폴리실리콘으로 형성된 수평 조그(jog) 구조체)는 XC(210)의 공통 입력(예를 들어, '!sel')에 2개의 트랜지스터(예를 들어, N1 및 P2)를 결합하는 데 사용될 수 있으며, 양방향 구조체(214)(예를 들어, 상보적으로 조깅된(jogged) 금속 라인)는 트랜지스터(예를 들어, P1 및 N2)의 제2 세트에 접촉한다. 일부 예에서, 특정 설계는 레이아웃이 단방향 형상을 사용하도록 제한할 수 있고/있거나 공간이 Y 방향을 따라 제한되며, 여기서 Y 방향을 따른 로직 셀의 치수는 작게 제한되며, 따라서 도 2a 내지 도 2d에 도시된 XC(210)는 형성하기 어려울 수 있거나 XC(210)는 2D 반도체 장치(299)에 대한 밀도 및 성능 손실을 초래할 수 있다.
본 개시의 설계 및 방법과 같은 실시예는 진보된 기술적 노드에서의 조밀한 레이아웃에 이점을 제공할 수 있다. 일 예에서, 로직 셀, MUX, XC 등과 같은 셀 또는 디바이스의 영역은 Y 방향을 따라 셀 높이로 지칭되는 셀 또는 디바이스의 다수의 트랙(또는 금속 트랙)으로 나타낼 수 있다.
본 개시의 실시예는 5 트랙(5T)만큼 작은 셀(예를 들어, 로직 셀)에서 렌더링될 수 있는 CFET 기술로 형성된 XC(310)와 같은 XC에 대한 구조체를 제공할 수 있다. 일 실시예에서, XC(310)는 2 피치의 폭을 가지며, 예를 들어, XC를 설계하기 위해 2개의 라우팅 트랙(예를 들어, 제1 라우팅 트랙(324) 및 제2 라우팅 트랙(314))만을 사용하여 "분할 게이트" 기술을 최적으로 이용할 수 있고, 셀에 다른 접속을 위한 공간을 남겨둔다. 도 3c를 참조하면, 하나의 피치는 도전성 구조체(예를 들어, G1)의 제1 중심(예를 들어, DD'로 마킹)으로부터 인접한 도전성 구조체(예를 들어, G3)의 제2 중심(예를 들어, EE'로 마킹)까지의 거리를 지칭할 수 있다. 일부 예에서, 폴리실리콘을 사용하여 도전성 구조체와 인접한 도전성 구조체가 형성되므로, 그 거리 또는 피치를 '폴리 피치'라고 칭할 수 있다. 폴리 피치 사이와 같은 추가 접점(예를 들어, 제1 단자 구조체(391)에 대한 소스/드레인 접점)이 XC(310)에 포함될 수 있다. 일 예에서, 폴리 피치(예를 들어, DD'와 EE' 사이)는 게이트(예를 들어, G1 및 G4) 및 제1 단자 구조체(391)에 대한 소스/드레인 접점을 수용하기에 충분히 넓다. 따라서, 폴리 피치는 또한 '접촉된 폴리 피치(또는 cpp)'라고 칭할 수 있다. 따라서, XC는 2 cpp의 폭을 가질 수 있다.
실시예는 CFET-기반 로직 설계를 위한 XC(310)와 같은 컴팩트하고 자원 효율적인 XC를 포함한다. 도 3a 내지 도 3c는 본 개시의 실시예에 따른 3D 반도체 장치(399)의 2개의 사시도 및 평면도를 각각 도시한다. 도 3d는 도 3c의 DD'를 따라 절단된 3D 반도체 장치(399)의 단면도를 도시한다. 도 3e는 도 3c의 EE'를 따라 절단된 3D 반도체 장치(399)의 단면도를 도시한다. 도 3f는 도 3c의 FF'를 따라 절단된 3D 반도체 장치(399)의 단면도를 도시한다. 본원에 사용된 바와 같이, 3D 반도체 장치(399)와 같은 반도체 장치는 트랜지스터(예를 들어, 전계-효과 트랜지스터 및 플로팅-게이트 트랜지스터), 집적 회로, 반도체 칩(예를 들어, 3D NAND 메모리 디바이스, 반도체 다이 상의 로직 칩을 포함하는 메모리 칩), 반도체 칩의 스택, 반도체 패키지, 반도체 웨이퍼 등을 포함할 수 있다.
도 3a를 참조하면, 본원의 설계는 분할-게이트 CFET 디바이스의 n-형 또는 p-형 트랜지스터가 Y 방향을 따라 "북쪽"으로(예를 들어, 양의 전압을 3D 반도체 장치(399)에 공급할 수 있는 VDD 전력 레일을 향해) 또는 "남쪽"으로(예를 들어, VSS 전력 레일을 향해) 확장될 수 있는 능력을 이용한다. 일 예에서, 전력 레일(들)은 X 방향을 따라 형성될 수 있다. 전력 레일(들)은 임의의 적절한 평면 상에 형성될 수 있다. 전력 레일(들)은 제1 및 제2 스택(381-382) 위 또는 아래에 있을 수 있다.
일부 예에서, 도 3a에 도시된 바와 같이, XC(310)는 트랜지스터(381)의 제1 스택(예를 들어, P1 및 N1)을 포함한다. 비제한적인 예에서, P1은 pFET이고 N1은 nFET이며, P1의 G1 및 N1의 G2는 분할 게이트이다. P1은 하위 트랜지스터이고 N1은 상위 트랜지스터이며, 제1 라우팅 트랙(324)이 부분(397)에서 제1 도전성 트레이스(353)를 통해 G1에 접속될 수 있도록 G1의 제1 단부에서의 부분(397)이 노출된다(예를 들어, N1 및 G2에 의해 덮이지 않음). 이웃하는 트랜지스터 쌍(예를 들어, P2 및 N2)의 경우, 제2 라우팅 트랙(314)이 부분(398)에서 제3 도전성 트레이스(313)를 통해 G3에 접속될 수 있도록, 하위 트랜지스터(P2)의 G3의 제2 단부에서의 부분(398)이 노출된다(예를 들어, N2 및 G4에 의해 덮이지 않음). 하위 게이트(예를 들어, G1 및 G3)의 노출은 다양한 라인-엔드 컷(line-end cut) 접근법 또는 다른 직접 패터닝 솔루션과 같은 임의의 적절한 제조 프로세스에 의해 달성될 수 있다. XC(310)는 제1 및 제2 라우팅 트랙(324 및 314)(예를 들어, 한 쌍의 단방향 도전성 와이어)을 포함할 수 있으며, 하나는 제어 신호(비제한적인 예에서, 'sel')를 전달하고 다른 하나는 반전 신호(예를 들어, '!sel')를 인접한 트랜지스터 쌍의 각 세트에 전달한다.
분할 게이트 G1-G2는 하나 이상의 유전성 재료를 포함하는 유전층(371)에 의해 분리 및 도전적으로 절연될 수 있고, 분할 게이트 G3-G4는 유전층(371)에 의해 분리 및 도전적으로 절연될 수 있다. 대안적으로, 분할 게이트 G3-G4는 유전층(371)과 다른 유전층에 의해 분리되고 도전적으로 절연될 수 있다.
상술한 바와 같이, 분할 게이트 접근법은 바닥 트랜지스터(예를 들어, P1 또는 P2) 또는 바닥 게이트(예를 들어, G1 또는 G3)를 선택적으로 노출시키고 접촉시킬 수 있고, 따라서 단일 단방향 금속 라인(예를 들어, 제1 라우팅 트랙(324))이 제1 도전성 트레이스(353)를 통해 p-형 트랜지스터(즉, P1)의 게이트 G1과 도전성으로 커플링되게 하면서, 제4 도전성 트레이스(323)를 통해 이웃하는 제2 스택(382)의 n-형 트랜지스터(즉, N2)의 게이트 G4와 도전성으로 커플링되게 한다.
일 예에서, 도 3a는 CFET를 사용하고 X 방향을 따라 2 cpp 폭을 점유하고 Y 방향을 따라 5T 셀 높이에 맞도록 충분히 컴팩트한 XC(310)를 도시한다. 상술한 바와 같이, 제1 도전성 트레이스(353) 및 제4 도전성 트레이스(323)는 게이트 G1 및 G4를 제1 라우팅 트랙(324)에 각각 도전성으로 커플링하도록 구성될 수 있다. 제2 도전성 트레이스(363) 및 제3 도전성 트레이스(313)는 게이트 G2 및 G3를 제2 라우팅 트랙(314)에 각각 도전성으로 커플링하도록 구성될 수 있다. 도 3a를 참조하면, 분할 게이트 G1 및 G2는 예를 들어, Y 방향을 따라 스태거링(staggering)되거나 시프트될 수 있다. 따라서, 제1 도전성 트레이스(353)가 G1에 액세스하고 상위 게이트 G2 및 상위 트랜지스터 N1을 우회할 수 있도록 하위 게이트 G1의 부분(397)(예를 들어, G1의 제1 단부)이 노출될 수 있다. 부분(397)의 위치는 적절한 위치가 제1 도전성 트레이스(353)가 N1 및 G2를 우회하도록 허용하는 G1의 임의의 적절한 위치에 있을 수 있다. 유사하게, 부분(398)의 위치는 적절한 위치가 제3 도전성 트레이스(313)가 N2 및 G4를 우회하도록 허용하는 G3의 임의의 적절한 위치에 있을 수 있다.
G1과 같은 게이트의 단면적은 게이트가 기판 평면(305)에 평행한 평면으로 슬라이싱(slicing)될 때 가장 큰 단면적(또는 최대 단면적)일 수 있다. 따라서, 게이트의 단면적은 Z 방향에 실질적으로 수직인 평면과 교차하는 게이트의 최대 단면적을 지칭한다. 일반적으로, 한 쌍의 분할 게이트 G1-G2의 단면적은 임의의 적절한 관계를 가질 수 있다. 일 예에서, 도 3a, 도 3c 및 도 3d에 도시된 바와 같이, G1의 단면적은 G2의 단면적보다 크다. G1의 단면적은 또한 G2의 단면적과 같거나 작을 수 있고, 분할 게이트 G1-G2는 스태거링될 수 있다. 분할 게이트 G3-G4의 단면적은 임의의 적절한 관계를 가질 수 있다. 일 예에서, 도 3a, 도 3c 및 도 3e에 도시된 바와 같이, G3의 단면적은 G4의 단면적보다 크다. G3의 단면적은 또한 G4의 단면적과 같거나 작을 수 있다. 유사하게, 분할 게이트 G3-G4는 스태거링될 수 있다.
일 예에서, 도 3a에 도시된 바와 같이, 제1 및 제2 도전성 트레이스(353 및 363)는 공간적으로 분리되고, 제1 도전성 트레이스(353)는 G2 및 N1을 우회하고, 제2 도전성 트레이스(363)는 G1 및 P1을 우회하고, 제3 및 제4 도전성 트레이스(313 및 323)는 공간적으로 분리되고, 제3 도전성 트레이스(313)는 G4 및 N2를 우회하고, 제4 도전성 트레이스(323)는 G3 및 P2를 우회한다.
도 3a, 도 3b 및 도 3d 내지 도 3f를 참조하면, 유전층(371)은 분할 게이트 G1-G2 사이에 샌드위칭될 수 있고, 유전층(371)은 또한 분할 게이트 G3-G4 사이에 샌드위칭될 수 있다.
분할 게이트 G1-G2는 기판 평면(305)에 평행한 평면 내에서 임의의 적절한 공간 관계를 가질 수 있다. 예를 들어, G2는 X 방향, Y 방향 및/또는 기판 평면(305)에 평행한 임의의 방향을 따라 G1로부터 시프트될 수 있다. 위의 설명은 또한 분할 게이트 G3-G4에 적용 가능하다. 도 3a 내지 도 3e를 참조하면, 일 예에서, G2는 예를 들어, 분할 게이트 G1-G2 사이의 중첩된 영역을 최대화하기 위해 Z 방향을 따라 G1 바로 위에 적층될 수 있다. 유사하게, G4는 Z 방향을 따라 G3 바로 위에 적층될 수 있다.
도 3b 및 도 3d 내지 도 3f를 참조하면, XC(310)는 제1 채널 구조체(373) 및 제2 채널 구조체(375)를 추가로 포함할 수 있다. 제1 및 제2 채널 구조체(373 및 375)는 제1, 제2 및 제3 단자 구조체(391-393)에 의해 둘러싸일 수 있다. 제1 및 제2 채널 구조체(373 및 375)를 더 잘 드러내기 위해, 제1, 제2 및 제3 단자 구조체(391-393)는 도 3b 및 도 3d 내지 도 3f에 도시되지 않았다. 제1 채널 구조체(373)는 예를 들어, 게이트 G1 및 G3에 의해 각각 둘러싸인 부분(373(1)) 및 부분(373(2))을 포함할 수 있다. 제2 채널 구조체(375)는 예를 들어, 게이트 G2 및 G4에 의해 각각 둘러싸인 부분(375(1)) 및 부분(375(2))을 포함할 수 있다. 제1 채널 구조체(373) 및 제2 채널 구조체(375)는 P1이 동작할 때 부분(373(1))이 p-채널과 같은 반도체 채널을 제공할 수 있고, P2가 동작할 때 부분(373(2))이 p-채널과 같은 반도체 채널을 제공할 수 있고, N1이 동작할 때 부분(375(1))이 n-채널과 같은 반도체 채널을 제공할 수 있고, N2가 동작할 때 부분(375(2))이 n-채널과 같은 반도체 채널을 제공할 수 있도록 임의의 적절한 구조체(형상 및 치수 포함) 및 재료 시스템을 가질 수 있다.
도 3d 내지 도 3f를 참조하면, 제1 채널 구조체(373)는 Z 방향을 따라 적층된 반도체 바(bar)의 제1 세트(예를 들어, 2개의 반도체 바)를 포함하고, 제2 채널 구조체(375)는 Z 방향을 따라 적층된 반도체 바의 제2 세트(예를 들어, 2개의 반도체 바)를 포함한다. 즉, P1은 G1에 의해 둘러싸여 있고 G1에 부착된 부분(373(1))(또한 반도체 바의 제1 세트의 부분)을 포함할 수 있고, N1은 G2에 의해 둘러싸여 있고 G2에 부착된 부분(375(1))(또한 반도체 바의 제2 세트의 일부)을 포함할 수 있다. P2는 G3에 의해 둘러싸여 있고 G3에 부착된 부분(373(2))(또한, 반도체 바의 제1 세트의 일부)을 포함할 수 있고, N2는 G4에 의해 둘러싸여 있고 G4에 부착된 부분(375(2))(또한, 반도체 바의 제2 세트의 일부)을 포함할 수 있다. 일 예에서, 제2 채널 구조체(375)는 Z 방향을 따라 제1 채널 구조체(373) 위에 적층되고, 반도체 바의 제2 세트는 Z 방향을 따라 반도체 바의 제1 세트 상에 적층된다. 도 3d 내지 도 3f를 참조하면, 부분(375(1))은 Z 방향을 따라 부분(373(1)) 위에 적층되고, 부분(375(2))은 Z 방향을 따라 부분(375(2)) 위에 적층된다.
게이트(예를 들어, G1, G2, G3 또는 G4)는 Fin FET(FinFET), 게이트 올 어라운드(Gate All Around: GAA), 트라이(tri)-게이트, 파이(Pi)-게이트 등에서 사용되는 것과 같은 임의의 적절한 구성으로 각각의 채널 구조체(예를 들어, 373의 일부 또는 375의 일부)를 덮거나 둘러쌀 수 있다. 게이트 재료는 GAA 구성의 모든 측면 상에서 각각의 채널 구조체를 둘러쌀 수 있다.
도 3a 내지 도 3c 및 도 3f를 참조하면, 제1 채널 구조체(373)는 각각 제1, 제2 및 제3 단자 구조체(391-393)에 의해 덮이거나 둘러싸일 수 있는 부분(373(3)-(5))을 포함할 수 있다. 제2 채널 구조체(375)는 각각 제1, 제2 및 제3 단자 구조체(391-393)에 의해 덮이거나 둘러싸일 수 있는 부분(375(3)-(5))을 포함할 수 있다. 일부 예에서, 부분(373(3)-(5) 및 375(3)-(5)) 중 하나 이상은 3D 반도체 장치(399)로부터 제거된다.
도 3g는 본 개시의 실시예에 따른 3D 반도체 장치(399)의 제1 부분의 평면도를 도시한다. G2는 G1 위에 적층되고, 분할 게이트 G1-G2는 스태거링된다. 제1 도전성 트레이스(353)는 노출된(예를 들어, 상위 게이트 G2에 의해 덮이지 않은) 부분(397)에서 G1에 접속된다. 일 예에서, 제1 도전성 트레이스(353)는 G2 및 N1을 우회한다. 제2 도전성 트레이스(363)는 G2에 접속된다. G4는 G3 위에 적층되고, 분할 게이트 G3-G4는 스태거링된다. 제3 도전성 트레이스(313)는 노출된(예를 들어, 상위 게이트 G4에 의해 덮이지 않은) 부분(398)에서 G3에 접속된다. 일 예에서, 제3 도전성 트레이스(313)는 N2 및 G4를 우회한다. 제4 도전성 트레이스(323)는 G4에 접속된다.
도 3h는 제1 라우팅 트랙(324)이 제1 도전성 트레이스(353) 및 제4 도전성 트레이스(323)에 도전성으로 접속되고 제2 라우팅 트랙(314)이 제2 도전성 트레이스(363) 및 제3 도전성 트레이스(313)에 도전성으로 접속되는 3D 반도체 장치(399)의 제2 부분의 평면도를 도시한다. 도 3i는 제1 부분과 제2 부분의 결합된 평면도를 도시하고, 따라서 상세한 설명은 간결함을 위해 생략된다. 제1 및 제2 라우팅 트랙(324 및 314)은 게이트 G1-G4 위에 형성될 수 있다.
다시 본 개시의 도 2a 및 도 3a를 참조하면, 2D 반도체 장치(299)에서, 양방향 구조체(예를 들어, 도전성 구조체(214))는 게이트 G1 및 G4를 도전성으로 커플링하는 데 사용된다. 그러나, 3D 반도체 장치(399)에서, 제1 도전성 트레이스(353) 및 제4 도전성 트레이스(323)는 게이트 G1 및 G4를 제1 라우팅 트랙(324)에 각각 도전성으로 커플링하도록 구성될 수 있으며, 여기서 제1 라우팅 트랙(324)은 단방향 구조체이다(예를 들어, X 방향에 평행). 따라서, pFET(예를 들어, P1) 및 nFET(예를 들어, N2)의 게이트 G1 및 G4가 다른 평면(예를 들어, 기판 평면(305) 및 평면(307))에 각각 형성될 때, 게이트 G1 및 G4는 단방향 형상을 갖는 동일한 라우팅 트랙(예를 들어, 제1 라우팅 트랙(341))을 공유하거나 액세스할 수 있어, 도전성 구조체(214)에 의해 구현되는 nFET 대 pFET 크로싱과 같은 추가 금속화의 필요성을 경감한다. 따라서, 양방향 구조체를 형성하는 것보다 단방향 구조체를 형성하는 것이 더 쉬울 수 있으므로, 양방향 구조체의 사용이 3D 반도체 장치(399)에서 제거되거나 감소될 수 있고 라우팅 혼잡이 감소될 수 있다.
양방향 구조체를 사용하는 것은 반도체 장치의 면적을 증가시킬 수 있고, 따라서 양방향 구조체를 제거하거나 감소시키는 것은 반도체 장치의 면적을 감소시킬 수 있다. 또한, 복수의 트랜지스터를 Z 방향을 따라 수직으로 적층하는 것(예를 들어, 도 3a, 도 3b, 도 3d 및 도 3e에 도시된 바와 같이 P1 및 N1을 수직으로 적층하고, P2 및 N2를 수직으로 적층하는 것)은 반도체 장치의 면적을 감소시킬 수 있다. 도 2a 및 도 3c를 비교하면, 도 2a의 XC(210)의 2D 면적은 X 방향을 따라 2 폴리 피치(예를 들어, 2 cpp)의 폭 및 Y 방향을 따라 적어도 8T의 높이를 커버한다. 높이는 위에서 설명한 대로 dh일 수 있다. 대조적으로, 도 3c의 XC(310)의 3D 면적은 X 방향을 따라 2 폴리 피치(예를 들어, 2 cpp)의 폭과 Y 방향을 따라 5T의 높이를 커버한다. 따라서, 3D 반도체 장치(399)의 트랜지스터 밀도는 2D 반도체 장치(299)의 트랜지스터 밀도보다 높을 수 있다.
도 2b, 도 2c 및 도 3c를 참조하면, X 및 Y 방향을 따른 도전성 구조체(213)의 선형 치수(예를 들어, d1-d3의 합) 및 도전성 구조체(214)의 선형 치수(예를 들어, d4-d6의 합)는 X 방향을 따른 제1 및 제2 라우팅 트랙(324 및 314)의 선형 치수 d7보다 길 수 있고, 따라서 도전성 구조체(213-214) 각각의 기생 커패시턴스 및/또는 저항은 제1 및 제2 라우팅 트랙(324 및 314) 각각의 기생 커패시턴스 및/또는 저항보다 클 수 있다. 따라서, XC(310)의 성능은 XC(210)의 성능보다 더 좋을 수 있다.
도 3l은 MUX(300)가 인버터(120)를 구현하는 인버터(320)를 추가로 포함하는 3D 반도체 장치(399)를 도시한다. 명료성을 위해, 도 3a 내지 도 3i를 참조하여 설명된 XC(310)의 다양한 구성 요소는 생략되며, 기판(301), 제1 및 제2 채널 구조체(373 및 375), 제1 및 제2 라우팅 트랙(324 및 314)을 포함하는 구성 요소가 도 3l에 도시된다. 인버터(320)는 기판 평면(305) 상과 같이 기판(301) 상에 형성된 트랜지스터 P3, 및 Z 방향을 따라 P3 상에 적층된 트랜지스터 N3을 갖는 트랜지스터(383)의 제3 스택을 포함할 수 있다. N3은 평면(308) 상에 형성될 수 있다. 도 1a 및 도 3l을 참조하면, P3은 게이트 G5, 단자 T9 및 단자 T10을 포함하고, N3은 게이트 G6, 단자 T11 및 단자 T12를 포함하며, 여기서 게이트 G5-G6은 공통 게이트(395)를 형성하기 위해 도전성으로 커플링될 수 있다. 도 3l에 도시된 일 예에서, 게이트 G5-G6은 물리적으로 접속된다. 제5 도전성 트레이스(343)는 공통 게이트(395)를 제1 및 제2 라우팅 트랙(324 및 314) 중 하나에 도전성으로 커플링하도록 구성될 수 있다. 일 예에서, 제5 도전성 트레이스(343)는 공통 게이트(395)를 제1 라우팅 트랙(324)에 커플링하도록 구성되고, 따라서 공통 게이트(395)는 'sel'에 커플링될 수 있다. P3은 제1 채널 구조체(373)의 일부를 추가로 포함할 수 있다. P3이 동작할 때, 제1 채널 구조체(373)의 일부는 P3에 대한 p-채널과 같은 반도체 채널을 제공할 수 있다. N3는 제2 채널 구조체(375)의 일부를 추가로 포함할 수 있다. N3이 동작할 때, 제2 채널 구조체(375)의 일부는 N3에 대해 n-채널과 같은 반도체 채널을 제공할 수 있다.
제3 스택(383)은 XC(310)에 대해 3D 반도체 장치(399)의 임의의 적절한 위치에 위치될 수 있다. 예를 들어, 제3 스택(383)은 XC(310) 외부에 위치될 수 있고 제1 스택(381) 및 제2 스택(382)에 평행하다. 대안적으로, 제3 스택(383)은 XC(310) 내부에 위치될 수 있다.
단자 T10-T11은 단자 구조체(303)로서 함께 커플링될 수 있고 도전성 트레이스(333)는 단자 T10-T11 또는 단자 구조체(303)를 제2 라우팅 트랙(314)에 도전성으로 커플링하도록 구성될 수 있으며, 여기서 단자 T10-T11은 인버터(320)의 출력 신호(예를 들어, '!sel')를 출력할 수 있다.
3D 반도체 장치(399)는 하나 이상의 로직 기능, 메모리 셀 등을 구현할 수 있는 로직 셀과 같은 하나 이상의 셀을 포함할 수 있다. 일 예에서, 3D 반도체 장치(399)는 XC(310)가 셀에 있는 셀을 포함한다. 또한, 셀은 인버터(320)를 포함할 수 있고, 따라서 MUX(300)는 셀에 있다.
도 4는 본 개시의 일 실시예에 따른 CFET-기반 로직 설계를 위해 개시된 XC(310)를 사용하는 예시적인 3D 반도체 장치(499)의 평면도를 도시한다. 3D 반도체 장치(499)는 XC(410) 및 인버터(420)를 추가로 포함하는 MUX(400)를 포함할 수 있다. 일 예에서, MUX(400)는 MUX(300)의 구성 요소와 동일하거나 유사한 구성 요소를 포함할 수 있고, XC(410)는 XC(310)의 구성 요소와 동일하거나 유사한 구성 요소를 포함할 수 있고, 인버터(420)는 인버터(320)의 구성 요소와 동일하거나 유사한 구성 요소를 포함할 수 있으므로, MUX(400), XC(410) 및 인버터(420)에 대한 상세한 설명은 간결함을 위해 생략된다.
일 예에서, MUX(400)는 인버터(430)의 입력 핀 상의 신호 'i'를 반전하여 신호 'a'(즉, 'a' = '!i')를 생성하도록 구성된 인버터(430)를 추가로 포함한다. 신호 'a'는 XC(410)로의 제1 입력이 된다. 또한, MUX(400)는 신호 'a'를 XC(410)로의 제2 입력이 되는 신호 'b'로 반전시키도록 구성된 인버터(440)를 포함하며, 여기서 신호 'a'와 'b'는 서로 반전되어, 신호 'b'를 원래 입력 신호 'i'의 이중 반전으로 효과적으로 만든다. MUX(400)는 또한 예를 들어, 인접한 셀 또는 멀티플렉서로부터 MUX(400)를 전기적으로 절연할 수 있는 더미(dummy) 게이트(451-452)를 포함할 수 있다.
본 개시의 실시예는 특정 지오메트리(geometry), 회로 개략 등과 같은 특정 상세 사항으로 설명된다. 그러나, 본원의 기술은 이러한 특정 상세 사항에서 벗어나는 다른 실시예에서 실시될 수 있고, 이러한 상세 사항은 설명의 목적을 위한 것이며 제한적이지 않다는 것을 이해해야 한다. 일반적으로, 실시예는 제1 전송 게이트 및 제2 전송 게이트를 포함하는 전송 게이트 쌍을 형성하는 데 적용될 수 있다. 제1 전송 게이트는 서로 반전된 한 쌍의 신호(예를 들어, 한 쌍의 반전 신호)에 의해 제어될 수 있다. 제2 전송 게이트는 또한 한 쌍의 반전 신호에 의해 제어될 수 있다. 또한, 반전 신호의 쌍의 각각의 하나는 두 트랜지스터 중 하나가 제1 전송 게이트(제1 신호 경로에 해당)에 있고 두 트랜지스터 중 다른 하나가 제2 전송 게이트(제2 신호 경로에 대응)에 있는 두 트랜지스터를 제어할 수 있다.
상술한 바와 같이, 분할 게이트 구조체 및 제조 프로세스는 제1 전송 게이트에서 분할 게이트의 제1 쌍을 형성하는 데 사용될 수 있다. 유사하게, 분할 게이트의 제2 쌍이 제2 전송 게이트에 형성될 수 있다. 따라서, 트랜지스터 밀도 및 전송 게이트 쌍의 성능이 개선될 수 있다. 또한, 분할 게이트 구조체를 사용하여 양방향 구조체를 형성하는 복잡성이 감소되거나 제거할 수 있으며, 전송 게이트 쌍에 대한 레이아웃 또는 설계가 단순화될 수 있다.
제1 전송 게이트 및 제2 전송 게이트의 각각은 상보형 트랜지스터를 포함할 수 있다. 상보형 트랜지스터는 임의의 적절한 배열을 가질 수 있다. 예를 들어, n-형 트랜지스터가 p-형 트랜지스터 위에 적층될 수 있다. 대안적으로, p-형 트랜지스터가 n-형 트랜지스터 위에 적층될 수 있다. 상보형 트랜지스터가 CFET인 경우, CFET는 임의의 적절한 배열을 가질 수 있다. 예를 들어, nFET가 pFET 위에 적층될 수 있다. 대안적으로, pFET가 nFET 위에 적층될 수 있다. 상술한 실시예는 위의 상황에 적합하게 적응될 수 있다.
상보형 트랜지스터를 적층하는 것 외에, 복수의 p-형 트랜지스터가 적층될 수 있다. 유사하게, 복수의 n-형 트랜지스터가 적층될 수 있다. 유사하게, 복수의 pFET가 적층될 수 있고, 복수의 nFET가 적층될 수 있다. 상술한 실시예는 위의 상황에 적합하게 적응될 수 있다.
본 개시의 3D 반도체 장치(399 및 499), MUX(300 및 400) 및 XC(310 및 410)는 그 전체 내용이 참조로 본원에 통합되는, 2018년 11월 30일에 출원되고 발명의 명칭이 "적층된 게이트를 갖는 반도체 장치 및 그 제조 방법"인 미국 특허 출원 16/206,513호에 개시된 것과 같은 임의의 적절한 구조, 구성 요소, 재료 시스템, 치수 및 제조 프로세스를 사용하여 제조될 수 있다. 예를 들어, 제1 스택(381)(분할 게이트 G1-G2 및 유전층(371) 포함) 및 제2 스택(382)(분할 게이트 G3-G4 및 유전층(371) 포함)은 미국 특허 출원 16/206,513호의 구조 및 재료 시스템과 유사하거나 동일한 구조 및 재료 시스템을 가질 수 있다.
실시예는 적층형 SRAM뿐만 아니라 다른 트랜지스터 유형과 같은 추가의 3D 디바이스를 포함할 수 있는 3D 반도체 장치에 적합하게 적응될 수 있다.
이전의 설명에서, 프로세싱 시스템의 특정 지오메트리 및 다양한 구성 요소 및 내부에서 사용된 프로세스의 설명과 같은 특정 상세 사항이 제시되었다. 그러나, 본원의 기술은 이러한 특정 상세 사항에서 벗어나는 다른 실시예에서 실시될 수 있고 이러한 상세 사항은 설명의 목적을 위한 것이며 제한적인 것이 아님을 이해해야 한다. 본원에 개시된 실시예는 첨부 도면을 참조하여 설명되었다. 유사하게, 설명의 목적을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시예는 이러한 특정 상세 사항 없이도 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성 요소는 동일한 참조 부호로 표기되어, 중복되는 설명이 생략될 수 있다.
다양한 실시예를 이해하는 것을 돕기 위해 다양한 기술이 복수의 개별 동작으로서 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서 종속적이라는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 표시 순서대로 수행될 필요가 없다. 설명된 동작은 설명된 실시예와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작이 추가 실시예에서 생략될 수 있다.
본원에 사용된 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 프로세싱되는 객체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있으며, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조, 또는 박막과 같은 베이스 기판 구조 상에 또는 그 위에 놓인 층일 수 있다. 따라서, 기판은 패턴화되거나 패턴화되지 않은 임의의 특정 베이스 구조, 하위 층 또는 상위 층에 한정되지 않으며, 오히려 이러한 임의의 층 또는 베이스 구조 및 층 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만, 이것은 단지 설명을 위한 것이다.
본 기술 분야의 통상의 기술자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 상술한 기술의 동작에 대해 많은 변형이 이루어질 수 있음을 이해할 것이다. 이러한 변형은 본 개시의 범위를 커버하도록 의도된다. 이와 같이, 본 발명의 실시예에 대한 상술한 설명은 제한적인 것으로 의도되지 않는다. 오히려, 본 발명의 실시예에 대한 임의의 제한은 다음 청구항에서 제시된다.
본 개시의 양태가 예로서 제안된 그 특정 실시예와 관련하여 설명되었지만, 예에 대한 대안, 수정 및 변형이 이루어질 수 있다. 따라서, 본원에 제시된 실시예는 예시적인 것이며 제한적인 것으로 의도되지 않는다. 아래에 제시된 청구항의 범위를 벗어나지 않고도 이루어질 수 있는 변화가 있다.

Claims (17)

  1. 반도체 장치로서,
    기판 상에 형성된 제1 트랜지스터 및 상기 기판의 기판 평면에 실질적으로 수직인 Z 방향을 따라 상기 제1 트랜지스터 상에 적층된 제2 트랜지스터를 포함하는 트랜지스터들의 제1 스택(stack);
    상기 기판 상에 형성된 제3 트랜지스터 및 상기 Z 방향을 따라 상기 제3 트랜지스터 상에 적층된 제4 트랜지스터를 포함하는 트랜지스터들의 제2 스택;
    제1 라우팅 트랙(routing track) 및 상기 제1 라우팅 트랙으로부터 전기적으로 절연된 제2 라우팅 트랙으로서, 상기 제1 라우팅 트랙 및 상기 제2 라우팅 트랙은 상기 기판 평면에 평행한 X 방향으로 연장되는, 제1 라우팅 트랙 및 제2 라우팅 트랙;
    상기 제1 트랜지스터의 제1 게이트 및 상기 제4 트랜지스터의 제4 게이트를 상기 제1 라우팅 트랙에 각각 도전성으로 커플링하도록 구성된 제1 도전성 트레이스(trace) 및 제4 도전성 트레이스;
    상기 제2 트랜지스터의 제2 게이트 및 상기 제3 트랜지스터의 제3 게이트를 상기 제2 라우팅 트랙에 각각 도전성으로 커플링하도록 구성된 제2 도전성 트레이스 및 제3 도전성 트레이스; 및
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 4개의 소스/드레인(S/D) 단자를 각각 도전성으로 커플링하도록 구성된 제1 단자 구조체를 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 라우팅 트랙 및 상기 제2 라우팅 트랙의 각각은 상기 Z 방향을 따라 상기 트랜지스터들의 제1 스택 및 상기 트랜지스터들의 제2 스택 위의 평면에 위치되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 나머지 S/D 단자들을 도전성으로 커플링하도록 구성된 제2 단자 구조체를 더 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 나머지 S/D 단자들을 도전성으로 커플링하도록 구성된 제3 단자 구조체를 더 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    인버터 회로의 입력 신호를 상기 인버터 회로의 출력 신호로 반전시키도록 구성된 인버터 회로를 더 포함하고, 상기 출력 신호는 상기 입력 신호의 반전된 신호인, 반도체 장치.
  6. 제5항에 있어서,
    상기 인버터 회로는,
    상기 기판 상에 형성된 제5 트랜지스터 및 상기 Z 방향을 따라 상기 제5 트랜지스터 상에 적층된 제6 트랜지스터를 포함하는 트랜지스터들의 제3 스택; 및
    공통 게이트를 상기 제1 라우팅 트랙 및 상기 제2 라우팅 트랙 중 하나에 도전성으로 커플링하도록 구성된 제5 도전성 트레이스로서, 상기 공통 게이트는 상기 입력 신호에 도전성으로 커플링된 상기 제5 트랜지스터의 제5 게이트 및 상기 제6 트랜지스터의 제6 게이트를 포함하는, 제5 도전성 트레이스를 포함하는, 반도체 장치.
  7. 제5항에 있어서,
    상기 입력 신호를 상기 제1 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스; 및
    상기 출력 신호를 상기 제2 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스를 더 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    제1 신호를 상기 제1 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스; 및
    제2 신호를 상기 제2 라우팅 트랙에 도전성으로 커플링하도록 구성된 도전성 트레이스로서, 상기 제2 신호는 상기 제1 신호의 반전된 신호인, 도전성 트레이스를 더 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 트랜지스터의 상기 제2 게이트는 상기 Z 방향을 따라 상기 제1 트랜지스터의 상기 제1 게이트 바로 위에 적층되고, 상기 제4 트랜지스터의 상기 제4 게이트는 상기 Z 방향을 따라 상기 제3 트랜지스터의 상기 제3 게이트 바로 위에 적층되는, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 도전성 트레이스는 상기 제2 트랜지스터 및 상기 제2 트랜지스터의 상기 제2 게이트를 우회하고, 상기 제3 도전성 트레이스는 상기 제4 트랜지스터 및 상기 제4 트랜지스터의 상기 제4 게이트를 우회하는, 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 n-형 트랜지스터 및 p-형 트랜지스터를 포함하는 상보형 트랜지스터들이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상보형 트랜지스터들인, 반도체 장치.
  12. 제6항에 있어서,
    상기 제2 트랜지스터의 상기 제2 게이트는 상기 제1 트랜지스터의 상기 제1 게이트 상에 적층되고 상기 제4 트랜지스터의 상기 제4 게이트는 상기 제3 트랜지스터의 상기 제3 게이트 상에 적층되고, 상기 제1 라우팅 트랙 및 상기 제2 라우팅 트랙은 상기 Z 방향을 따라 상기 제1 게이트, 상기 제2 게이트, 상기 제3 게이트 및 상기 제4 게이트 위의 하나 이상의 평면에 위치되고, 상기 제1 도전성 트레이스 및 상기 제2 도전성 트레이스는 공간적으로 분리되고, 상기 제1 도전성 트레이스는 상기 제2 트랜지스터 및 상기 제2 트랜지스터의 상기 제2 게이트를 우회하고, 상기 제2 도전성 트레이스는 상기 제1 트랜지스터 및 상기 제1 트랜지스터의 상기 제1 게이트를 우회하고, 상기 제3 도전성 트레이스 및 상기 제4 도전성 트레이스는 공간적으로 분리되고, 상기 제3 도전성 트레이스는 상기 제4 트랜지스터 및 상기 제4 트랜지스터의 상기 제4 게이트를 우회하고, 상기 제4 도전성 트레이스는 상기 제3 트랜지스터 및 상기 제3 트랜지스터의 상기 제3 게이트를 우회하고, 상기 제5 도전성 트레이스는 상기 제1 라우팅 트랙에 도전성으로 커플링되고;
    상기 반도체 장치는 상기 출력 신호를 상기 제2 라우팅 트랙에 커플링하도록 구성된 도전성 트레이스를 더 포함하는, 반도체 장치.
  13. 제1항에 있어서,
    상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제2 게이트의 최대 단면적인 제2 게이트 면적은 상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제1 게이트의 최대 단면적인 제1 게이트 면적 이상이고, 상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제4 게이트의 최대 단면적인 제4 게이트 면적은 상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제3 게이트의 최대 단면적인 제3 게이트 면적 이상이고, 상기 제2 게이트는 상기 제1 게이트 위에 스태거링(staggering)되고, 상기 제4 게이트는 상기 제3 게이트 위에 스태거링되는, 반도체 장치.
  14. 제1항에 있어서,
    상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제2 게이트의 최대 단면적인 제2 게이트 면적은 상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제1 게이트의 최대 단면적인 제1 게이트 면적 미만이고, 상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제4 게이트의 최대 단면적인 제4 게이트 면적은 상기 Z 방향에 실질적으로 수직인 평면과 교차하는 상기 제3 게이트의 최대 단면적인 제3 게이트 면적 미만이고, 상기 제2 게이트는 상기 제1 게이트 위에 스태거링되고, 상기 제4 게이트는 상기 제3 게이트 위에 스태거링되는, 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 제1 트랜지스터의 상기 제1 게이트가 반도체 바(bar)들의 제1 세트를 둘러싸며 부착되는 상기 Z 방향을 따라 적층된 상기 반도체 바들의 제1 세트를 더 포함하고, 상기 제2 트랜지스터는 상기 제2 트랜지스터의 상기 제2 게이트가 반도체 바들의 제2 세트를 둘러싸며 부착되는 상기 Z 방향을 따라 적층된 상기 반도체 바들의 제2 세트를 더 포함하는, 반도체 장치.
  16. 제15항에 있어서,
    상기 반도체 바들의 제2 세트는 상기 Z 방향을 따라 상기 반도체 바들의 제1 세트 상에 적층되는, 반도체 장치.
  17. 제1항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트는 하나 이상의 유전성 재료를 포함하는 유전층에 의해 분리 및 도전적으로 절연되고, 상기 제3 게이트 및 상기 제4 게이트는 상기 유전층에 의해 분리 및 도전적으로 절연되는, 반도체 장치.
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