KR101508425B1 - 듀얼 포트 sram 연결 구조물 - Google Patents
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Abstract
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터(각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함); 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들; 읽기 및 쓰기를 위해 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들; 제 1 인버터의 제 1의 2개의 풀다운 디바이스들(PD-11 및 PD-12)에 접촉하는 제 1 콘택 피처; 및 제 2 인버터의 제 2의 2개의 풀다운 디바이스들(PD-21 및 PD-22)에 접촉하는 제 2 콘택 피처를 포함한다.
Description
본 발명은 반도체 디바이스에 관한 것이다.
딥 서브 마이크론 집적 회로 기술에서, 내장된 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스는 고속 통신, 이미지 처리 및 시스템 온 칩(system-on-chip; SOC) 제품의 인기있는 저장 유닛이 되었다. 예를 들어, 듀얼 포트(dual port; DP) SRAM 디바이스는 1 사이클에서 1R (읽기) 1W (쓰기), 또는 2R (읽기)와 같은 병령 동작을 허용하므로, 단일 포트 SRAM 보다 높은 대역폭을 갖는다. 감소된 피처 크기 및 증가된 패킹 밀도를 갖는 진보된 기술에서, 셀 구조물의 낮은 부하 및 높은 속도는 내장된 메모리 및 SOC 제품의 중요한 요소이다. 다양한 게이트 구조물이 높은 패킹 밀도 및 높은 속도를 달성하기 위해 구현된다. 예를 들어, U자 모양 게이트 구조물이 SRAM 구조물에 이용된다. 그러나, U자 모양 게이트 구조물은 풀다운(pull-down; PD) 디바이스 변화 및 핀 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 구조물 상의 통합 문제를 포함하는 잠재적인 문제들을 유도한다. 더욱이, U자 모양 게이트 구조물에서 임계 선폭 균일성(critical dimension uniformity; CDU)은 또한 네킹 및 누설 문제를 도입한다. 따라서, U자 모양 게이트 구조물은 SRAM 셀 안정성에 영향을 미치고, 확대 (또는 축소) 능력을 제한한다.
그러므로, 상기 문제들을 다루기 위한 새로운 구조물 및 방법을 갖는 것이 바람직하다.
본 발명개시는 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터(각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함); 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들; 읽기 및 쓰기를 위해 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들; 제 1 인버터의 제 1의 2개의 풀다운 디바이스들(PD-11 및 PD-12)에 접촉하는 제 1 콘택 피처; 및 제 2 인버터의 제 2의 2개의 풀다운 디바이스들(PD-21 및 PD-22)에 접촉하는 제 2 콘택 피처를 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀의 일 실시예를 제공한다.
본 발명개시는 또한 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터(각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함); 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들(PG1, PG2, PG3 및 PG4); 읽기 및 쓰기를 위해 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들; 및 PG1, PG2, PG3 및 PG4에 각각 접촉하는 4개의 콘택 피처들(C1, C2, C3 및 C4)을 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀의 다른 실시예를 제공한다. SRAM 셀은 제 1 방향으로 향하는 길게 늘어진 형태를 갖고, C1, C2, C3 및 C4는 C1, C2, C3 및 C4 각각이 제 1 방향에서 서로 오프셋되도록 구성된다.
본 발명개시는 또한 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터를 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀의 또 다른 실시예를 제공한다. 제 1 인버터는 제 1 풀업 디바이스(PU1) 및 2개의 풀다운 디바이스들(PD-11 및 PD-12)을 포함하고, 제 2 인버터는 제 2 풀업 디바이스(PU2) 및 다른 2개의 풀다운 디바이스들(PD-21 및 PD-22)을 포함한다. SRAM 셀은 또한 PD-11 및 PD-12의 게이트 단자를 물리적으로 연결하는 제 1 U자 모양 게이트; PD-21 및 PD-22의 게이트 단자들을 물리적으로 연결하는 제 2 U자 모양 게이트; PU1의 드레인 및 PD-11 및 PD-12의 제 1 공통 드레인에 접촉하는 제 1 롱 콘택 피처; 및 PU2의 드레인 및 PD-21 및 PD-22의 제 2 공통 드레인에 접촉하는 제 2 롱 콘택 피처를 포함한다.
본 발명개시에 따르면, 듀얼 포트 SRAM 연결 구조물을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 듀얼 포트 스태틱 랜덤 액세스 메모리(DP SRAM) 셀의 개략도이다.
도 2는 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 개략도이다.
도 3은 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 개략도이다.
도 4, 도 5, 도 6, 도 7 및 도 9는 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 8은 일 실시예에 따라 구성된 도 7의 DP SRAM 셀 구조물에 통합된 상호접속 구조물의 단면도이다.
도 10은 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 11은 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 12는 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 13은 일 실시예에 따라 구성된 복수의 셀을 갖는 DP SRAM 구조물의 단면도이다.
도 14는 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀 또는 DP SRAM 셀의 일부의 평면도이다.
도 15는 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 구조물의 개략도이다.
도 16은 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 구조물의 개략도이다.
도 17은 또 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 구조물의 개략도이다.
도 1은 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 듀얼 포트 스태틱 랜덤 액세스 메모리(DP SRAM) 셀의 개략도이다.
도 2는 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 개략도이다.
도 3은 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 개략도이다.
도 4, 도 5, 도 6, 도 7 및 도 9는 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 8은 일 실시예에 따라 구성된 도 7의 DP SRAM 셀 구조물에 통합된 상호접속 구조물의 단면도이다.
도 10은 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 11은 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 12는 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 13은 일 실시예에 따라 구성된 복수의 셀을 갖는 DP SRAM 구조물의 단면도이다.
도 14는 다양한 실시예들에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀 또는 DP SRAM 셀의 일부의 평면도이다.
도 15는 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 구조물의 개략도이다.
도 16은 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 구조물의 개략도이다.
도 17은 또 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 구조물의 개략도이다.
다음의 발명개시는 다양한 실시예들의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
도 1은 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 듀얼 포트(DP) SRAM 셀(100)의 개략도이다. 일 실시예에서, DP SRAM 셀(100)은 핀 전계 효과 트랜지스터(FinFET)를 포함한다. 다른 실시예에서, DP SRAM 셀(100)은 평면 전계 효과 트랜지스터(FET)를 포함한다. DP SRAM 셀(100)은 교차 결합된 제 1 인터터 및 제 2 인버터를 포함한다. 제 1 인버터는 p형 전계 효과 트랜지스터(pFET)로 형성된 제 1 풀업 디바이스를 포함하고, 이는 PU-1로 언급된다. 제 1 인버터는 또한 n형 전계 효과 트랜지스터(nFET)로 형성되고 병렬 모드로 구성된 제 1 복수의 풀다운 디바이스들을 포함한다. 특히, 제 1 복수의 풀다운 디바이스의 드레인들은 전기적으로 서로 연결되고, 대응하는 소스들은 전기적으로 서로 연결되며, 대응하는 게이트들은 전기적으로 서로 연결된다. 제 2 인버터는 pFET로 형성된 제 2 풀업 디바이스를 포함하고, 이는 PU-2로 언급된다. 제 2 인버터는 또한 nFET로 형성되고 병렬 모드로 구성된 제 2 복수의 풀다운 디바이스들을 포함한다. 제 1 복수의 풀다운 디바이스들의 수 및 제 2 복수의 풀다운 디바이스들의 수는 균형된 셀 구조물을 위해 동일하다. 일 실시예에서, 제 1 복수의 풀다운 디바이스들은 2개의 nFET들을 포함하고, 이들은 각각 PD-11 및 PD-12로 언급된다. 일 실시예에서, 제 2 복수의 풀다운 디바이스들은 2개의 nFET들을 포함하고, 이들은 각각 PD-21 및 PD-22로 언급된다.
PU-1, PD-11 및 PD-12의 드레인들은 전기적으로 서로 연결되어, 제 1 드레인 노드(또는 제 1 노드)를 정의한다. PU-2, PD-21 및 PD-22의 드레인들은 전기적으로 서로 연결되어, 제 2 드레인 노드(또는 제 2 노드)를 정의한다. PU-1, PD-11 및 PD-12의 게이트들은 전기적으로 연결되어 제 2 노드에 결합된다. PU-2, PD-21 및 PD-22의 게이트들은 전기적으로 연결되어 제 1 노드에 결합된다. PU-1 및 PU-2의 소스들은 전력 라인(Vcc 라인)에 전기적으로 연결된다. PD-11, PD-12, PD-21, 및 PD-22의 소스들은 상보성 전력 라인(Vss 라인)에 전기적으로 연결된다. DP SRAM 셀 레이아웃의 일 실시예에서, PD-11 및 PD-12의 소스들은 제 1 Vss 라인에 전기적으로 연결되고, PD-21 및 PD-22의 소스들은 제 2 Vss 라인에 전기적으로 연결된다.
DP SRAM 셀(100)은 제 1 포트(포트-A) 및 제 2 포트(포트-B)를 더 포함한다. 일 실시예에서, 포트-A 및 포트-B는 적어도 4개의 패스 게이트 디바이스를 포함하고, 이들은 각각 PG-1, PG-2, PG-3 및 PG-4로 언급된다. 포트-A는 제 1 패스 게이트 디바이스(PG-1) 및 제 2 패스 게이트 디바이스(PG-2)를 포함한다. 포트-B는 제 3 패스 게이트 디바이스(PG-3) 및 제 4 패스 게이트 디바이스(PG-4)를 포함한다. PG-1의 드레인은 제 1 비트 라인(A_BL로 언급됨)에 전기적으로 연결된다. PG-1의 소스는 제 1 노드에 전기적으로 연결된다. PG-1의 게이트는 제 1 워드 라인(포트-A WL로 언급됨)에 전기적으로 연결된다. PG-2의 드레인은 제 1 비트 라인바(A_BLB)에 전기적으로 연결된다. PG-2의 소스는 제 2 노드에 전기적으로 연결된다. PG-2의 게이트는 제 1 워드 라인(포트-A WL)에 전기적으로 연결된다. PG-3의 드레인은 제 2 비트 라인(B_BL)에 전기적으로 연결된다. PG-3의 소스는 제 1 노드에 전기적으로 연결된다. PG-3의 게이트는 제 2 워드 라인(포트-B WL)에 전기적으로 연결된다. PG-4의 드레인은 제 2 비트 라인바(B_BLB)에 전기적으로 연결된다. PG-4의 소스는 제 2 노드에 전기적으로 연결된다. PG-4의 게이트는 제 2 워드 라인(포트-B WL)에 전기적으로 연결된다.
셀(100)은 추가적인 풀다운 디바이스 및 패스 게이트 디바이스와 같은 추가적인 디바이스들을 포함할 수 있다. 특히, 제 1 인버터는 PD-11 및 PD-12의 구성과 유사하게 병렬로 구성된 다수의 풀다운 디바이스들을 포함한다. 보다 구체적으로, 제 1 인버터의 풀다운 디바이스들의 드레인들은 전기적으로 서로 연결된다. 제 1 인버터의 풀다운 디바이스들의 소스들은 전기적으로 서로 연결된다. 제 1 인버터의 풀다운 디바이스들의 게이트들은 전기적으로 서로 연결된다. 제 2 인버터는 균형을 위해 PD-21 및 PD-22의 구성과 유사하게 병렬로 구성된 같은 수의 풀다운 디바이스들을 포함한다. 특히, 제 2 인버터의 풀다운 디바이스들의 드레인들은 전기적으로 서로 연결된다. 제 2 인버터의 풀다운 디바이스들의 소스들은 전기적으로 서로 연결된다. 제 2 인버터의 풀다운 디바이스들의 게이트들은 전기적으로 서로 연결된다.
제 1 포트는 제 1 패스 게이트 디바이스 또는 병렬로 구성된 다수의 제 1 패스 게이트 디바이스들(여전히 PG-1으로 나타남)을 포함한다. 특히, 다수의 제 1 패스 게이트 디바이스들은, 드레인들, 소스들 및 게이트들이 각각 서로 전기적으로 연결되도록 구성된다. 보다 구체적으로, 제 1 패스 게이트 디바이스(PG-1)의 드레인들은 제 1 비트 라인(A_BL)에 전기적으로 연결된다. PG-1의 소스들은 제 1 노드에 전기적으로 연결된다. PG-1의 게이트들은 제 1 워드 라인(포트-A WL)에 전기적으로 연결된다.
유사하게, 제 1 포트는 제 2 패스 게이트 디바이스 또는 병렬로 구성된 같은 수의 제 2 패스 게이트 디바이스들(여전히 PG-2로 나타남)을 포함한다. 특히, 다수의 제 2 패스 게이트 디바이스들은, 드레인들, 소스들 및 게이트들이 각각 서로 전기적으로 연결되도록 구성된다. 보다 구체적으로, PG-2의 드레인들은 제 1 비트 라인바(A_BLB)에 전기적으로 연결된다. PG-2의 소스들은 제 2 노드에 전기적으로 연결된다. PG-2의 게이트들은 제 1 워드 라인(포트-A WL)에 전기적으로 연결된다.
제 2 포트는 제 3 패스 게이트 디바이스 또는 병렬로 구성된 같은 수의 제 3 패스 게이트 디바이스들(여전히 PG-3으로 나타남)을 포함한다. 특히, 다수의 제 3 패스 게이트 디바이스들은, 드레인들, 소스들 및 게이트들이 각각 서로 전기적으로 연결되도록 구성된다. 보다 구체적으로, PG-3의 드레인들은 제 2 비트 라인(B_BL)에 전기적으로 연결된다. PG-3의 소스들은 제 1 노드에 전기적으로 연결된다. PG-3의 게이트는 제 2 워드 라인(포트-B WL)에 전기적으로 연결된다.
제 2 포트는 제 4 패스 게이트 디바이스 또는 병렬로 구성된 같은 수의 제 4 패스 게이트 디바이스들(여전히 PG-4로 나타남)을 포함한다. 특히, 다수의 제 4 패스 게이트 디바이스들은, 드레인들, 소스들 및 게이트들이 각각 서로 전기적으로 연결되도록 구성된다. 보다 구체적으로, PG-4의 드레인들은 제 2 비트 라인바(B_BLB)에 전기적으로 연결된다. PG-4의 소스들은 제 2 노드에 전기적으로 연결된다. PG-4의 게이트들은 제 2 워드 라인(포트-B WL)에 전기적으로 연결된다.
SRAM 셀(100)의 본 실시예에서, 셀에서 FET의 총 수는 12보다 많다.
도 2는 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 듀얼 포트(DP) SRAM 셀(102)의 개략도이다. SRAM 셀(102)은 도 1의 SRAM 셀(100)과 유사하지만, 도 2에 나타난 바와 같이 상이한 라우팅 및 구성을 갖는다.
도 3은 또 다른 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 듀얼 포트(DP) SRAM 셀(104)의 개략도이다. SRAM 셀(104)은 도 1의 SRAM 셀(100)의 일 실시예와 유사하고, 여기서 풀다운 디바이스들의 수 및 패스 게이트 디바이스들의 수는 4보다 많다. SRAM 셀(104)에서, 제 1 인버터는 6개의 풀다운 디바이스들(PD-11, PD-12, PD-13, PD-14, PD-15 및 PD-16)을 포함한다. 제 2 인버터는 6개의 풀다운 디바이스들(PD-21, PD-22, PD-23, PD-24, PD-25 및 PD-26)을 포함한다. 추가적으로, SRAM 셀(104)은 제 1 포트 및 제 2 포트를 형성하도록 구성된 8개의 패스 게이트 디바이스들을 포함한다. 특히, 포트-A는 4개의 패스 게이트 디바이스들(PG-11, PG-12, PG-21 및 PG-22)을 포함한다. 포트-B는 4개의 패스 게이트 디바이스들(PG-31, PG-32, PG-41 및 PG-42)을 포함한다. PG-11 및 PG-12의 드레인들은 제 1 비트 라인(A_BL)에 전기적으로 연결된다. PG-11 및 PG-12의 소스들은 제 1 노드에 전기적으로 연결된다. PG-11 및 PG-12의 게이트들은 제 1 워드 라인(포트-A WL로 언급됨)에 전기적으로 연결된다. PG-21 및 PG-22의 드레인들은 제 1 비트 라인바(A_BLB)에 전기적으로 연결된다. PG-21 및 PG-22의 소스들은 제 2 노드에 전기적으로 연결된다. PG-21 및 PG-22의 게이트들은 제 1 워드 라인(포트-A WL)에 전기적으로 연결된다. PG-31 및 PG-32의 드레인들은 제 2 비트 라인(B_BL)에 전기적으로 연결된다. PG-31 및 PG-32의 소스들은 제 1 노드에 전기적으로 연결된다. PG-31 및 PG-32의 게이트들은 제 2 워드 라인(포트-B WL)에 전기적으로 연결된다. PG-41 및 PG-42의 드레인들은 제 2 비트 라인바(B_BLB)에 전기적으로 연결된다. PG-41 및 PG-42의 소스들은 제 2 노드에 전기적으로 연결된다. PG-41 및 PG-42의 게이트들은 제 2 워드 라인(포트-B WL)에 전기적으로 연결된다.
SRAM 셀(104)에서, 풀다운 디바이스들의 수는 패스 게이트 디바이스들의 수보다 많다. 특히, 비율 "R"은 R=Npd/Npg로 정의되고, 여기서 Npd는 SRAM 셀의 풀다운 디바이스들의 수이고, Npg는 SRAM 셀의 패스 게이트 디바이스들의 수이다. 비율 R은 SRAM 셀의 싱크 전류, 액세스 속도, 및 디바이스 신뢰성을 증가시키기 위해 1보다 크다. 비율 R은 다양한 예들에서, 3/2, 2, 또는 5/4일 수 있다. 셀에 있는 nFET 및 pFET의 총 수는 12보다 커서, 비율 R이 1보다 크게 조정된다. 도 3에 나타난 본 실시예에서, 비율 R은 3/2이고, FET의 총 수는 22개이다.
일 실시예에서, SRAM 셀(104)(또는 100 또는 102)은 핀 같은(fin-like) 활성 영역 및 향상된 성능 및 증가된 패킹 밀도를 갖는 FinFET를 포함한다. 다양한 n형 FinFET(nFinFET) 및 p형 FinFET(pFinFET)가 임의의 적절한 기술에 의해 형성될 수 있다. 일 실시예에서, 다양한 nFinFET 및 pFinFET는 트렌치를 형성하기 위해 반도체를 에칭하는 단계, 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처 및 핀 활성 영역을 형성하기 위해 트렌치를 부분적으로 충진(fill)하는 단계를 포함하는 공정에 의해 형성된다. 본 실시예를 증진하기 위해서, 에피택시 반도체층이 핀 활성 영역 상에 선택적으로 형성된다. 다른 실시예에서, 다양한 FinFET는 반도체 기판 상에 유전층을 퇴적하는 단계, 유전층의 개구부를 형성하기 위해 유전층을 에칭하는 단계, 핀 활성 영역 및 STI 피처를 형성하기 위해 개구부 내의 반도체 기판 상에 반도체 물질(예컨대, 실리콘)을 선택적으로 에피택시 성장시키는 단계를 포함하는 공정에 의해 형성된다. 다른 실시예에서, 다양한 FinFET은 향상된 이동성 및 디바이스 성능을 위해 변형된 피처를 포함할 수 있다. 예를 들어, pFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 게르마늄을 포함한다. 또 다른 예를 들어, pFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 카바이드를 포함한다. 다른 실시예에서, 다양한 FinFET은 고유전율/금속 게이트 기술을 이용하여 형성되고, 여기서 게이트는 고유전율(high k) 유전체를 갖는 게이트 유전체 및 금속을 갖는 게이트 전극을 포함한다.
DP SRAM 셀(100, 102 및 104)(총괄하여 DP SRAM 셀로 언급됨)에서, 다양한 FET들은 콘택, 비아 및 금속 라인을 갖는 상호접속 구조물에 의해 결합된다. 특히, DP SRAM 셀은 배경기술에서 논의된 문제들을 다루도록 구성되고 설계된 비아 피처 및/또는 콘택 피처를 포함한다. 일 실시예에서, DP SRAM 셀은 2개 이상의 풀다운 디바이스들의 게이트들에 놓이고 이들에 접촉하는 롱 콘택 피처(long contact feature)를 포함한다. 실시예를 증진하기 위해서, 풀다운 디바이스들의 게이트는 제 1 방향으로 정렬되고, 롱 콘택 피처는 제 1 방향에 직교하는 제 2 방향으로 정렬된다. 다른 실시예들에, 패스 게이트 디바이스들을 각각 연결하는 콘택 피처들이 비대칭 구성으로 배치된다. 실시예를 증진하기 위해서, DP SRAM 셀의 어레이에서, 다수의 셀들의 패스 게이트 디바이스들과 연관된 콘택 피처는 지그재그 구성으로 설계된다. 또 다른 실시예에서, DP SRAM 셀은 2개의 인접한 병렬 게이트를 지향하고 2개의 인접한 병렬 게이트들 간에 자기 정렬된 롱 자기 정렬된 콘택 피처(long self-aligned contact feature)를 포함한다. 또 다른 실시예에서, DP SRAM 셀은 콘택층과 제 1 금속층(M1 층) 간에 수직으로 배치된 비아 제로층(비아-0 층)을 포함한다. 비아-0는 공간 확대 및 패킹 밀도 향상을 위해 콘택층의 콘택 피처들과 M1 층의 금속 라인들 간에 수직 연결을 제공하도록 다양한 비아 피처들(비아-0 피처)을 포함한다. 다양한 실시예들이 도 4 내지 도 17을 참조하여 이하에 더욱 기술된다.
도 4는 일 실시예에서 본 발명개시의 다양한 양태들에 따라 구성된 DP SRAM 셀(110)의 평면도이다. 일 실시예에서, DP SRAM 셀(110)은 특정한 구성의 DP SRAM 셀(100)의 일부이다. DP SRAM 셀(110)은 DP SRAM 어레이 중 하나의 셀을 포함하고, 반도체 기판 상에 형성된다. 반도체 기판은 실리콘을 포함한다. 대안적으로, 기판은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 물질을 포함한다. 반도체 기판은 다른 적절한 피처 및 구조물들을 포함할 수 있다. 일 실시예에서, 반도체 기판은 분리를 위해 지지용 벌크 웨이퍼 상의 절연층 위에 형성된 반도체 물칠의 층을 이용한다. 기술 및 구조물은 SOI(semiconductor on isolation)로 언급된다. SOI 구조물은 SIMOX(separation by implanted oxygen), BESOI(bonding and etching back), 및 ZMR(zone melting and recrystallization)을 포함하는 상이한 기술들에 의해 형성될 수 있다.
DP SRAM 셀(110)은 반도체 기판의 유닛 셀 영역(112)에 형성된다. 유닛 셀 영역(112)은 유닛 셀 경계(114)에 의해 정의된다. 일 실시예에서, 유닛 셀 영역(112)은 제 1 방향에서 제 1 치수(116)로 걸쳐 있고 제 1 방향에 직교하는 제 2 방향에서 제 2 치수(118)로 걸쳐 있는 직사각형 모양으로 정의된다. 제 1 치수(116)는 제 2 치수(118)보다 크다. 제 1 치수(116) 및 제 2 치수(118)는 각각 롱 피치 및 쇼트 피치로 언급된다. 일 실시예에서, 복수의 셀을 갖는 SRAM 어레이는 제 1 방향 및 제 2 방향에서 각각 롱 피치 및 쇼트 피치로서 주기 상수를 갖는 2 차원의 주기적인 구조물을 형성하도록 구성된다. 제 1 방향 및 제 2 방향은 또한 번호 116 및 118에 의해 각각 나타난다. SRAM 셀(110)은 셀의 중앙 부분에 배치된 N웰 영역(120)을 포함한다. SRAM 셀(110)은 N웰 영역(120) 양측에 배치된 P웰 영역(122)을 더 포함한다. 일 실시예에서, N웰 영역(120) 및 P웰 영역(122)은 유닛 셀 경계를 넘어 다수의 셀들로 연장된다. 예를 들어, N웰 영역(120) 및 P웰 영역(122)은 제 2 방향으로 4개 이상의 셀들로 연장된다. 또 다른 실시예에서, N웰 영역(120) 또는 P웰 영역(122)은 연속적인 구조물이 아니고, 연관된 활성 영역에 정의될 수 있다.
다양한 활성 영역들이 분리 피처에 의해 기판에 정의되고 분리 피처에 의해 서로 분리된다. 분리 피처는 적절한 기술을 이용하여 반도체 기판에 형성된다. 일 실시예에서, 분리 피처는 쉘로우 트렌치 분리(STI) 기술에 의해 형성된다. 다른 실시예에서, 분리 피처는 대안적으로 LOCOS(local oxidation of silicon) 기술에 의해 형성된다. 또 다른 실시예에서, STI 피처의 형성은 기판에서 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 하나 이상의 절연 물질에 의해 트렌치를 충진(fill)하는 것을 포함한다. 충진된 트렌치는 다층 구조(예를 들어, 트렌치를 충진하는 실리콘 질화물을 갖는 열 산화 라이너 층)를 가질 수 있다. 활성 영역은 분리 피처의 형성 시에 반도체 기판에 정의된다. 본 실시예에서, SRAM 셀(110)에서 FET들은 평면 활성 영역에 형성된 평면 트랜지스터들이다.
일 실시예에서, DP SRAM 셀(110)은 P웰 영역(122)에 형성된 제 1 활성 영역(124), 제 2 활성 영역(126), 제 3 활성 영역(128) 및 제 4 활성 영역(130)을 포함한다. DP SRAM 셀(110)은 N웰 영역(120)에 형성된 제 5 활성 영역(132) 및 제 6 활성 영역(134)을 더 포함한다. 제 1 활성 영역(124) 내지 제 6 활성 영역(134)은 길게 늘어진 형태를 갖고, 제 2 방향으로 향하며, 제 1 치수를 따라 분배된다. 제 1 활성 영역 내지 제 6 활성 영역 또는 이들의 서브세트는 다수의 셀들로 연장될 수 있고, 예컨대, 제 2 방향으로 4개 이상의 셀들로 연장될 수 있다.
각각의 필 활성 피처에서, 하나 이상의 풀다운 디바이스(PD), 하나 이상의 패스 게이트 디바이스(PG), 또는 이들의 조합이 형성될 수 있다. 특히, 각각의 활성 피처는 1개의 PD, 1개의 PG, 2개의 PD, 2개의 PG, 또는 PD/PG(1개의 PD 및 1개의 PG)를 포함한다. 본 실시예에서, 패스 게이트(PG-1 및 PG-3)가 활성 영역(124) 상에 형성된다. 풀다운 디바이스(PD-11 및 PD-12)가 활성 영역(126) 상에 형성된다. 유사하게, SRAM 셀(110)의 균형된 구조물을 위해, 패스 게이트(PG-2 및 PG-4)가 활성 영역(128) 상에 형성된다. 풀다운 디바이스(PD-21 및 PD-22)가 핀 활성 영역(130) 상에 형성된다. 풀업 디바이스에 관해서, 제 5 활성 영역(132) 및 제 6 활성 영역(134)이 N웰 영역(120)에 배치된다. 풀업 디바이스(PU-1)는 제 5 활성 영역(132) 상에 형성되고, 풀업 디바이스(PU-2)는 제 6 활성 영역(134) 상에 형성된다.
다양한 게이트 피처들(또는 게이트들)이 다양한 nFET 및 pFET를 위해 DP SRAM 셀(110) 내에 형성된다. 게이트 피처는 게이트 유전층(예컨대, 실리콘 산화물) 및 게이트 유전층 상에 배치된 게이트 전극(예컨대, 도핑된 폴리실리콘)을 포함한다. 다른 실시예에서, 게이트 피처는 대안적으로 또는 부가적으로 회로 성능 및 제조 통합을 위해 다른 적절한 물질을 포함한다. 예를 들어, 게이트 유전층은 고유전율 유전층을 포함한다. 게이트 전극은, 알루미늄, 구리, 텅스텐 또는 다른 적절한 전도성 물질과 같은 금속을 포함한다. 다양한 게이트들이 제 1 방향(116)으로 향하고 각각의 풀다운 디바이스, 풀업 디바이스 및 패스 게이트 디바이스를 형성하기 위해 다양한 활성 영역과 함께 구성된다.
본 실시예에서, 롱 게이트(136)가 활성 영역(126) 위에 배치되고, 제 5 활성 영역(132) 위로 더욱 연장되어, 각각 PD-11 및 PU-1을 형성한다. 유사하게, 다른 롱 게이트(137)가 활성 영역(130) 위에 배치되고, 제 6 활성 영역(134) 위로 더욱 연장되어, 각각 PD-21 및 PU-2를 형성한다. 쇼트 게이트(138)가 활성 영역(126) 상에 배치되어 PD-12를 형성하도록 구성된다. 유사하게, 다른 쇼트 게이트(139)가 활성 영역(130) 상에 배치되어 PD-22를 형성하도록 구성된다. 다른 4개의 게이트들(141, 142, 143 및 144)이 활성 영역들(124 및 128) 상에 배치되어, 각각 패스 게이트 디바이스들(PG-1, PG-2, PG-3 및 PG-4)을 형성한다.
본 실시예에서, PD-11 및 PD-12는 제 1 공통 드레인을 공유하고, PD-21 및 PD-22는 제 2 공통 드레인을 공유하고, PG-1 및 PG-3은 제 3 공통 드레인을 공유하며, PG-2 및 PG-4는 제 4 공통 드레인을 공유한다.
도 4에 나타난 바와 같은 구성의 다른 실시예에서, P웰 영역(122)에 있는 제 1 활성 영역(124) 내지 제 4 활성 영역(130) 및 연관된 풀다운 디바이스들 및 패스 게이트 디바이스들은 N웰 영역(120)의 2개의 측면 상에 대칭적으로 배치된다.
도 5는 상호접속 피처를 포함하는 DP SRAM 셀(110)의 평면도를 나타낸다. 다양한 상호접속 구조물이 이용되어 nFET 및 pFET를 결합하여 기능적 SRAM 셀을 형성할 수 있다. 활성 영역들에 접촉하는 콘택 피처들이 또한 활성 콘택 피처로서 언급된다. 게이트들에 접촉하는 콘택 피처들이 또한 게이트 콘택 피처로서 언급된다. 일 실시예에서, SRAM 셀(110)은 게이트들(141, 142, 143 및 144)에 각각 놓여 있는 게이트 콘택 피처들(146-1, 146-2, 146-3 및 146-4)을 포함한다. SRAM 셀(110)은 또한 도 5에 도시된 바와 같이, 활성 영역들(124, 126, 128, 130, 132 및 134) 상에 배치되고 각각의 활성 영역 상에 직접적으로 놓여 있는 활성 콘택 피처들(148)을 포함한다. 특히, 이러한 활성 콘택 피처들은 각각의 FET의 소스, 드레인 또는 공통 드레인에 접촉한다. 본 실시예에서, 활성 콘택 피처(148)는 길게 늘어진 형태를 갖고, 길이 치수는 제 1 방향으로 정렬된다. 활성 콘택 피처(148)는 단순함을 위해 도 5에 개별적으로 표시되지 않았다. 오직 2개의 예시적인 활성 콘택 피처들만 표시되었다. 148-1로 표시된 것은 게이트(136)와 게이트(138) 간의 활성 영역(126) 상에 배치된 활성 콘택 피처들(148) 중 하나이다. 148-2로 표시된 것은 게이트(137)와 게이트(139) 간의 활성 영역(130) 상에 배치된 활성 콘택 피처ㄷ들48) 중 하나이다. 특히, 활성 콘택 피처(148-1)는 PD-11 및 PD-12의 공통 드레인에 접촉하고, PU-1의 드레인으로 더욱 연장된다. 활성 콘택 피처(148-2)는 PD-21 및 PD-22의 공통 드레인에 접촉하고, PU-2의 드레인으로 더욱 연장된다.
다른 콘택 피처들이 SRAM 셀(110)에 존재하고 도 6에 나타난다. 이러한 다른 콘택 피처들은 이해와 설명을 위해서만 도 6(도 5 대신에)에 도시된다. 이러한 다른 콘택 피처들은 나중에 형성되는 것을 의미하지 않는다. 특히, 일 실시예에서, 도 5의 콘택 피처들 및 새롭게 제시된 다른 콘택 피처들은 동일한 제조 절차로 동시에 형성된다. 도 6은 DP SRAM 셀(110)의 평면도를 나타낸다. SRAM 셀(110)은 인접한 게이트들을 접촉하고 연결하도록 구성된 하나의 (또는 그 이상의) 롱 게이트 콘택 피처(150)를 포함한다. 롱 게이트 콘택 피처(150)는 길게 늘어진 형태를 갖고, 그 길이가 제 2 방향으로 걸쳐 있지만, 인접한 게이트들은 제 1 방향으로 향한다. 본 실시예에서, SRAM 셀(110)은 롱 게이트 콘택 피처들(150-1 및 150-2)을 포함한다. 롱 게이트 콘택 피처(150-1)는 게이트(136) 및 게이트(138)가 전기적으로 연결되도록 게이트(136) 및 게이트(138) 모두 상에 놓이도록 구성된다. 롱 게이트 콘택 피처(150-1)에 의해, U자 모양 게이트 구조물 및 대응하는 라운딩 문제가 제거된다. 유사하게, 롱 게이트 콘택 피처(150-2)는 게이트(137) 및 게이트(139)가 전기적으로 연결되도록 게이트(137) 및 게이트(139) 모두 상에 놓이도록 구성된다.
SRAM 셀(110)은 또한 N웰 영역(120)의 게이트들에 접촉하도록 구성되고 N웰 영역(120)에 배치된 하나의 (또는 그 이상의) 게이트 콘택 피처(152)를 포함한다. 일 실시예에서, 게이트 콘택 피처(152)는 길게 늘어진 형태를 갖고 길이 치수는 제 2 방향으로 걸쳐 있다. 본 실시예에서, SRAM 셀(110)은 2개의 게이트 콘택 피처들(152-1 및 152-2)을 포함한다. 게이트 콘택 피처(152-1)는 게이트(136) 상에 놓이고 이에 연결된다. 게이트 콘택 피처(152-2)는 게이트(137) 상에 놓이고 이에 연결된다. 일 실시예에서, 게이트 콘택 피처(152)는 게이트에 접촉하도록 구성되고 활성 영역에 더욱 접촉하도록 연장된다. 예를 들어, 게이트 콘택 피처(152-1)는 PU-1과 연관된 게이트(136)에 접촉하도록 구성되고, PU-2의 드레인에 더욱 접촉하도록 제 2 방향으로 연장된다. 유사하게, 게이트 콘택 피처(152-2)는 PU-2와 연관된 게이트(137)에 접촉하도록 구성되고, PU-1의 드레인에 더욱 접촉하도록 제 2 방향으로 연장된다. 다른 실시예들에서, 활성 콘택 피처(148-1)는 게이트 콘택 피처(152-2)와 병합되도록 연장되어, 대응하는 피처들(PD-11 및 PD-12의 공통 드레인, PU-1의 드레인 및 PU-2의 게이트)이 병합된 콘택 피처에 의해 전기적으로 연결되도록 한다. 다른 실시예들에서, 유사하게, 활성 콘택 피처(148-2)는 게이트 콘택 피처(152-1)와 병합하도록 연장되어, 대응하는 피처들(PD-21 및 PD-22의 공통 드레인, PU-2의 드레인 및 PU-1의 게이트)이 병합된 콘택 피처에 의해 전기적으로 연결되도록 한다.
SRAM 셀(110)은 다양한 실시예들에 따라 구성되고 평면도로 도 7에 나타난 다른 상호접속 피처들을 더 포함한다. 일 실시예에서, SRAM 셀(110)은 제 1 금속(M1) 층 밑에 있고 콘택층과 M1 층 사이에 배치된 비아 제로(비아-0) 층을 포함한다. 비아-0 층은 콘택층의 밑에 놓여 있는 콘택 피처들과 M1 층의 위에 놓여 있는 금속 라인 간에 개재된 다양한 비아-0 피처들(156)을 포함하고, 밑에 놓여 있는 콘택 피처와 위에 놓여 있는 금속 라인을 접촉시킨다. 비아-0 층은 공간 향상을 제공하기 위해 SRAM 셀(110)에 포함되어, 다양한 피처들이 높은 패킹 레이아웃으로 적절히 결합되도록 한다.
비아-0 층 및 비아-0 피처는 기판(162) 상에 형성된 상호접속 구조물(160)의 횡단면도인 도 8을 참조하여 더욱 기술된다. 기판(162)은 그 안에 형성된 다양한 분리 피처들(예컨대, STI 및 도 8에서 "STI"로 표시됨)을 포함하고, 이러한 분리 피처에 의해 서로 분리되는 다양한 활성 영역들을 정의한다. 다양한 게이트들("게이트"로 표시됨)이 기판(162)의 활성 영역 상에 형성된다. 상호접속 구조물(160)은 활성 콘택 피처("CO"로 표시됨) 및 게이트 콘택 피처("게이트_CO"로 표시됨)와 같은 콘택 피처들을 포함한다. 활성 콘택 피처들은 각각의 활성 영역 상에 놓이고 게이트 콘택 피처들은 각각의 게이트 상에 놓인다.
상호접속 구조물(160)은 또한 기판(162) 상에 연속적으로 배치되고, 제 1 금속층과 제 2 금속층 간의 제 1 비아층("비아1") 및 제 2 금속층과 제 3 금속층 간의 제 2 비아층("비아2")과 같은 각각의 비아층의 비아 피처에 의해 수직적으로 연결된 제 1 금속층("M1"), 제 2 금속층("M2") 및 제 3 금속층("M3")과 같은 다양한 금속층들을 포함한다.
특히, 상호접속 구조물(160)은 콘택층과 M1 층 간에 배치된 비아 제로층("비아-0")을 추가적으로 포함한다. 비아-0 층의 비아-0 피처는 콘택층의 밑에 놓여 있는 콘택 피처와 M1 층의 위에 놓여 있는 금속 라인에 접촉하도록 구성된다. 비아-0 층의 비아-0 피처는 공간 향상을 제공하여, 콘택 피처들이 적절히 M1 층의 각각의 금속 라인에 전기적으로 연결되도록 하고, 특히 높은 패킹 레이아웃으로 연결되도록 한다. 예를 들어, 인접한 게이트는 서로 가까이 있어서, 인접한 게이트들 간에 제한된 공간을 남긴다. 콘택 피처가 제한된 공간에 맞을 수 있도록 콘택 피처는 평면도에서 작은 치수를 가질 수 있다. 대응하는 비아-0 피처는 밑에 놓여 있는 콘택 피처 상에 놓이도록 큰 치수를 가질 수 있고, 위에 놓여 있는 금속 라인이 비아-0 피처 상에 놓일 수 있도록 충분히 큰 치수를 계속 가질 수 있다.
도 7을 다시 참조하면, SRAM 셀(110)은 각각의 콘택 피처 상에 배치된 비아-0 피처(156)를 포함한다. 비아-0 피처(156)는 도 7에서 
로 도시되고, 콘택 피처의 것과 유사하지만, 상이하게 음영이 넣어진다. 비아-0 피처(156)는 단순함을 위해 도 7에 개별적으로 표시되지 않았다.
도 9를 참조하면, SRAM 셀(110)은 각각의 비아-0 피처 상에 놓이도록 M1 층의 금속 라인(158)과 같은 금속 라인을 더 포함한다. 금속 라인(158)은 도 9에서 구별을 위해 점선을 갖는 직사각형으로 도시된다. 금속 라인(158)은 단순함을 위해 도 9에 개별적으로 표시되지 않았다. 금속 라인(158)은 길게 늘어진 형태를 가질 수 있다. 일 실시예에서, 금속 라인(158)은 제 1 방향(116)으로 향한다.
도 10은 하나 이상의 실시예들에 따라 구성된 DP SRAM 셀(170)의 평면도이다. DP SRAM 셀(170)은 DP SRAM 셀(110)과 유사하다. DP SRAM 셀(170)은 데이터 저장을 위한 교차 결합된 2개의 인버터들과 함께 구성된 풀다운 디바이스들(PD-11, PD-12, PD-21 및 PD-22), 풀업 디바이스들(PU-1 및 PU-2) 및 패스 게이트 디바이스들(PG-1, PG-2, PG-3 및 PG-4), 및 읽기 및 쓰기를 위한 2개의 포트를 포함한다. 특히, SRAM 셀(170)은 인접한 게이트들을 접촉하고 연결하도록 구성된 하나의 (또는 그 이상의) 롱 게이트 콘택 피처(150)를 포함한다. 롱 게이트 콘택 피처(150)는 길게 늘어진 형태를 갖고, 그 길이가 제 2 방향(118)으로 걸쳐 있지만, 인접한 게이트들은 제 1 방향으로 향한다. 본 실시예에서, SRAM 셀(170)은 롱 게이트 콘택 피처들(150-1 및 150-2)을 포함한다. 롱 게이트 콘택 피처(150-1)는 인접한 게이트들이 전기적으로 연결되도록 풀다운 디바이스들(PD-11 및 PD-12)과 연관된 인접한 게이트들 상에 놓이도록 구성된다. 롱 게이트 콘택 피처(150-1)에 의해, U자 모양 게이트 구조물 및 대응하는 라운딩 문제가 제거된다. 유사하게, 롱 게이트 콘택 피처(150-2)는 인접한 게이트들이 전기적으로 연결되도록 풀다운 디바이스들(PD-21 및 PD-22)과 연관된 인접한 게이트들 상에 놓이도록 구성된다. 다른 실시예에서, SRAM 셀(170)은 각각의 콘택 피처들 상에 배치된 비아-0 피처들을 포함한다.
도 11은 하나 이상의 실시예들에 따라 구성된 DP SRAM 셀(180)의 평면도이다. DP SRAM 셀(180)은 2개의 인접한 게이트들을 연결하고 이들 상에 놓이도록 설계된 롱 콘택 피처 및 듀얼 포트를 포함하는 DP SRAM 셀(110)과 유사하다. 유사한 피처들 및 구성들의 설명이 여기서 반복되지 않는다.
본 실시예에서, DP SRAM 셀(180)은 핀 같은 활성 피처(182)를 포함한다. 따라서, DP SRAM 셀(180)에서의 다양한 풀업 디바이스, 풀다운 디바이스 및 패스 게이트 디바이스는 FinFET이다. FinFET는 다수의 게이트 결합(이중 게이트 또는 삼중 게이트로 언급됨)으로 인해 향상된 성능을 갖고 높은 패킹 밀도를 갖는다. 각각의 활성 영역은 하나 이상의 핀 같은 활성 피처들을 포함할 수 있다. 본 실시예에서, 풀다운 디바이스 및 패스 게이트 디바이스를 위한 각각의 활성 영역은 2개의 핀 같은 활성 피처들을 포함한다. 예를 들어, 풀다운 디바이스들(PD-11 및 PD-12)을 위한 활성 영역은 2개의 핀 같은 활성 피처들(182)을 포함한다. 유사하게, 풀다운 디바이스들(PD-21 및 PD-22)을 위한 활성 영역은 2개의 핀 같은 활성 피처들(182)을 포함한다. 패스 게이트 디바이스들(PG-1 및 PG-3)을 위한 활성 영역은 2개의 핀 같은 활성 피처들(182)을 포함한다. 패스 게이트 디바이스들(PG-2 및 PG-4)을 위한 활성 영역도 역시 2개의 핀 같은 활성 피처들(182)을 포함한다.
DP SRAM 셀(180)은 데이터 저장을 위한 교차 결합된 2개의 인버터들로 구성된 풀다운 디바이스들(PD-11, PD-12, PD-21 및 PD-22), 풀업 디바이스들(PU-1 및 PU-2) 및 패스 게이트 디바이스들(PG-1, PG-2, PG-3 및 PG-4), 및 읽기 및 쓰기를 위한 2개의 포트를 포함한다.
특히, DP SRAM 셀(180)은 인접한 게이트들을 접촉하고 연결하도록 구성된 하나의 (또는 그 이상의) 롱 게이트 콘택 피처(150)를 포함한다. 롱 게이트 콘택 피처(150)는 길게 늘어진 형태를 갖고, 그 길이가 제 2 방향(118)으로 걸쳐 있지만, 인접한 게이트들은 제 1 방향으로 향한다. 본 실시예에서, SRAM 셀(180)은 롱 게이트 콘택 피처들(150-1 및 150-2)을 포함한다. 롱 게이트 콘택 피처(150-1)는 인접한 게이트들이 전기적으로 연결되도록 풀다운 디바이스들(PD-11 및 PD-12)과 연관된 인접한 게이트들 상에 놓이도록 구성된다. 유사하게, 롱 게이트 콘택 피처(150-2)는 인접한 게이트들이 전기적으로 연결되도록 풀다운 디바이스들(PD-21 및 PD-22)과 연관된 인접한 게이트들 상에 놓이도록 구성된다. 앞서 주목한 바와 같이, U자 모양 게이트는 게이트 품질을 저하시키는 라운딩 효과를 도입한다. FinFET 구조물에서 라운딩 효과는 더욱 심각한데, 왜냐하면 FinFET 구조물이 평면이 아닌 3차원이기 때문이다. 인접한 게이트들을 연결하기 위해서 롱 콘택 피처(150)를 이용함으로써, 적절한 게이트 연결이 U자 모양 게이트를 이용하지 않고 달성된다.
다른 실시예에서, SRAM 셀(180)은 각각의 콘택 피처 상에 배치된 비아-0 피처를 포함한다. 각각의 비아-0 피처는 콘택층의 밑에 놓여 있는 콘택 피처와 M1 층의 위에 놓여 있는 금속 라인에 접촉한다.
도 12는 하나 이상의 실시예들에 따라 구성된 DP SRAM 셀(190)의 평면도이다. DP SRAM 셀(190)은 일부 양태들에서 DP SRAM 셀(110)과 유사하지만, 패스 게이트 디바이스의 게이트 연결을 위해 비대칭 게이트 콘택 구조물을 갖는다. 유사한 피처들 및 구성들의 설명이 단순함을 위해 반복되지 않는다. DP SRAM 셀(190)은 데이터 저장을 위한 교차 결합된 2개의 인버터들로 구성된 풀다운 디바이스들(PD-11, PD-12, PD-21 및 PD-22), 풀업 디바이스들(PU-1 및 PU-2) 및 패스 게이트 디바이스들(PG-1, PG-2, PG-3 및 PG-4), 및 읽기 및 쓰기를 위한 2개의 포트를 포함한다. 도 12는 오직 DP SRAM 셀(190)의 일부만 나타낸다. 예를 들어, 활성 영역은 단순함을 위해 도시되지 않는다. 활성 영역은 도 10의 활성 영역(평면 활성 영역) 또는 도 11의 활성 영역(핀 같은 활성 영역)과 유사할 수 있다. 다양한 상호접속 피처들이 도 12에 도시되고 이하에 더욱 상세하게 기술된다.
SRAM 셀(190)은 다양한 콘택 피처들, 비아 피처들 및 금속 라인들을 포함한다. 일 실시예에서, SRAM 셀(190)은 인접한 게이트들을 접촉하고 연결하도록 구성된 하나의 (또는 그 이상의) 롱 게이트 콘택 피처(150)를 포함한다. 롱 게이트 콘택 피처(150)는 길게 늘어진 형태를 갖고, 그 길이가 제 2 방향(118)으로 걸쳐 있지만, 인접한 게이트들은 제 1 방향으로 향한다. 본 실시예에서, SRAM 셀(190)은 롱 게이트 콘택 피처들(150-1 및 150-2)을 포함한다. 롱 게이트 콘택 피처(150-1)는 인접한 게이트들이 전기적으로 연결되도록 풀다운 디바이스들(PD-11 및 PD-12)과 연관된 인접한 게이트들 상에 놓이도록 구성된다. 롱 게이트 콘택 피처(150-1)에 의해, U자 모양 게이트 구조물 및 대응하는 라운딩 문제가 제거된다. 유사하게, 롱 게이트 콘택 피처(150-2)는 인접한 게이트들이 전기적으로 연결되도록 풀다운 디바이스들(PD-21 및 PD-22)과 연관된 인접한 게이트들 상에 놓이도록 구성된다. 다른 실시예에서, SRAM 셀(190)은 각각의 콘택 피처들 상에 배치된 비아-0 피처들을 포함한다.
특히, SRAM 셀(190)은 패스 게이트 디바이스들에 대한 게이트 연결을 위해 비대칭 게이트 콘택 피처들을 포함한다. SRAM 셀(190)은 패스 게이트 디바이스들(PG-1, PG-2, PG-3 및 PG-4)의 게이트들 상에 놓이고 이에 접촉하도록 각각 구성된 게이트 콘택 피처들(192-1, 192-2, 192-3 및 192-4)을 포함한다. 게이트 콘택 피처들(192-1, 192-2, 192-3 및 192-4)은 비대칭 구성으로 배치된다. 게이트 콘택 피처들(192-1 및 192-3)은 제 1 에지 상에 배치되고, 게이트 콘택 피처들(192-2 및 192-4)은 제 2 에지 상에 배치된다. 제 1 에지 및 제 2 에지는 제 1 방향(X 방향)에 걸쳐 있다. 게이트 콘택 피처들(192-1 및 192-3)은 제 1 방향에서 서로 오프셋된다. 유사하게, 게이트 콘택 피처들(192-2 및 192-4)은 제 1 방향에서 서로 오프셋된다.
특히, 게이트 콘택 피처들(192-1, 192-2, 192-3 및 192-4)은 인접한 셀들과 각각 공유된다. 패스 게이트 디바이스들의 게이트 콘택 피처들(192)의 비대칭 구성이 또한 SRAM 구조물(200)의 평면도로 도 13에 나타난다. SRAM 구조물(200)은 점선으로 나타난 셀 경계를 갖는 예시적인 4개의 SRAM 셀들(셀 1-1, 셀 1-2, 셀 2-1 및 셀 2-2)의 일부를 포함한다. 4개의 게이트 콘택 피처들(202, 204, 206 및 208)이 4개의 SRAM 셀들에 배치되어 4개의 SRAM 셀의 패스 게이트 디바이스들의 게이트 연결을 제공한다. 게이트 콘택 피처들의 중심에서 중심을 보면, 게이트 콘택 피처들(202, 204, 206 및 208)은 지그재그 구성으로 배치된다. 도 12의 SRAM 셀이 셀 2-2 이면, 게이트 콘택 피처들(202 및 204)은 각각 게이트 콘택 피처들(192-4 및 192-2)이다. 보다 구체적으로, 게이트 콘택 피처(202)가 SRAM 셀 2-2에 배치되고 SRAM 셀 1-2와 공유되지만, 게이트 콘택 피처(204)는 SRAM 셀 1-2에 배치되고 SRAM 셀 2-2와 공유된다.
패스 게이트 콘택 피처들(202 내지 208)이 복수의 SRAM 셀들을 통해 지그재그 구성으로 배치된다. 패스 게이트 콘택 피처들은 제 2 방향(Y 방향)을 따라 지그재그 구성되고 반복된다. 제 3 방향(Z 방향)이 기판에 직교(X 방향 및 Y 방향 모두에 직교함)하는 방향으로 정의된다. 일 실시예에서, 이와 같은 지그재그 구성은 비아층들을 통해 Z 방향을 따라 반복된다. 금속 라인들이 대응하는 비아 피처들에 정렬되도록 유사하게 구성된다.
도 12를 다시 참조하면, SRAM 셀(190)은 공간 확장을 위해 M1 층의 위에 놓여 있는 금속 라인과 콘택층의 밑에 놓여 있는 콘택 피처 간에 수직 연결을 제공하도록 구성된 비아-0 피처들을 더 포함한다.
SRAM 셀은 읽기 및 쓰기를 포함하는 다양한 동작들을 위해 SRAM 셀에 전기적 라우팅을 제공하도록 구성된, M1 층의 제 1 금속 라인("M1") 및 M2 층의 제 2 금속 라인("M2")을 더 포함한다. 본 실시예에서, M1 층의 제 1 금속 라인은 제 1 방향(X 방향)으로 향하고, M2층의 제 2 금속 라인은 제 2 방향(Y 방향)으로 향한다. 제 1 금속 라인들은 각각의 비아-0 피처들에 수직적으로 접촉하도록 구성된다. 제 2 금속 라인들(196-1 내지 196-9로 표시됨)은 각각의 비아 피처들("비아-1")을 통해 제 1 금속 라인들에 연결되도록 구성되고, 또한 전력 라인을 포함하는 다양한 입력들에 결합된다. 예를 들어, 제 2 금속 라인(196-5)은 전력 라인(Vdd)으로 라우팅된다. 다른 예에서, 제 2 금속 라인들(196-4 및 196-6)은 상보성 전력 라인(Vss)으로 라우팅된다.
도 14는 하나 이상의 실시예들에 따라 구성된 DP SRAM 셀(210)의 평면도이다. DP SRAM 셀(210)은 데이터 저장을 위한 교차 결합된 2개의 인버터들로 구성된 풀다운 디바이스들(PD-11, PD-12, PD-21 및 PD-22), 풀업 디바이스들(PU-1 및 PU-2) 및 패스 게이트 디바이스들(PG-1, PG-2, PG-3 및 PG-4), 및 읽기 및 쓰기를 위한 2개의 포트를 포함한다. DP SRAM 셀(210)에 있어서 유사한 피처들 및 구성들이 단순함을 위해 반복되지 않는다.
SRAM 셀(210)에서, 풀다운 디바이스, 풀업 디바이스, 및 패스 게이트 디바이스를 형성하기 위한 다양한 FET들이 평면 활성 영역을 이용하여 형성된다. 이 경우에, U자 모양 게이트 구조물이 롱 자기 정렬된 콘택 피처들로 이용되어 공간 제한과 연관된 문제들을 포함하는 다양한 고려사항들을 줄인다.
도 14에 나타난 바와 같이, 2개의 U자 모양 게이트들(212)이 SRAM 셀(210) 상에 형성되고 배치된다. 제 1 U자 모양 게이트(212-1)는 SRAM 셀의 제 1 부분(이 경우에 우측 부분)에 배치되고, 제 2 U자 모양 게이트(212-2)는 SRAM 셀의 제 2 부분(이 경우에 좌측 부분)에 배치된다. 각각의 U자 모양 게이트는 서로 연결된 3개의 세그먼트들(제 1 세그먼트, 제 2 세그먼트 및 제 3 세그먼트)을 포함한다. 제 1 세그먼트 및 제 3 세그먼트는 제 1 방향으로 향한다. 제 2 세그먼트는 제 2 방향으로 향한다. 제 2 세그먼트는 한쪽 끝에서 제 1 세그먼트와 직접적으로 연결되고 다른쪽 끝에서 제 3 세그먼트와 직접적으로 연결된다.
제 1 U자 모양 게이트(212-1)는 P웰 영역(122) 상에 배치되고, 이것의 제 1 세그먼트는 N웰 영역(120)으로 연장된다. 제 1 U자 모양 게이트(212-1)는 PD-11, PD-12 및 PU-1를 위한 연속 게이트를 형성한다. 제 2 U자 모양 게이트(212-2)는 P웰 영역(122) 상에 배치되고, 제 2 U자 모양 게이트(212-2)의 제 1 세그먼트는 N웰 영역(120)으로 연장된다. 제 2 U자 모양 게이트(212-2)는 PD-21, PD-22 및 PU-2를 위한 연속 게이트를 형성한다.
특히, DP SRAM 셀(210)은 하나 이상의 롱 자기 정렬된 콘택 피처들(214)을 포함한다. 롱 자기 정렬된 콘택 피처들(214)은 각각의 활성 영역 상에 배치되고 각각의 활성 영역에 접촉한다. 롱 자기 정렬된 콘택 피처들(214)은 각각의 게이트들 간에 자기 정렬된다. 본 실시예에서, SRAM 셀(210)은 롱 자기 정렬된 콘택 피처들(214-1 및 214-2)을 포함한다. 롱 자기 정렬된 콘택 피처(214-1)를 예로서 취하면, 롱 자기 정렬된 콘택 피처(214-1)는 제 1 방향으로 향하고, 같은 방향으로 향하며 병렬인 PG-1 및 PG-3의 게이트들 간에 배치된다. 롱 자기 정렬된 콘택 피처(214-1)는 롱 U자 모양 게이트(212-1)의 2개의 병렬 세그먼트들(제 1 세그먼트 및 제 3 세그먼트는 제 1 방향으로 향함) 사이로 더욱 연장된다. 롱 자기 정렬된 콘택 피처(214-1)를 형성하기 위한 한 방법에서, 층간 유전체(interlayer dielectric; ILD) 층이 게이트 및 기판 상에 배치된다. 에칭 공정이 에칭 마스크(예컨대, 패턴화된 레지스트층 또는 하드 마스크)를 통해 ILD 층에 적용된다. 에칭 공정은 대응하는 게이트를 에칭하지 않고 ILD 물질을 선택적으로 에칭하므로, 콘택 트렌치는 병렬 게이트 간의 갭에서 활성 영역에 맞춰 정렬된다. 에칭 마스크에 정의된 개구부가 활성 영역에 맞춰 완전히 정렬되지 않긴 하지만, 에칭 공정의 선택적 에칭으로 인해, 콘택 트렌치는 병렬 게이트들 간의 활성 영역(예컨대, PG-1 및 PG-3의 게이트들 간의 활성 영역)에 맞춰 자기 정렬된다.
다른 실시예에서, 더블 패터닝(또는 다중 패터닝) 기술이 이용될 때, 활성 콘택 트렌치 및 게이트 콘택 트렌치는 별도로 패턴화된다. 활성 콘택 트렌치를 에칭하기 위한 에칭 공정은 게이트 물질이 아닌 ILD 물질을 선택적으로 에칭하도록 조정된다(게이트의 상단 물질층은 게이트 패터닝 하드 마스크이고, 측벽 물질층은 게이트 스페이서이다). 그러므로, 롱 자기 정렬된 콘택 피처(214-1)는 게이트 스페이서들 간에 자기 정렬되고, 게이트 스페이서들에 물리적으로 접촉한다.
다른 실시예에서, SRAM 셀(110)은 제 1 금속(M1)층 밑에 있고 M1 층과 콘택층 사이에 배치된 비아 제로(비아-0) 층을 포함한다. 비아-0 층은 콘택층의 밑에 놓여 있는 콘택 피처와 M1 층의 위에 놓여 있는 금속 라인 간에 개재된 다양한 비아-0 피처들을 포함하고, 밑에 놓여 있는 콘택 피처와 위에 놓여 있는 금속 라인에 첩촉한다. 비아-0 피처는 랜딩 영역을 확대하여 위에 놓여 있는 금속 라인이 위에 놓여 있는 자기 정렬된 콘택에 용이하게 놓이고 이에 접촉하도록 한다.
도 15는 하나 이상의 실시예들에 따라 구성된 SRAM 구조물(220)의 평면도이다. SRAM 구조물(220)은 SRAM 셀(110)과 같은, SRAM 셀 상에 배치된 상호접속 구조물의 일부를 포함한다. SRAM 구조물(220)은 제 2 금속층(M2)의 금속 라인 및 제 3 금속층(M3)의 금속 라인을 포함하고, M2 층과 M3 층 간의 비아층에 비아 피처를 더 포함한다. M2 층의 금속 라인은 제 2 방향(Y 방향)으로 향하고, M3 층의 금속 라인은 제 1 방향(X 방향)으로 향한다. M2 층의 금속 라인은 도 15에 나타난 바와 같이, 전력 라인(Vdd, Vss, 또는 Vss 또는 Vdd와 같은 정전압 라인) 및 비트 라인(A_BLB, B_BLB, A_BL 및 B_BL)에 각각 연결된다. M3 층의 금속 라인은 워드 라인(WL-A 및 WL-B)에 각각 연결된다.
도 16은 하나 이상의 실시예들에 따라 구성된 SRAM 구조물(230)의 평면도이다. SRAM 구조물(230)은 SRAM 셀(110)과 같은, SRAM 셀 상에 배치된 상호접속 구조물의 일부를 포함한다. SRAM 구조물(230)은 제 1 금속층(M1)의 금속 라인, 제 2 금속층(M2)의 금속 라인 및 제 3 금속층(M3)의 금속 라인을 포함한다. 본 실시예에서, M1 층의 금속 라인(232)은 전력 라인(Vdd)에 연결되고 제 2 방향(Y 방향)으로 향한다. M1 층의 다른 금속 라인은 셀 로컬 연결 및 랜딩 패드를 제공하도록 존재할 수 있다. M2 층의 금속 라인은 제 2 방향(Y 방향)으로 향한다. M2 층의 금속 라인은 도 16에 나타난 바와 같이, 전력 라인(Vdd, Vss), 쉴딩 라인 및 비트 라인(A_BLB, B_BLB, A_BL 및 B_BL)에 각각 연결된다. M3 층의 금속 라인은 제 1 방향(X 방향)으로 향한다. M3 층의 금속 라인은 워드 라인(WL-A 및 WL-B)에 각각 연결된다.
도 17은 하나 이상의 실시예들에 따라 구성된 SRAM 구조물(240)의 평면도이다. SRAM 구조물(240)은 SRAM 셀(110)과 같은, SRAM 셀 상에 배치된 상호접속 구조물의 일부를 포함한다. SRAM 구조물(240)은 제 1 금속층(M1)의 금속 라인, 제 2 금속층(M2)의 금속 라인 및 제 3 금속층(M3)의 금속 라인을 포함한다. 본 실시예에서, M1 층의 금속 라인(232)은 각각 전력 라인들(Vdd 및 Vss)에 연결되고 제 2 방향(Y 방향)으로 향한다. M1 층의 다른 금속 라인은 셀 로컬 연결, Vss 전력 라인 및 랜딩 패드를 제공하도록 존재할 수 있다. M2 층의 금속 라인은 제 2 방향(Y 방향)으로 향한다. M2 층의 금속 라인은 도 17에 나타난 바와 같이, 전력 라인(Vdd, Vss), 쉴딩 라인 및 비트 라인(A_BLB, B_BLB, A_BL 및 B_BL)에 각각 연결된다. M3 층의 금속 라인은 제 1 방향(X 방향)으로 향한다. M3 층의 금속 라인은 워드 라인(WL-A 및 WL-B)에 각각 연결된다.
다양한 실시예들에서, 개시된 DP SRAM 디바이스는 배경 기술에서 주목한 다양한 문제들을 다룬다. 본 발명개시는 상이한 실시예들에 따라 다양한 콘택 피처들을 통해 결합되고 구성된 다수의 풀다운 디바이스들 및 다수의 패스 게이트 디바이스들을 갖는 레이아웃 및 듀얼 포트 SRAM 셀을 제공한다. 개시된 구조물 및 레이아웃은 또한 고유전율(high-k)/금속 게이트를 위해 양호하다. 하나 이상의 장점들이 다양한 실시예들에 존재할 수 있다. 한 예에서, 롱 게이트 콘택 피처들은 리소그래피 패턴을 위해 훨씬 큰 처리를 이용하여 인접한 게이트들에 로컬 연결을 제공한다. 다른 예에서, 비대칭 게이트 콘택 피처들은 크라우드 스페이스(crowd space)에 의해 발생된 문제들을 줄이고, 이는 공간을 향상시키며, 진보된 기술 노드로 셀 축소 및 레이아웃 확대에 적합한 레이아웃을 제공한다. 다른 예에서, 핀 활성 피처는 일자형이고, 일부는 풀다운 디바이스 및/또는 패스 게이트 디바이스와 같은 2개의 FinFET들을 형성하도록 길고 연속적이어서, 더욱 넓은 범위의 동작 전압(가장 높은 Vdd에서 가장 낮은 Vdd까지의 동작)을 통해 패스 게이트 디바이스와 풀다운 디바이스 간에 더욱 양호한 디바이스 트래킹/매칭을 제공한다. 다른 예에서, 활성 영역의 단순한 모양은 풀다운 디바이스의 전류 폭주 문제는 물론 리소그래피 근접 효과를 해결한다.
다양한 실시예들에서 다양한 피처들 및 구성들이 조합되어 SRAM 셀에 존재할 수 있다. 예를 들어, SRAM 셀은 PD-11 및 PD-12에 대한 게이트들을 연결하도록 롱 게이트 콘택(다른 롱 게이트 콘택 피처도 역시 PD-11 및 PD-12에 대한 게이트들을 연결함)을 포함하고, 패스 게이트 디바이스들의 게이트들에 접촉하도록 비대칭 게이트 콘택 피처들을 더 포함한다. 다른 예에서, SRAM 셀은 PD-11 및 PD-12에 대한 게이트들을 연결하도록 롱 게이트 콘택(다른 롱 게이트 콘택 피처도 역시 PD-11 및 PD-12에 대한 게이트들을 연결함); 패스 게이트 디바이스들의 게이트들에 접촉하도록 비대칭 게이트 콘택 피처들; 및 자기 정렬된 콘택 피처를 포함한다.
따라서, 본 발명개시는 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터(각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함); 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들; 읽기 및 쓰기를 위해 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들; 제 1 인버터의 제 1의 2개의 풀다운 디바이스들(PD-11 및 PD-12)에 접촉하는 제 1 콘택 피처; 및 제 2 인버터의 제 2의 2개의 풀다운 디바이스들(PD-21 및 PD-22)에 접촉하는 제 2 콘택 피처를 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀의 일 실시예를 제공한다.
본 발명개시는 또한 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터(각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함); 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들(PG1, PG2, PG3 및 PG4); 읽기 및 쓰기를 위해 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들; 및 PG1, PG2, PG3 및 PG4에 각각 접촉하는 4개의 콘택 피처들(C1, C2, C3 및 C4)을 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀의 다른 실시예를 제공한다. SRAM 셀은 제 1 방향으로 향하는 길게 늘어진 형태를 갖고, C1, C2, C3 및 C4는 C1, C2, C3 및 C4 각각이 제 1 방향에서 서로 오프셋되도록 구성된다.
본 발명개시는 또한 데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터를 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀의 또 다른 실시예를 제공한다. 제 1 인버터는 제 1 풀업 디바이스(PU1) 및 2개의 풀다운 디바이스들(PD-11 및 PD-12)을 포함하고, 제 2 인버터는 제 2 풀업 디바이스(PU2) 및 다른 2개의 풀다운 디바이스들(PD-21 및 PD-22)을 포함한다. SRAM 셀은 또한 PD-11 및 PD-12의 게이트 단자를 물리적으로 연결하는 제 1 U자 모양 게이트; PD-21 및 PD-22의 게이트 단자들을 물리적으로 연결하는 제 2 U자 모양 게이트; PU1의 드레인 및 PD-11 및 PD-12의 제 1 공통 드레인에 접촉하는 제 1 롱 콘택 피처; 및 PU2의 드레인 및 PD-21 및 PD-22의 제 2 공통 드레인에 접촉하는 제 2 롱 콘택 피처를 포함한다.
전술한 것은 몇몇 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조물 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다는 것을 또한 인식해야 한다.
Claims (10)
- 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 있어서,
데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터 - 각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함 -;
상기 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들;
읽기 및 쓰기를 위해 상기 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들;
상기 제 1 인버터의 제 1의 2개의 풀다운 디바이스들(PD-11 및 PD-12)에 접촉하는 제 1 콘택 피처; 및
상기 제 2 인버터의 제 2의 2개의 풀다운 디바이스들(PD-21 및 PD-22)에 접촉하는 제 2 콘택 피처
를 포함하며,
PD-11은 제 1 게이트를 포함하고;
PD-12는 제 2 게이트를 포함하고;
PD-21은 제 3 게이트를 포함하고;
PD-22는 제 4 게이트를 포함하고;
상기 제 1 콘택 피처는 상기 제 1 게이트 및 상기 제 2 게이트 상에 직접적으로 놓이고;
상기 제 2 콘택 피처는 상기 제 3 게이트 및 상기 제 4 게이트 상에 직접적으로 놓이고,
상기 제 1 게이트, 상기 제 2 게이트, 상기 제 3 게이트 및 상기 제 4 게이트는 제 1 레벨 층에 위치하며, 상기 제 1 콘택 피처 및 상기 제 2 콘택 피처는 상기 제 1 레벨 층과 다른 제 2 레벨 층에 위치하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 1 항에 있어서,
PD-11 및 PD-12는 제 1 공통 드레인을 갖고;
PD-21 및 PD-22는 제 2 공통 드레인을 갖는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 2 항에 있어서,
상기 제 1 게이트, 제 2 게이트, 제 3 게이트 및 제 4 게이트는 길게 늘어진 형태로 제 1 방향으로 연장되고;
상기 제 1 콘택 피처 및 상기 제 2 콘택 피처는 길게 늘어진 형태로 상기 제 1 방향에 직교하는 제 2 방향으로 연장되는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 3 항에 있어서,
길게 늘어진 형태로 상기 제 2 방향으로 연장된 활성 영역들을 더 포함하고,
상기 활성 영역들은,
상기 제 1 게이트 및 상기 제 2 게이트 밑에 놓여 있는 제 1 활성 영역;
상기 제 3 게이트 및 상기 제 4 게이트 밑에 놓여 있는 제 2 활성 영역;
상기 제 1 활성 영역에 가까운 제 3 활성 영역; 및
상기 제 2 활성 영역에 가까운 제 4 활성 영역을 포함하고,
제 1 패스 게이트 디바이스 및 제 2 패스 게이트 디바이스는 상기 제 3 활성 영역에 형성되고;
제 3 패스 게이트 디바이스 및 제 4 패스 게이트 디바이스는 상기 제 4 활성 영역에 형성되는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 4 항에 있어서,
상기 SRAM 셀은 상기 제 1 방향에서의 제 1 치수 및 상기 제 2 방향에서의 제 2 치수로 걸치는 길게 늘어진 형태를 갖고;
상기 제 1 치수는 상기 제 2 치수보다 크며;
상기 제 1 활성 영역, 제 2 활성 영역, 제 3 활성 영역 및 제 4 활성 영역은 상기 제 1 치수를 따라 배치되어, 상기 제 1 활성 영역과 상기 제 2 활성 영역이 상기 제 3 활성 영역과 상기 제 4 활성 영역 사이에 있도록 하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 5 항에 있어서,
상기 제 1 패스 게이트 디바이스, 제 2 패스 게이트 디바이스, 제 3 패스 게이트 디바이스 및 제 4 패스 게이트 디바이스에 각각 접촉하는 제 1 패스 게이트 콘택 피처, 제 2 패스 게이트 콘택 피처, 제 3 패스 게이트 콘택 피처 및 제 4 패스 게이트 콘택 피처를 더 포함하고;
상기 SRAM 셀은 상기 제 1 방향에서 제 1 에지에서부터 제 2 에지까지 걸쳐 있고;
상기 제 1 패스 게이트 콘택 피처 및 상기 제 2 패스 게이트 콘택 피처는 상기 SRAM 셀의 제 1 에지에 배치되고 상기 제 1 방향에서 서로 오프셋되도록 구성되며;
상기 제 3 패스 게이트 콘택 피처 및 상기 제 4 패스 게이트 콘택 피처는 상기 SRAM 셀의 제 2 에지에 배치되고 상기 제 1 방향에서 서로 오프셋되도록 구성되는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 5 항에 있어서,
길게 늘어진 형태로 상기 제 1 방향으로 향하는 자기 정렬된 콘택 피처를 더 포함하고, 상기 자기 정렬된 콘택 피처는 제 1 공통 드레인 및 상기 제 1 패스 게이트와 상기 제 2 패스 게이트 사이에 공유되는 다른 공통 드레인에 접촉하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 제 7 항에 있어서,
상기 자기 정렬된 콘택 피처에 및 제 1 금속층의 금속 라인에 수직으로 접촉하는 비아 피처(비아-0)를 더 포함하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀. - 스태틱 랜덤 액세스 메모리(SRAM) 셀 구조물에 있어서,
데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터 - 각각의 인버터는 적어도 하나의 풀업 디바이스 및 적어도 2개의 풀다운 디바이스들을 포함함 -;
상기 2개의 교차 결합된 인버터들과 함께 구성된 적어도 4개의 패스 게이트 디바이스들(PG1, PG2, PG3 및 PG4);
읽기 및 쓰기를 위해 상기 적어도 4개의 패스 게이트 디바이스들과 결합된 적어도 2개의 포트들; 및
상기 PG1, PG2, PG3 및 PG4에 각각 접촉하는 4개의 콘택 피처들(C1, C2, C3 및 C4)을 포함하고,
상기 SRAM 셀은 제 1 방향으로 향하는 길게 늘어진 형태를 갖고,
상기 SRAM 셀은 상기 제 1 방향으로 제 1 에지로부터 제 2 에지까지 걸치며,
상기 C1 및 C3은 상기 제 1 에지에 배치되고 상기 제 1 방향으로 서로 이격되며,
상기 C2 및 C4는 상기 제 2 에지에 배치되고 상기 제 1 방향으로 서로 이격되며,
상기 C1 및 C3은 상기 제1 방향에서 서로 오프셋되고,
상기 C2 및 C4는 상기 제1 방향에서 서로 오프셋되는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀 구조물. - 스태틱 랜덤 액세스 메모리(SRAM) 셀에 있어서,
데이터 저장을 위해 교차 결합된 제 1 인버터 및 제 2 인버터 - 상기 제 1 인버터는 제 1 풀업 디바이스(PU1) 및 2개의 풀다운 디바이스들(PD-11 및 PD-12)을 포함하고, 상기 제 2 인버터는 제 2 풀업 디바이스(PU2) 및 다른 2개의 풀다운 디바이스들(PD-21 및 PD-22)을 포함함 - ;
PD-11 및 PD-12의 게이트 단자를 물리적으로 연결하는 제 1 U자 모양 게이트;
PD-21 및 PD-22의 게이트 단자들을 물리적으로 연결하는 제 2 U자 모양 게이트;
PU1의 드레인 및 PD-11 및 PD-12의 제 1 공통 드레인 상에 형성되고, 상기 PU1의 드레인 및 PD-11 및 PD-12의 제 1 공통 드레인에 직접 접촉하는 제 1 롱 콘택 피처; 및
PU2의 드레인 및 PD-21 및 PD-22의 제 2 공통 드레인 상에 형성되고, 상기 PU2의 드레인 및 PD-21 및 PD-22의 제 2 공통 드레인에 직접 접촉하는 제 2 롱 콘택 피처
를 포함하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
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