CN105448326B - 静态随机存储器及其布局和存取方法 - Google Patents

Abstract

一种静态随机存储器及其布局和存取方法。其中，所述静态随机存储器包括第一反相器，具有第一驱动晶体管和第一负载晶体管；第二反相器，具有第二驱动晶体管和第二负载晶体管；第一传输晶体管，连接在所述第一反相器的输出端；第二传输晶体管，连接在所述第二反相器的输出端；还包括：至少一个第一辅助驱动晶体管；至少一个第二辅助驱动晶体管；至少一个第一辅助传输晶体管，连接在所述第一反相器的输出端；所述第一辅助传输晶体管的栅极与所述第一传输晶体管的栅极分离；至少一个第二辅助传输晶体管，连接在所述第二反相器的输出端；所述第二辅助传输晶体管的栅极与所述第二传输晶体管的栅极分离。所述静态随机存储器稳定性能提高。

Description

静态随机存储器及其布局和存取方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种静态随机存储器及其布局和存取方法。

背景技术

现有技术在半导体存储器件中，静态随机存储器(SRAM)器件与动态随机存取存储器(DRAM)器件相比具有更低的功耗和更快的工作速度的优点。静态随机存储器又可以很容易地通过位图测试设备进行物理单元定位，研究产品的实效模式。

静态随机存储器的可以分为电阻负载静态随机存储器和互补金属氧化物半导体(CMOS)静态随机存储器。电阻负载静态随机存储器单元采用高电阻值的电阻作为负载器件，而互补金属氧化物半导体静态随机存储器单元采用P沟道金属氧化物半导体(PMOS)晶体管作为负载器件。在互补金属氧化物半导体静态随机存储器包含多个NMOS晶体管和PMOS晶体管。

现有互补金属氧化物半导体静态随机存储器的性能不佳。

发明内容

本发明解决的问题是提供一种静态随机存储器及其布局和存取方法，以提高静态随机存储器的性能，并同时提高静态随机存储器的性能。

为解决上述问题，本发明提供一种静态随机存储器，包括：

第一反相器，具有第一驱动晶体管和第一负载晶体管；

第二反相器，具有第二驱动晶体管和第二负载晶体管；

第一传输晶体管，连接在所述第一反相器的输出端；

第二传输晶体管，连接在所述第二反相器的输出端；

还包括：

至少一个第一辅助驱动晶体管，位于所述第一反相器中；

至少一个第二辅助驱动晶体管，位于所述第二反相器中；

至少一个第一辅助传输晶体管，连接在所述第一反相器的输出端；

所述第一辅助传输晶体管的栅极与所述第一传输晶体管的栅极分离；

至少一个第二辅助传输晶体管，连接在所述第二反相器的输出端；

所述第二辅助传输晶体管的栅极与所述第二传输晶体管的栅极分离。

可选的，所述第一辅助传输晶体管的栅极连接所述第一反相器的输出端，所述第二辅助传输晶体管的栅极连接所述第二反相器的输出端。

可选的，所述第一辅助传输晶体管至少有两个，并且全部所述第一辅助传输晶体管的栅极连接在一起；所述第二辅助传输晶体管至少有两个，并且全部所述第二辅助传输晶体管的栅极连接在一起。

可选的，所述第一辅助驱动晶体管至少有两个，并且全部所述第一辅助驱动晶体管的栅极连接在一起；所述第二辅助驱动晶体管至少有两个，并且全部所述第二辅助驱动晶体管的栅极连接在一起。

可选的，全部所述晶体管位于矩形区域中，并且全部所述晶体管的沟道长度所在方向平行于所述矩形区域的其中一边。

可选的，全部所述晶体管均为鳍式场效应晶体管。

可选的，所述第一驱动晶体管的栅极与所述第一辅助驱动晶体管的栅极连接，并且所述第一驱动晶体管的栅极与所述第一负载晶体管的栅极连接；所述第二驱动晶体管的栅极与所述第二辅助驱动晶体管的栅极连接，并且所述第二驱动晶体管的栅极与所述第二负载晶体管的栅极连接。

为解决上述问题，本发明还提供了一种静态随机存储器的存取方法，运用于如上所述的静态随机存储器，所述存取方法包括：

在所述静态随机存储器读取过程中，所述第一辅助传输晶体管和所述第二辅助传输晶体管导通；

在所述静态随机存储器写入过程中，所述第一辅助传输晶体管和所述第二辅助传输晶体管断开。

为解决上述问题，本发明还提供了一种静态随机存储器布局，包括制作于衬底上的：

第一凸起、第二凸起、第三凸起和第四凸起，所述第二凸起位于所述第一凸起和第四凸起之间，所述第四凸起位于所述第二凸起和第三凸起之间；

所述第一凸起包括第一鳍部和第二鳍部；所述第二凸起包括第三鳍部；所述第三凸起包括第四鳍部和第五鳍部；所述第四凸起包括第六鳍部；

还包括：

至少一个第五凸起，位于所述第一凸起与所述第二凸起之间，每个所述第五凸起包括第七鳍部和第八鳍部；

至少一个第六凸起，位于所述第三凸起与所述第四凸起之间，每个所述第六凸起包括第九鳍部和第十鳍部。

可选的，所述静态随机存储器布局还包括：垂直横跨所述第一鳍部的第一栅极，垂直横跨所述第二鳍部的第二栅极，垂直横跨所述第三鳍部的第三栅极，垂直横跨所述第四鳍部的第四栅极，垂直横跨所述第五鳍部的第五栅极，垂直横跨所述第六鳍部的第六栅极，垂直横跨所述第七鳍部的第七栅极，垂直横跨所述第八鳍部的第八栅极，垂直横跨所述第九鳍部的第九栅极，垂直横跨所述第十鳍部的第十栅极；所述第七栅极与所述第一栅极分离，所述第九栅极与所述第二栅极分离。

可选的，全部所述第七栅极相互连接在一起，并连接至第一反馈节点；全部所述第九栅极相互连接在一起，并连接至第二反馈节点。

可选的，全部所述凸起的长度所在方向均平行于第一方向。

可选的，全部所述凸起和全部所述栅极位于矩形区域，并且所述第一方向平行所述矩形区域其中一边。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，在静态随机存储器中增加设置了至少一个第一辅助传输晶体管、至少一个第二辅助传输晶体管、至少一个第一辅助驱动晶体管和至少一个第二辅助驱动晶体管，并且第一辅助传输晶体管的栅极与第一传输晶体管的栅极分离，第二辅助传输晶体管的栅极与第二传输晶体管的栅极分离。

当所述静态随机存储器读取过程中，可使得第一辅助传输晶体管和第二辅助传输晶体管断开而不参与读取过程，从而使得参与读取过程的传输晶体管包括第一传输晶体管导通和第二传输晶体管，而参与读取过程的驱动晶体管包括第一驱动晶体管、第二驱动晶体管、至少一个第一辅助驱动晶体管和至少一个第二辅助驱动晶体管，此时驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β的值大于或者等于2，提高了所述静态随机存储器的读噪声容限，静态随机存储器稳定性能提高。

当所述静态随机存储器写入过程中，可使得第一辅助传输晶体管和第二辅助传输晶体管导通而参与写入过程，从而使得参与写入过程的传输晶体管包括第一传输晶体管导通、第二传输晶体管、至少一个第一辅助驱动晶体管和至少一个第二辅助驱动晶体管，而参与写入过程的负载晶体管包括第一负载晶体管和第二负载晶体管，因此传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率γ的值大于或者等于2，提高了所述静态随机存储器的写噪声容限，静态随机存储器稳定性能提高。

附图说明

图1是现有静态随机存储器的布局图；

图2是现有静态随机存储器的电路图；

图3是本发明一实施例所提供的静态随机存储器的电路图；

图4是图3所示静态随机存储器的电路图对应的布局图；

图5是本发明又一实施例所提供的静态随机存储器的电路图；

图6是图5所示静态随机存储器的电路图对应的布局图；

图7至图8为本发明又一实施例所提供的静态随机存储器的布局图。

具体实施方式

正如背景技术所述，现有静态随机存储器的性能不佳。现有静态随机存储器的(位单元平面)布局图如图1所示。其包括六个晶体管(均未标注)，图1所示平面布局图显示六个晶体管的有源区(未标注)及栅极。通常静态随机存储器包括第一驱动晶体管、第一负载晶体管、第二驱动晶体管和第二负载晶体管，由图1可知静态随机存储器位于矩形虚线框所包围区域。

需要特别说明的是，为了标注的清晰，本说明书的各附图中，在标注各栅极时，将引线从栅极层的其中一个位置引出。但是本领域技术人员应当理解，位于不同有源区上方的栅极层为不同栅极，即各栅极实际上是栅极层的其中一部分。例如图1中，栅极D11和栅极U11属于同一栅极层(未标注)，所述栅极层中，位于第一驱动晶体管有源区上方的部分即为栅极D11，位于第一负载晶体管有源区上方的部分即为栅极U11。并且由此可知，栅极D11与栅极U11连接。

第一传输晶体管的栅极G11与字线WL11连接，栅极G11下方为第一传输晶体管的沟道区。第一传输晶体管的栅极G11与字线WL11连接，第一传输晶体管的源极与互连线H11连接，第一传输晶体管的漏极与位线B11连接。

第二传输晶体管的栅极G12与字线WL12连接，栅极G12下方为第二传输晶体管的沟道区。第二传输晶体管的栅极G12与字线WL12连接，第二传输晶体管的源极与互连线H12连接，第二传输晶体管的漏极与位线B12连接。

第一驱动晶体管(驱动晶体管也称下拉晶体管)的栅极D11与第一负载晶体管(负载晶体管也称上拉晶体管)的栅极U11连接。第一驱动晶体管的源极与处于地电平的接地线Vss连接，第一负载晶体管的源极与电源电压线Vdd连接，第一驱动晶体管的漏极与互连线H11连接，因此第一传输晶体管的源极与第一驱动晶体管的漏极电连接。

第二驱动晶体管的栅极D12与第二负载晶体管的栅极U12连接。第二驱动晶体管的源极与处于地电平的接地线Vss连接，第二负载晶体管的源极与电源电压线Vdd连接，第二驱动晶体管的漏极与互连线H12连接，因此第二传输晶体管的源极与第二驱动晶体管的漏极电连接。

请参考图2，图2为图1所示静态随机存储器的电路图，其具体连接方式可参考图1所述内容。

静态随机存储器的稳定性由驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β，以及传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率γ确定。通过增加比率β和比率γ的值，可以增大静态随机存储器的稳定系数。

而驱动晶体管的电流驱动能力与(参与工作过程中)并列的驱动晶体管个数成正比，负载晶体管的电流驱动能力与(参与工作过程中)并列的负载晶体管个数成正比，传输晶体管的电流驱动能力与(参与工作过程中)并列的传输晶体管个数成正比。

为了使静态随机存储器的稳定系数达到所需要求，通常需要保证比率β的值大于或者等于1.05:1，或者比率γ的值大于或者等于1.2:1。

然而从图1和图2可以直观得到，现有静态随机存储器的比率β和比率γ的值均为1:1，此时静态随机存储器的稳定系数无法达到所需要求。

为此，本发明提供一种新的静态随机存储器，所述静态随机存储器除了具有第一驱动晶体管、第一负载晶体管、第一传输晶体管、第二驱动晶体管、第二负载晶体管和第二传输晶体管之外，还具有至少一个第一辅助驱动晶体管，位于所述第一反相器中；至少一个第二辅助驱动晶体管，位于所述第二反相器中；至少一个第一辅助传输晶体管，连接在所述第一反相器的输出端；所述第一辅助传输晶体管的栅极与所述第一传输晶体管的栅极分离；至少一个第二辅助传输晶体管，连接在所述第二反相器的输出端；所述第二辅助传输晶体管的栅极与所述第二传输晶体管的栅极分离。

在所述静态随机存储器读取过程中，第一传输晶体管导通和第二传输晶体管参与读取过程，第一辅助传输晶体管和第二辅助传输晶体管断开不参与读取过程，第一驱动晶体管、第一辅助驱动晶体管、第二驱动晶体管和第二辅助驱动晶体管参与读取过程，因此驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β的值大于或者等于2，提高了所述静态随机存储器的读噪声容限(read noise margin)，静态随机存储器稳定性能提高；在所述静态随机存储器写入过程中，第一传输晶体管、第二传输晶体管、第一辅助传输晶体管和第二辅助传输晶体管参与写入过程，第一负载晶体管和第二负载晶体管参与写入过程，因此传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率γ的值大于或者等于2，提高了所述静态随机存储器的写噪声容限(write noise margin)，静态随机存储器稳定性能提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明一实施例提供一种静态随机存储器。

请参考图3，示出了本实施例所提供的静态随机存储器的电路图。所述静态随机存储器包括第一反相器(未标注)和第二反相器(未标注)。第一反相器包含第一驱动晶体管DT21和第一负载晶体管UT21。第二反相器包含第二驱动晶体管DT22和第二负载晶体管UT22。所述静态随机存储器还包括第一传输晶体管GT21和第二传输晶体管GT22。第一传输晶体管GT21连接在第一反相器的输出端，第二传输晶体管GT22连接在第二反相器的输出端。

请继续参考图3，所述静态随机存储器还包括第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22。第一辅助驱动晶体管DAT21位于第一反相器中，第二辅助驱动晶体管DAT22位于第二反相器中。第一辅助传输晶体管GAT21连接在第一反相器的输出端。第二辅助传输晶体管GAT22连接在第二反相器的输出端。第一辅助驱动晶体管DAT21的源极与第一驱动晶体管DT21的源极连接在相同位置。第一辅助驱动晶体管DAT21的漏极与第一驱动晶体管DT21的漏极连接在相同位置。第一辅助传输晶体管GAT21的源极与第一传输晶体管GT21的源极连接在相同位置。第一辅助传输晶体管GAT21的漏极与第一传输晶体管GT21的漏极连接在相同位置。

本实施例所提供的静态随机存储器相比现有静态随机存储器而言，增加了第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22，并且第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22在连接方式上也具有一定的特殊性，下面以静态随机存储器平面布局图(图4)进一步加以说明。

请参考图4，图4为所述静态随机存储器平面布局图(图4中未对各晶体管作标注，各晶体管的标注请结合参考图3)。所述静态随机存储器包括制作于上述衬底上的第一驱动晶体管DT21、第一负载晶体管UT21、第二驱动晶体管DT22、第二负载晶体管UT22、第一传输晶体管GT21、第二传输晶体管GT22、第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22。

本实施例中，所述衬底可以为硅单晶衬底，也可以为其它合适的半导体衬底。

请继续参考图4，第一反相器包含第一驱动晶体管DT21、第一负载晶体管UT21和第一辅助驱动晶体管DAT21。第二反相器包含第二驱动晶体管DT22、第二负载晶体管UT22和第二辅助驱动晶体管DAT22。第一反相器的输出端通过互连线H21连接到第二反相器的输入端。第一反相器的输入端通过互连线H22连接到第二反相器的输出端。

第一驱动晶体管DT21的源极与处于地电平的接地线Vss连接。第一驱动晶体管DT21的漏极与互连线H21连接。第一驱动晶体管DT21的栅极D21与第一负载晶体管UT21的栅极U21连接，并且两者连接字线W21，而字线W21连接互连线H22。

第一负载晶体管UT21的源极与电源电压线Vdd连接。第一负载晶体管UT21的漏极与互连线H21连接。

第二驱动晶体管DT22的源极与处于地电平的接地线Vss连接。第二驱动晶体管DT22的漏极与互连线H22连接。第二驱动晶体管DT22的栅极D22与第二负载晶体管UT22的栅极U22连接，并且两者连接字线W22，而字线W22连接互连线H21。

第二负载晶体管UT22的源极与电源电压线Vdd连接。第二负载晶体管UT22的漏极与互连线H22连接。

第一传输晶体管GT21连接在位线B21和第一反相器的输出端之间。第一传输晶体管GT21的栅极G21下方为第一传输晶体管GT21的沟道区。第一传输晶体管GT21栅极G21与字线WL21连接。第一传输晶体管GT21的源极与互连线H21连接。第一传输晶体管GT21的漏极与位线B21连接。同时，第一传输晶体管GT21的源极与第一驱动晶体管DT21的漏极连接。

第二传输晶体管GT22连接在字线B22和第二反相器的输出端之间。第二传输晶体管GT22的栅极G22下方为第二传输晶体管GT22的沟道区。第二传输晶体管GT22栅极G22与字线连接WL22。第二传输晶体管GT22的源极与互连线H22连接。第二传输晶体管GT22的漏极与位线B22(位线B21和位线B22中，其中一个为正位线，另一个为负位线)连接。同时，第二传输晶体管GT22的源极与第二驱动晶体管DT22的漏极电连接。

第一辅助驱动晶体管DAT21所在位置与第一驱动晶体管DT21所在位置并列，即：第一辅助驱动晶体管DAT21的源极与处于地电平的接地线Vss连接，第一辅助驱动晶体管DAT21的漏极与互连线H21连接，第一辅助驱动晶体管DAT21的栅极DA21与第一负载晶体管UT21的栅极U21连接，并且两者(栅极DA21和栅极U21)连接字线W21，而字线W21连接互连线H22。

第二辅助驱动晶体管DAT22所在位置与第二驱动晶体管DT22所在位置并列，即：第二辅助驱动晶体管DAT22的源极与处于地电平的接地线Vss连接，第二辅助驱动晶体管DAT22的漏极与互连线H22连接，第二辅助驱动晶体管DAT22的栅极DA22与第一负载晶体管UT21的栅极U22连接，并且两者(栅极DA22和栅极U22)连接字线W22，而字线W22连接互连线H21。

第一辅助传输晶体管GAT21所在位置与第一传输晶体管GT21所在位置并列，即：第一辅助传输晶体管GAT21连接在位线B21和第一反相器的输出端之间。第一辅助传输晶体管GAT21的栅极GA21下方为第一辅助传输晶体管GAT21的沟道区(沟道区即鳍部的中间部分区域)。第一辅助传输晶体管GAT21的源极与互连线H21连接。第一辅助传输晶体管GAT21的漏极与位线B21连接。同时，第一辅助传输晶体管GAT21的源极与第一辅助驱动晶体管DAT21的漏极连接。

但是，第一辅助传输晶体管GAT21栅极GA21不与位线B21连接，以保证栅极GA21与栅极G21分离。

第二辅助传输晶体管GAT22所在位置与第二传输晶体管GT22所在位置并列，即：第二辅助传输晶体管GAT22的栅极GA22下方为第二辅助传输晶体管GAT22的沟道区。第二辅助传输晶体管GAT22的源极与互连线H22连接。第二辅助传输晶体管GAT22的漏极与位线B22连接。同时，第二辅助传输晶体管GAT22的源极与第二辅助驱动晶体管DAT22的漏极连接。

但是，第二辅助传输晶体管GAT22栅极GA22不与位线B22连接，以保证栅极GA22与栅极G22分离。

请继续参考图4，本实施例中，第一驱动晶体管DT21的栅极D21垂直横跨第一驱动晶体管DT21的鳍部(各鳍部均未标注)。第二驱动晶体管DT22的栅极D22垂直横跨第二驱动晶体管DT22的鳍部。第一负载晶体管UT21的栅极U21垂直横跨第一负载晶体管UT21的鳍部。第二负载晶体管UT22的栅极U22垂直横跨第二负载晶体管UT22的鳍部。第一传输晶体管GT21的栅极G21垂直横跨第一传输晶体管GT21的鳍部。第二传输晶体管GT22的栅极G22垂直横跨第二传输晶体管GT22的鳍部。第一辅助驱动晶体管DAT21的栅极DA21垂直横跨第一辅助驱动晶体管DAT21的鳍部。第二辅助驱动晶体管DAT22的栅极DA22垂直横跨第二辅助驱动晶体管DAT22的鳍部。第一辅助传输晶体管GAT21的栅极GA21垂直横跨第一辅助传输晶体管GAT21的鳍部。第二辅助传输晶体管GAT22的栅极GA22垂直横跨第二辅助传输晶体管GAT22的鳍部。

由以上描述可知，第一驱动晶体管DT21的栅极与第一辅助驱动晶体管DAT21的栅极连接，并且第一驱动晶体管DT21的栅极与第一负载晶体管UT21的栅极连接。第二驱动晶体管DT22的栅极与第二辅助驱动晶体管DAT22的栅极连接，并且第二驱动晶体管DT22的栅极与第二负载晶体管UT22的栅极连接。但是，第一辅助传输晶体管GAT21的栅极GA21与第一传输晶体管GT21的栅极G21分离。第二辅助传输晶体管GAT22的栅极GA22与第二传输晶体管GT22的栅极G22分离。

更重要的是，第一辅助传输晶体管GAT21的栅极GA21连接到第一反馈节点N21，并通过第一反馈节点N21连接到第一反相器的输出端。第二辅助传输晶体管GAT22的栅极GA22连接到第二反馈节点N22，并通过第二反馈节点N22连接到第二反相器的输出端。从而使第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22能够在静态随机存储器读取过程中断开，而在写入过程中导通。

通过这样的结构，能够使静态随机存储器在读取和写入的过程中，选择性地使用第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22，从而提高静态随机存储器比率β和比率γ的值，即提高静态随机存储器的稳定性能。

具体的，在静态随机存储器读取过程中，第一传输晶体管GT21导通和第二传输晶体管GT22参与读取过程，第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22不参与读取过程，第一驱动晶体管DT21、第一辅助驱动晶体管DAT21、第二驱动晶体管DT22和第二辅助驱动晶体管DAT22参与读取过程，因此驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β的值等于2，显著提高了所述静态随机存储器的读噪声容限，静态随机存储器稳定性能提高；在静态随机存储器写入过程中，第一传输晶体管GT21、第二传输晶体管GT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22参与写入过程，第一负载晶体管UT21和第二负载晶体管UT22参与写入过程，因此传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率γ的值等于2，显著提高了所述静态随机存储器的写噪声容限，静态随机存储器稳定性能提高。

本实施例中，第一负载晶体管UT21和第二负载晶体管UT22可以为PMOS晶体管，而第一驱动晶体管DT21、第二驱动晶体管DT22、第一传输晶体管GT21、第二传输晶体管GT22、第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22可以为NMOS晶体管。

从以上描述可知，第一驱动晶体管DT21、第一负载晶体管UT21、第二驱动晶体管DT22、第二负载晶体管UT22、第一传输晶体管GT21、第二传输晶体管GT22、第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22均为鳍式场效应晶体管。

请继续参考图4，本实施例中，第一驱动晶体管DT21、第一负载晶体管UT21、第二驱动晶体管DT22、第二负载晶体管UT22、第一传输晶体管GT21、第二传输晶体管GT22、第一辅助驱动晶体管DAT21、第二辅助驱动晶体管DAT22、第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22均位于一个矩形区域(如图4所示的矩形虚线框所示，未标注)中，即各晶体管的沟道区长度位于第一方向，各晶体管的栅极层的长度位于第二方向，并且两个方向垂直，同时，各互连线、字线和位线也沿第一方向或者第二方向排布。由于全部晶体管位于矩形区域中，因此提高了静态随机存储器布局的规整性和集成度。

本发明又一实施例还提供了一种静态随机存储器的存取方法，所述存取方法运用于前述实施例的静态随机存储器，具体存取方法包括：在静态随机存储器读取过程中，第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22断开，从而使第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22不参与读取过程，进而使比率β的值等于2；在静态随机存储器写入过程中，第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22导通，从而使第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22参与写入过程，进而使比率γ的值等于2。

具体控制第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22断开与导通的方法可以通过第一反馈节点N21和第二反馈节点N22实现。例如，收到读取命令时，通过向第一反馈节点N21和第二反馈节点N22发送“0”电平信号(导通信号)，使第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22断开，从而不参与读取过程；收到写入命令时，通过向第一反馈节点N21和第二反馈节点N22发送“1”电平信号(断开信号)，使第一辅助传输晶体管GAT21和第二辅助传输晶体管GAT22导通，从而参考写入过程。

本发明又一实施例提供一种静态随机存储器。

请参考图5，示出了本实施例所提供的静态随机存储器的电路图。所述静态随机存储器包括第一反相器(未标注)和第二反相器(未标注)。第一反相器包含第一驱动晶体管DT31和第一负载晶体管UT31。第二反相器包含第二驱动晶体管DT32和第二负载晶体管UT32。所述静态随机存储器还包括第一传输晶体管GT31和第二传输晶体管GT32。第一传输晶体管GT31连接在第一反相器的输出端，第二传输晶体管GT32连接在第二反相器的输出端。

请继续参考图5，所述静态随机存储器还包括两个第一辅助驱动晶体管DAT31、两个第二辅助驱动晶体管DAT32、两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32。两个第一辅助驱动晶体管DAT31均位于第一反相器中，两个第二辅助驱动晶体管DAT32均位于第二反相器中。两个第一辅助传输晶体管GAT31均连接在第一反相器的输出端。两个第二辅助传输晶体管GAT32均连接在第二反相器的输出端。第一辅助驱动晶体管DAT31的源极与第一驱动晶体管DT31的源极连接在相同位置。第一辅助驱动晶体管DAT31的漏极与第一驱动晶体管DT31的漏极连接在相同位置。第一辅助传输晶体管GAT31的源极与第一传输晶体管GT31的源极连接在相同位置。第一辅助传输晶体管GAT31的漏极与第一传输晶体管GT31的漏极连接在相同位置。

本实施例所提供的静态随机存储器相比现有静态随机存储器而言，增加了两个第一辅助驱动晶体管DAT31、两个第二辅助驱动晶体管DAT32、两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32，并且第一辅助驱动晶体管DAT31、第二辅助驱动晶体管DAT32、第一辅助传输晶体管GAT31和第二辅助传输晶体管GAT32在连接方式上也具有一定的特殊性，下面以静态随机存储器平面布局图进一步加以说明。

请参考图6，图6为所述静态随机存储器平面布局图(图6中未对各晶体管作标注，各晶体管的标注请结合参考图5)。所述静态随机存储器包括制作于上述衬底上的第一驱动晶体管DT31、第一负载晶体管UT31、第二驱动晶体管DT32、第二负载晶体管UT32、第一传输晶体管GT31、第二传输晶体管GT32、两个第一辅助驱动晶体管DAT31、两个第二辅助驱动晶体管DAT32、两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32。

本实施例中，所述衬底可以为硅单晶衬底，也可以为其它合适的半导体衬底。

请继续参考图6，第一反相器包含第一驱动晶体管DT31、第一负载晶体管UT31和两个第一辅助驱动晶体管DAT31。第二反相器包含第二驱动晶体管DT32、第二负载晶体管UT32和两个第二辅助驱动晶体管DAT32。第一反相器的输出端通过互连线H31连接到第二反相器的输入端。第一反相器的输入端通过互连线H32连接到第二反相器的输出端。

第一驱动晶体管DT31的源极与处于地电平的接地线Vss连接。第一驱动晶体管DT31的漏极与互连线H31连接。第一驱动晶体管DT31的栅极D31与第一负载晶体管UT31的栅极U31连接，并且两者连接字线W31，而字线W31连接互连线H32。

第一负载晶体管UT31的源极与电源电压线Vdd连接。第一负载晶体管UT31的漏极与互连线H31连接。

第二驱动晶体管DT32的源极与处于地电平的接地线Vss连接。第二驱动晶体管DT32的漏极与互连线H32连接。第二驱动晶体管DT32的栅极D32与第二负载晶体管UT32的栅极U32连接，并且两者连接字线W32，而字线W32连接互连线H31。

第二负载晶体管UT32的源极与电源电压线Vdd连接。第二负载晶体管UT32的漏极与互连线H32连接。

第一传输晶体管GT31连接在位线B31和第一反相器的输出端之间。第一传输晶体管GT31的栅极G31下方为第一传输晶体管GT31的沟道区。第一传输晶体管GT31的源极与互连线H31连接。第一传输晶体管GT31的漏极与位线B31连接。同时，第一传输晶体管GT31的源极与第一驱动晶体管DT31的漏极连接。第一传输晶体管GT31栅极G31与字线WL31连接。

第二传输晶体管GT32连接在位线B32和第二反相器的输出端之间。第二传输晶体管GT32的栅极G32下方为第二传输晶体管GT32的沟道区。第二传输晶体管GT32的源极与互连线H32连接。第二传输晶体管GT32的漏极与位线B32连接。同时，第二传输晶体管GT32的源极与第二驱动晶体管DT32的漏极电连接。第二传输晶体管GT32栅极G32与字线连接WL32。

两个第一辅助驱动晶体管DAT31所在位置与第一驱动晶体管DT31所在位置均并列，即：每个第一辅助驱动晶体管DAT31的源极与处于地电平的接地线Vss连接，第一辅助驱动晶体管DAT31的漏极与互连线H31连接，第一辅助驱动晶体管DAT31的栅极DA31与第一负载晶体管UT31的栅极U31连接，并且两者(栅极DA31和栅极U31)连接字线W31，而字线W31连接互连线H32。

两个第二辅助驱动晶体管DAT32所在位置与第二驱动晶体管DT32所在位置均并列，即：每个第二辅助驱动晶体管DAT32的源极与处于地电平的接地线Vss连接，第二辅助驱动晶体管DAT32的漏极与互连线H32连接，第二辅助驱动晶体管DAT32的栅极DA32与第一负载晶体管UT31的栅极U32连接，并且两者(栅极DA32和栅极U32)连接字线W32，而字线W32连接互连线H31。

两个第一辅助传输晶体管GAT31所在位置与第一传输晶体管GT31所在位置均并列，即：每个第一辅助传输晶体管GAT31连接在位线B31和第一反相器的输出端之间。第一辅助传输晶体管GAT31的栅极GA31下方为第一辅助传输晶体管GAT31的沟道区。第一辅助传输晶体管GAT31的源极与互连线H32连接。第一辅助传输晶体管GAT31的漏极与位线B31连接。同时，第一辅助传输晶体管GAT31的源极与第一辅助驱动晶体管DAT31的漏极连接。

但是，两个第一辅助传输晶体管GAT31栅极GA31均不与字线WL31连接，以保证栅极GA31与栅极G31分离。

两个第二辅助传输晶体管GAT32所在位置与第二传输晶体管GT32所在位置均并列，即：每个第二辅助传输晶体管GAT32连接在位线B32和第二反相器的输出端之间。第二辅助传输晶体管GAT32的栅极GA32下方为第二辅助传输晶体管GAT32的沟道区。第二辅助传输晶体管GAT32的源极与互连线H31连接。第二辅助传输晶体管GAT32的漏极与位线B32连接。同时，第二辅助传输晶体管GAT32的源极与第二辅助驱动晶体管DAT32的漏极连接。

但是，两个第二辅助传输晶体管GAT32栅极GA32均不与字线WL32连接，以保证栅极GA32与栅极G32分离。

请继续参考图6，本实施例中，第一驱动晶体管DT31的栅极D31垂直横跨第一驱动晶体管DT31的鳍部。第二驱动晶体管DT32的栅极D32垂直横跨第二驱动晶体管DT32的鳍部。第一负载晶体管UT31的栅极U31垂直横跨第一负载晶体管UT31的鳍部。第二负载晶体管UT32的栅极U32垂直横跨第二负载晶体管UT32的鳍部。第一传输晶体管GT31的栅极G31垂直横跨第一传输晶体管GT31的鳍部。第二传输晶体管GT32的栅极G32垂直横跨第二传输晶体管GT32的鳍部。第一辅助驱动晶体管DAT31的栅极DA31垂直横跨第一辅助驱动晶体管DAT31的鳍部。第二辅助驱动晶体管DAT32的栅极DA32垂直横跨第二辅助驱动晶体管DAT32的鳍部。第一辅助传输晶体管GAT31的栅极GA31垂直横跨第一辅助传输晶体管GAT31的鳍部。第二辅助传输晶体管GAT32的栅极GA32垂直横跨第二辅助传输晶体管GAT32的鳍部。

由以上描述可知，第一驱动晶体管DT31的栅极与两个第一辅助驱动晶体管DAT31的栅极均连接，并且第一驱动晶体管DT31的栅极与第一负载晶体管UT31的栅极连接。第二驱动晶体管DT32的栅极与两个第二辅助驱动晶体管DAT32的均栅极连接，并且第二驱动晶体管DT32的栅极与第二负载晶体管UT32的栅极连接。但是，两个第一辅助传输晶体管GAT31的栅极GA31均与第一传输晶体管GT31的栅极G31分离，而两个第一辅助传输晶体管GAT31的栅极GA31相互连接。第二辅助传输晶体管GAT32的栅极GA32均与第二传输晶体管GT32的栅极G32分离，而第二辅助传输晶体管GAT32的栅极GA32相互连接。

更重要的是，两个第一辅助传输晶体管GAT31的栅极GA31均连接到第一反馈节点N31，并通过第一反馈节点N31连接到第一反相器的输出端。两个第二辅助传输晶体管GAT32的栅极GA32均连接到第二反馈节点N32，并通过第二反馈节点N32连接到第二反相器的输出端。从而使两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32能够在静态随机存储器读取过程中断开，而在写入过程中导通。

通过这样的结构，能够使静态随机存储器在读取和写入的过程中，选择性地使用第一辅助传输晶体管GAT31和第二辅助传输晶体管GAT32，从而提高静态随机存储器比率β和比率γ的值，即提高静态随机存储器的稳定性能。

具体的，在静态随机存储器读取过程中，第一传输晶体管GT31导通和第二传输晶体管GT32参与读取过程，两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32不参与读取过程，第一驱动晶体管DT31、两个第一辅助驱动晶体管DAT31、第二驱动晶体管DT32和两个第二辅助驱动晶体管DAT32参与读取过程，因此驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β的值等于3，显著提高了所述静态随机存储器的读噪声容限，静态随机存储器稳定性能提高；在静态随机存储器写入过程中，第一传输晶体管GT31、第二传输晶体管GT32、两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32参与写入过程，第一负载晶体管UT31和第二负载晶体管UT32参与写入过程，因此传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率γ的值等于3，显著提高了所述静态随机存储器的写噪声容限，静态随机存储器稳定性能提高。

需要说明的是，在本发明的其它实施例中，静态随机存储器可以具有更多的第一辅助驱动晶体管、第二辅助驱动晶体管、第一辅助传输晶体管和第二辅助传输晶体管，本发明对它们的个数不作限定。并且，所述晶体管中，全部第一辅助驱动晶体管的栅极可以与第一驱动晶体管的栅极连接，全部第二辅助驱动晶体管的栅极可以与第二驱动晶体管的栅极连接。但是，全部第一辅助传输晶体管的栅极与第一传输晶体管的栅极分离，全部第二辅助传输晶体管的栅极与第二传输晶体管的栅极分离。而全部第一辅助传输晶体管的栅极可以相互连接，全部第二辅助传输晶体管的栅极可以相互连接。

本实施例中，第一负载晶体管UT31和第二负载晶体管UT32可以为PMOS晶体管，而第一驱动晶体管DT31、第二驱动晶体管DT32、第一传输晶体管GT31、第二传输晶体管GT32、第一辅助驱动晶体管DAT31、第二辅助驱动晶体管DAT32、第一辅助传输晶体管GAT31和第二辅助传输晶体管GAT32可以为NMOS晶体管。

本实施例中，第一驱动晶体管DT31、第一负载晶体管UT31、第二驱动晶体管DT32、第二负载晶体管UT32、第一传输晶体管GT31、第二传输晶体管GT32、两个第一辅助驱动晶体管DAT31、两个第二辅助驱动晶体管DAT32、两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32均为鳍式场效应晶体管。

请继续参考图6，本实施例中，第一驱动晶体管DT31、第一负载晶体管UT31、第二驱动晶体管DT32、第二负载晶体管UT32、第一传输晶体管GT31、第二传输晶体管GT32、两个第一辅助驱动晶体管DAT31、两个第二辅助驱动晶体管DAT32、两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32均位于一个矩形区域(如图6的矩形虚线框所示，未标注)中，即各晶体管的沟道区长度位于第一方向，各晶体管的栅极层的长度位于第二方向，并且两个方向垂直，同时，各互连线、字线和位线也沿第一方向或者第二方向排布。由于全部晶体管位于矩形区域中，因此提高了静态随机存储器布局的规整性和集成度。

本发明又一实施例还提供了一种静态随机存储器的存取方法，所述存取方法运用于前述实施例的静态随机存储器，具体存取方法包括：在静态随机存储器读取过程中，两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32均断开，从而使两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32均不参与读取过程，进而使比率β的值等于3；在静态随机存储器写入过程中，两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32导通，从而使两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32均参与写入过程，进而使比率γ的值等于3。

具体控制两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32断开与导通的方法可以通过第一反馈节点N31和第二反馈节点N32实现。例如，收到读取命令时，通过向第一反馈节点N31和第二反馈节点N32发送“0”电平信号(导通信号)，使两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32断开，从而不参与读取过程；收到写入命令时，通过向第一反馈节点N31和第二反馈节点N32发送“1”电平信号(断开信号)，使两个第一辅助传输晶体管GAT31和两个第二辅助传输晶体管GAT32导通，从而参考写入过程。

本发明又一实施例提供一种静态随机存储器布局，请结合参考图7和图8。

请参考图7，所述静态随机存储器布局包括制作于衬底上的第一凸起410、第二凸起420、第三凸起430和第四凸起440。第二凸起420和第四凸起440位于第一凸起410和第三凸起430之间，第二凸起420位于第一凸起410和第四凸起440之间。第一凸起410包括第一鳍部411(第一鳍部411为虚线框包围部分的第一凸起410，其它鳍部沿用此表示方法)和第二鳍部412。第二凸起420包括第三鳍部421。第三凸起430包括第四鳍部431和第五鳍部432。第四凸起440包括第六鳍部441。

本实施例中，所述衬底可以为硅单晶衬底，也可以为其它合适的半导体衬底。

本实施例中，第一鳍部411用于形成第一传输晶体管，第二鳍部412用于形成第一驱动晶体管，第三鳍部421用于形成第一负载晶体管，第四鳍部431用于形成第二传输晶体管。第五鳍部432用于形成第二驱动晶体管。第六鳍部441用于形成第二负载晶体管。

请参考图7，所述静态随机存储器布局还包括一个第五凸起450，位于第一凸起410与第二凸起420之间，每个第五凸起450包括第七鳍部451和第八鳍部452。一个第六凸起460，位于第三凸起430与第四凸起440之间，每个第六凸起460包括第九鳍部461和第十鳍部462。

本实施例中，第七鳍部451用于形成第一辅助传输晶体管，第八鳍部452用于形成第一辅助驱动晶体管，第九鳍部461用于形成第二辅助传输晶体管，第十鳍部462用于形成第二辅助驱动晶体管。

请参考图8，所述静态随机存储器布局还包括垂直横跨第一鳍部411的第一栅极413，垂直横跨第二鳍部412的第二栅极414，垂直横跨第三鳍部421的第三栅极422，垂直横跨第四鳍部431的第四栅极433，垂直横跨第五鳍部432的第五栅极434，垂直横跨第六鳍部441的第六栅极442，垂直横跨第七鳍部451的第七栅极453，垂直横跨第八鳍部452的第八栅极454，垂直横跨第九鳍部461的第九栅极463，垂直横跨第十鳍部462的第十栅极464。

本实施例中，第七栅极453与第一栅极413分离，第九栅极463与第二栅极414分离。第二栅极414、第三栅极422和第八栅极454相互连接在一起，第四栅极433、第五栅极434和第十栅极464相互连接在一起。

本实施例中，第七栅极453连接第一反馈节点，并且第七栅极453通过第一反馈节点连接至由第一驱动晶体管、第一负载晶体管和第一辅助驱动晶体管构成的第一反相器的输出端。第九栅极463连接第二反馈节点，并且第九栅极463通过第二反馈节点连接至由第二驱动晶体管、第二负载晶体管和第二辅助驱动晶体管构成的第二反相器的输出端。

本实施例最终形成的静态随机存储器布局与图4所示静态随机存储器布局相同，因此，后续形成的字线、位线和互连线等结构可参考图4及与图4相关的内容。并且本实施例中，全部凸起的长度均位于第一方向。并且全部凸起和全部栅极位于矩形区域(可参考图4所示矩形虚线框)，并且第一方向平行矩形区域其中一边。

本实施例所提供的静态随机存储器布局中，增加设置了一个第五凸起450和一个第六凸起460。第五凸起450包括第七鳍部451和第八鳍部452，第六凸起460包括第九鳍部461和第十鳍部462。第七鳍部451用于形成第一辅助传输晶体管。第八鳍部452用于形成第一辅助驱动晶体管。第九鳍部461用于形成第二辅助传输晶体管。第十鳍部462用于形成第二辅助驱动晶体管。因此，最终形成的静态随机存储器布局中，具有四个传输晶体管和四个驱动晶体管，而仅有两个负载晶体管。具体到第一反相器和第二反相器，它们各自具有两个传输晶体管和两个驱动晶体管，而仅有一个负载晶体管。并且，由于第七栅极453与第一栅极413分离，第九栅极463与第二栅极414分离，因此，在静态随机存储器布局存取过程(包括读取过程和写入过程)中，可以通过控制第一辅助传输晶体管和第二辅助传输晶体管的导通和断开而控制它们是否参与相应的存取过程，从而提高静态随机存储器比率β和比率γ的值，提高静态随机存储器的稳定性能。

具体的，与图4所示静态随机存储器相似的，在本实施例所提供的静态随机存储器读取过程中，第一传输晶体管导通和第二传输晶体管参与读取过程，第一辅助传输晶体管和第二辅助传输晶体管不参与读取过程，第一驱动晶体管、第一辅助驱动晶体管、第二驱动晶体管和第二辅助驱动晶体管参与读取过程，因此驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β的值等于2，显著提高了所述静态随机存储器的读噪声容限，静态随机存储器稳定性能提高；在本实施例所提供的静态随机存储器写入过程中，第一传输晶体管、第二传输晶体管、第一辅助传输晶体管和第二辅助传输晶体管参与写入过程，第一负载晶体管和第二负载晶体管参与写入过程，因此传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率γ的值等于2，显著提高了所述静态随机存储器的写噪声容限，静态随机存储器稳定性能提高。

需要说明的是，在本发明的其它实施例中，第五凸起的个数也可以为两个或两个以上，第六凸起的个数也可以为两个或两个以上，此时第七栅极的个数也为两个或两个以上，第八栅极的个数也为两个或两个以上，第九栅极的个数也为两个或两个以上，第十栅极的个数也为两个或两个以上。在这种情况时，不同第七栅极可以相互连接在一起，并连接至第一反馈节点，并且不同第七栅极通过第一反馈节点连接至第一反相器的输出端。不同第九栅极可以相互连接在一起，并且不同第九栅极连接至第二反馈节点，并通过第二反馈节点连接至第二反相器的输出端。而不同第八栅极均可以与第二栅极和第三栅极连接，不同第十栅极均可以与第四栅极和第五栅极连接。

需要说明的是，当第五凸起的个数也为两个，第六凸起的个数也为两个时，相应形成的第一辅助传输晶体管、第一辅助驱动晶体管、第二辅助传输晶体管和第二辅助驱动晶体管的个数均为两个，此时通过控制第一辅助传输晶体管和第二辅助传输晶体管是否参与相应的存取过程，可以使比率β和比率γ的值均等于3。相应的，当继续提高第五凸起和第六凸起的个数，可以进一步提高比率β和比率γ的值。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种静态随机存储器，包括：

第一反相器，具有第一驱动晶体管和第一负载晶体管；

第二反相器，具有第二驱动晶体管和第二负载晶体管；

第一传输晶体管，连接在所述第一反相器的输出端；

第二传输晶体管，连接在所述第二反相器的输出端；

其特征在于，还包括：

至少一个第一辅助驱动晶体管，位于所述第一反相器中；

至少一个第二辅助驱动晶体管，位于所述第二反相器中；

至少一个第一辅助传输晶体管，连接在所述第一反相器的输出端；

所述第一辅助传输晶体管的栅极与所述第一传输晶体管的栅极分离；

至少一个第二辅助传输晶体管，连接在所述第二反相器的输出端；

所述第二辅助传输晶体管的栅极与所述第二传输晶体管的栅极分离；

所述第一辅助传输晶体管的栅极连接到第一反馈节点，并通过所述第一反馈节点连接到所述第一反相器的输出端，所述第二辅助传输晶体管的栅极连接到第二反馈节点，并通过所述第二反馈节点连接到所述第二反相器的输出端。

2.如权利要求1所述的静态随机存储器，其特征在于，所述第一辅助传输晶体管至少有两个，并且全部所述第一辅助传输晶体管的栅极连接在一起；所述第二辅助传输晶体管至少有两个，并且全部所述第二辅助传输晶体管的栅极连接在一起。

3.如权利要求1所述的静态随机存储器，其特征在于，所述第一辅助驱动晶体管至少有两个，并且全部所述第一辅助驱动晶体管的栅极连接在一起；所述第二辅助驱动晶体管至少有两个，并且全部所述第二辅助驱动晶体管的栅极连接在一起。

4.如权利要求1所述的静态随机存储器，其特征在于，全部所述晶体管位于矩形区域中，并且全部所述晶体管的沟道长度所在方向平行于所述矩形区域的其中一边。

5.如权利要求1所述的静态随机存储器，其特征在于，全部所述晶体管均为鳍式场效应晶体管。

6.如权利要求1所述的静态随机存储器，其特征在于，所述第一驱动晶体管的栅极与所述第一辅助驱动晶体管的栅极连接，并且所述第一驱动晶体管的栅极与所述第一负载晶体管的栅极连接；所述第二驱动晶体管的栅极与所述第二辅助驱动晶体管的栅极连接，并且所述第二驱动晶体管的栅极与所述第二负载晶体管的栅极连接。

7.一种静态随机存储器的存取方法，运用于如权利要求1至6任意一项所述的静态随机存储器，其特征在于，所述存取方法包括：

在所述静态随机存储器读取过程中，所述第一辅助传输晶体管和所述第二辅助传输晶体管导通；

在所述静态随机存储器写入过程中，所述第一辅助传输晶体管和所述第二辅助传输晶体管断开。

8.一种静态随机存储器布局，包括制作于衬底上的：

第一凸起、第二凸起、第三凸起和第四凸起，所述第二凸起位于所述第一凸起和第四凸起之间，所述第四凸起位于所述第二凸起和第三凸起之间；

所述第一凸起包括第一鳍部和第二鳍部；所述第二凸起包括第三鳍部；所述第三凸起包括第四鳍部和第五鳍部；所述第四凸起包括第六鳍部；

其特征在于，还包括：

位于所述第一凸起与所述第二凸起之间的至少一个第五凸起，每个所述第五凸起包括第七鳍部和第八鳍部；

位于所述第三凸起与所述第四凸起之间的至少一个第六凸起，每个所述第六凸起包括第九鳍部和第十鳍部；

还包括：垂直横跨所述第一鳍部的第一栅极，垂直横跨所述第二鳍部的第二栅极，垂直横跨所述第三鳍部的第三栅极，垂直横跨所述第四鳍部的第四栅极，垂直横跨所述第五鳍部的第五栅极，垂直横跨所述第六鳍部的第六栅极，垂直横跨所述第七鳍部的第七栅极，垂直横跨所述第八鳍部的第八栅极，垂直横跨所述第九鳍部的第九栅极，垂直横跨所述第十鳍部的第十栅极；所述第七栅极与所述第一栅极分离，所述第九栅极与所述第二栅极分离；

全部所述第七栅极相互连接在一起，并连接至第一反馈节点；全部所述第九栅极相互连接在一起，并连接至第二反馈节点。

9.如权利要求8所述的静态随机存储器布局，其特征在于，全部所述凸起的长度所在方向均平行于第一方向。

10.如权利要求9所述的静态随机存储器布局，其特征在于，全部所述凸起和全部所述栅极位于矩形区域，并且所述第一方向平行所述矩形区域其中一边。